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審決分類 審判 訂正 4項(134条6項)独立特許用件 訂正する H01L
審判 訂正 ただし書き1号特許請求の範囲の減縮 訂正する H01L
管理番号 1290835
審判番号 訂正2014-390059  
総通号数 178 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2014-10-31 
種別 訂正の審決 
審判請求日 2014-04-22 
確定日 2014-08-11 
訂正明細書 有 
事件の表示 特許第4200926号に関する訂正審判事件について、次のとおり審決する。 
結論 特許第4200926号に係る特許請求の範囲を本件審判請求書に添付された訂正特許請求の範囲のとおり一群の請求項ごとに訂正することを認める。 
理由 第1 手続の経緯
本件訂正審判の請求に係る特許第4200926号(以下「本件特許」という。)は、平成16年3月10日の出願であって、その請求項1ないし6に係る発明について、平成20年10月17日に特許権の設定登録がなされ、平成26年4月22日に本件訂正審判の請求がなされ、平成26年7月17日に審判請求書の手続補正がなされたものである。

第2 審判請求の趣旨及び訂正内容
本件訂正審判の請求の趣旨は、本件特許の明細書を平成26年7月17日に手続補正がなされた本件審判請求書(以下「補正後の請求書」という。)に添付した訂正特許請求の範囲の通り、一群の請求項ごとに訂正することを認める、との審決を求めるものである。
そして、その訂正内容は、以下のとおりと認める。
なお、下線は訂正箇所を示す。以下において、特許権の設定登録時における願書に添付した明細書、特許請求の範囲及び図面を各々「特許明細書」、「特許特許請求の範囲」及び「特許図面」といい、同明細書、特許請求の範囲及び図面を併せて「特許明細書等」という。

1 請求項1ないし3からなる一群の請求項に係る訂正事項
(1)訂正事項1
特許特許請求の範囲の請求項1に「上記電源スイッチセルに接続され、所定の上記回路セルに電源を供給する分岐線群と、を有し、」とあるのを、「上記電源スイッチセルに接続され、所定の上記回路セルに電源を供給する、互いに隣接する第1及び第2の分岐線群と、を有し、上記第1及び第2の分岐線群は、分岐線Aを共有し、」に訂正する(請求項1の記載を引用する請求項2及び3も同様に訂正する)。

(2)訂正事項2
特許特許請求の範囲の請求項1に「上記電源スイッチセルは、入力される制御信号に応じて、上記分岐線群のうち、上記所定の回路セルに接続される少なくとも1つの分岐線への電源の供給を遮断する」とあるのを、「上記電源スイッチセルは、入力される制御信号に応じて、上記第1及び第2の分岐線群のうち、上記所定の回路セルに接続され、少なくとも上記分岐線Aを含む分岐線への電源の供給を遮断する」に訂正する(請求項1の記載を引用する請求項2及び3も同様に訂正する)。

2 請求項4及び5からなる一群の請求項に係る訂正事項
(1)訂正事項1
特許特許請求の範囲の請求項4に「上記電源スイッチセルに接続され、所定の上記回路セルに電源を供給する分岐線群と、を有し、」とあるのを、「上記電源スイッチセルに接続され、所定の上記回路セルに電源を供給する、互いに隣接する第1及び第2の分岐線群と、上記電源スイッチセルに接続され、他の所定の上記回路セルに電源を供給する、互いに隣接する第3及び第4の分岐線群と、を有し、上記第1及び第2の分岐線群は、分岐線Aを共有し、上記第3及び第4の分岐線群は、分岐線Bを共有し、上記第1及び第3の分岐線群は、互いに反対方向に伸び、上記第2及び第4の分岐線群は、互いに反対方向に伸び、」に訂正する(請求項4の記載を引用する請求項5も同様に訂正する)。

(2)訂正事項2
特許特許請求の範囲の請求項4に「上記分岐線群の少なくとも1つの分岐線に接続されている第1の配線」とあるのを、「上記第1、第2、第3及び第4の分岐線群の少なくとも上記分岐線A及び分岐線Bを含む分岐線に接続されている第1の配線」に訂正する(請求項4の記載を引用する請求項5も同様に訂正する)。

第3 当審の判断
1 請求項1ないし3からなる一群の請求項に係る訂正事項について
(1)目的要件、新規事項の追加について
(1-1)訂正事項1について
訂正事項1は、特許特許請求の範囲の請求項1の「分岐線群」を、「互いに隣接する第1及び第2の分岐線群」へと訂正すると共に、「上記第1及び第2の分岐線群は、分岐線Aを共有し、」との構成を追加するものであって、第1及び第2の分岐線群が互いに隣接し、第1及び第2の分岐線群が分岐線Aを共有するとの構成を明らかにすることで、特許請求の範囲を減縮しようとするものであるから、訂正事項1は、特許法第126条第1項ただし書第1号に規定する特許請求の範囲の減縮を目的とするものである。
また、特許明細書には、第2の実施形態に係る説明として、「分岐線群BL2-1およびBL2-2は、互いに隣接しており、分岐線VSSB共有している。」(段落【0049】)との記載がなされているから、訂正事項1は、特許明細書等に記載した事項の範囲内の訂正であり、特許法第126条第5項の規定に適合するものである。

(1-2)訂正事項2について
訂正事項2は、特許特許請求の範囲の請求項1の「電源スイッチセル」による電源供給の遮断対象を、「上記分岐線群のうち、上記所定の回路セルに接続される少なくとも1つの分岐線」から「上記第1及び第2の分岐線群のうち、上記所定の回路セルこ接続され、少なくとも上記分岐線Aを含む分岐線」へ訂正するものであって、上記訂正事項1で明らかにされた構成である、第1及び第2の分岐線群によって共有された分岐線である「分岐線A」が、「電源スイッチセル」により電源の供給を遮断される対象に含まれるという具体的な構成を明らかにすることで、特許請求の範囲を減縮しようとするものであるから、訂正事項2は、特許法第126条第1項ただし書第1号に規定する特許請求の範囲の減縮を目的とするものである。
また、特許明細書には、第2の実施形態に係る説明として、「分岐線群BL2-1およびBL2-2は、互いに隣接しており、分岐線VSSB共有している。」(段落【0049】)との記載がなされており、分岐線群BL2-1およびBL2-2に共有された分岐線VSSBが、電源の供給を遮断される対象となることについては、特許図面の図6において、電源スイッチセル21と分岐線VSSBとが接続していることから明らかであるから、訂正事項2は、特許明細書等に記載した事項の範囲内の訂正であり、特許法第126条第5項の規定に適合するものである。

(2)特許請求の範囲の拡張又は変更について
訂正事項1及び2による訂正は、いずれも特許請求の範囲を実質上拡張又は変更するものではないから、特許法第126条第6項の規定に適合するものである。

(3)独立特許要件について
(3-1)はじめに
訂正事項1及び2は、前記したように特許法第126条第1項第1号に掲げる特許請求の範囲の減縮を目的とする訂正であるから、訂正事項1及び2による訂正が、同法第126条第7項の規定に適合するか否かについて、検討する。

(3-2)訂正後の請求項1に係る発明
訂正後の請求項1に係る発明(以下「訂正第1発明」という。)は、特許明細書、訂正特許請求の範囲及び特許図面の記載からみて、訂正特許請求の範囲の請求項1に記載されている事項により特定される、以下のとおりのものである。

「【請求項1】
複数の回路セルと、
電源線群と、
少なくとも一部が上記電源線群の下層領域に含まれ、上記電源線群に接続される電源スイッチセルと、
上記電源スイッチセルに接続され、所定の上記回路セルに電源を供給する、互いに隣接する第1及び第2の分岐線群と、を有し、
上記第1及び第2の分岐線群は、分岐線Aを共有し、
上記電源スイッチセルは、入力される制御信号に応じて、上記第1及び第2の分岐線群のうち、上記所定の回路セルに接続され、少なくとも上記分岐線Aを含む分岐線への電源の供給を遮断する
半導体集積回路。」

(3-3)甲各号証に記載された事項及び発明
(3-3-1)甲第1号証(特開平11-17135号公報)
(3-3-1-1)補正後の請求書に甲第1号証として添付され、本件特許の出願日前に日本国内において頒布された特開平11-17135号公報には、図1、3及び16とともに、以下の事項が記載されている。なお、下線は、特に参照すべき箇所を示す。

「【0022】
【発明の実施の形態】図1には半導体集積回路におけるサブスレッショルド電流低減のためのSCRCの一例が示される。同図に示される回路は、例えば、256M?1Gビット以上のDRAMなどのように、高集積化のために微細化された素子の耐圧の点や動作の高速化の点から、回路の動作電圧を1.5V?2V程度に引き下げた半導体集積回路の一部である。図1において1で示される矩形領域は、サブスレッショルド電流の低減対象として着目されたMOS論理回路2が配置された領域である。この矩形領域1には実際はその他の回路素子も配置されているが、それらについては図示を省略してある。
【0023】ここでは、前記MOS論理回路2は、特に制限されないが、pチャンネル型MOSトランジスタMp1とnチャンネル型MOSトランジスタMn2とから成るCMOSインバータとされる。以下MOS論理回路2をCMOSインバータ2とも称する。このCMOSインバータ2は、半導体集積回路の待機状態若しくはスタンバイ状態において入力信号INがハイレベルに固定され、これによって当該CMOSインバータ2の出力を受ける回路の状態を固定するようになっている。前記CMOSインバータ2は前記矩形領域1にマトリクス状に配置されている。
【0024】前記矩形領域1の長辺に沿ってX方向主電源配線3,4が配置されている。X方向主電源配線(第1のX方向主電源配線)3には相対的にレベルの高い2Vのような電源電圧VDDが供給され、X方向主電源配線(第2のX方向主電源配線)4には相対的にレベルの低い0Vのような接地電圧VSSが供給される。前記矩形領域1の上には、前記主電源配線3,4と交差する方向に複数本の副電源配線5,6が配置されている。一方の副電源配線(第1のY方向副電源配線)5はpチャンネル型のスイッチMOSトランジスタ7を介して前記主電源配線3に結合され、他方の副電源配線(第2のY方向副電源配線)6は前記主電源配線4に直接結合されている。前記スイッチMOSトランジスタ7は、制御信号φDによってオン・オフされる。
【0025】前記CMOSインバータ2は、副電源配線5,6から動作電源を得る。副電源配線5に供給される電圧を電源電圧VDDと区別するために電圧VDTと称する。半導体集積回路の動作状態において前記スイッチMOSトランジスタ7はオン状態にされる。これにより、副電源配線5の電圧VDTは概ね電源電圧VDDに等しくされる。これによってCMOSインバータ2は電源電圧VDDと接地電圧VSSを動作電源として動作される。
【0026】半導体集積回路のスタンバイ状態において前記CMOSインバータ2の入力INは概ね電源配線圧VDDに等しいハイレベルに固定される。このとき、信号φDもハイレベルにされ、スイッチMOSトランジスタ7はオフ状態にされる。そうすると、副電源配線5の電圧VDTは主電源配線3の電源電圧VDDよりも低くされる。これにより、CMOSインバータ2を構成するpチャンネル型MOSトランジスタMp1のソース電圧がゲート電圧よりも低下した逆バイアス電圧状態にされ、サブスレッショルド電流の発生を抑止若しくはサブスレッショルド電流の発生を低減することができる。半導体集積回路がスタンバイ状態から動作可能状態にされると、これに同期して制御信号φDがローレベルにされる。
【0027】上記SCRCの構成は、主電源配線3,4に対してスイッチMOSトランジスタ7が分散配置されている。図16に示されるようにスイッチMOSトランジスタを1個所に集中配置する場合に比べて、副電源配線5,6の等価配線抵抗を小さくすることができる。CMOSインバータ2から直近のスイッチMOSトランジスタ7までの距離が短くなるからである。図1のように、矩形領域1の短辺方向に副電源配線5,6が敷設されているので、1本の副電源配線5,6の長さは高々矩形領域1の短辺の長さで済み、個々の副電源配線5,6の抵抗値は更に小さくなる。同様に、副電源配線5,6の寄生容量成分も小さくできる。
【0028】このように、副電源配線5,6の等価抵抗が小さくなれば、前記CMOSインバータ2の動作可能状態において、副電源配線5の上で電圧VDTが電源電圧VDDから不所望に降下したり、副電源配線6の電圧が接地電圧VSSから不所望に上昇する事態を低減できる。したがって、サブスレッショルド電流の低減を行っても、半導体集積回路の動作状態において、前記CMOSインバータ2の動作速度が低下するのを抑制することができる。また、副電源配線5,6の寄生容量成分(配線容量成分)が低減されているので、前記スイッチMOSトランジスタ7がターン・オンされたとき、副電源配線5の電圧VDTが電源電圧VDDに回復する時間を短縮できる。したがって、半導体集積回路の待機状態から動作可能状態への遷移時間の短縮にも寄与する。そして、CMOSインバータ2でサブスレッショルド電流が発生するのを防止又は低減できるから、半導体集積回路の待機時における無駄な電力消費も抑制できる。
【0029】図1の構成において、前記スイッチMOSトランジスタ7のオフ状態において主電源配線3から副電源配線5にはMOSトランジスタ7のリーク電流が供給されるので、副電源配線5のレベルが異常に低下することはない。副電源配線のレベルが低くなり過ぎると、副電源配線5の電圧VDTを電源電圧VDDに回復させる時間が長くなる。半導体集積回路の待機時における副電源配線5のレベル低下を比較的小さくするには、図2に例示されるように、高抵抗素子8を前記スイッチMOSトランジスタ7に並列配置することが可能である。
【0030】図3には接地電圧VSS側の副電源配線6と主電源配線4との間にnチャンネル型のスイッチMOSトランジスタ9を配置した時の例が示される。この例は、半導体集積回路のスタンバイ状態においてCMOSインバータ2の入力INがローレベルに固定される場合を想定している。これにより、スタンバイ状態においてスイッチMOSトランジスタ9はオフ状態にされ、副電源配線6の電圧VSTは接地電圧VSSよりもレベルが高くされる。その結果、CMOSインバータ2を構成するnチャンネル型MOSトランジスタMn2のソース電圧がゲート電圧よりも高くされた逆バイアス電圧状態にされ、当該MOSトランジスタMn2におけるサブスレッショルド電流の発生を抑止若しくはサブスレッショルド電流の発生を低減することができる。主電源配線3,4と副電源配線5,6とのレイアウトに関して得られる効果は図1の場合と同じである。」

(3-3-1-2)図1において、複数本の第1のY方向副電源配線5及び第2のY方向副電源配線6が交互に配列されていることは明らかである。

(3-3-1-3)そうすると、甲第1号証には、以下の発明(以下「甲第1発明」という。)が記載されているものと認められる。

「矩形領域1にマトリクス状に配置されたCMOSインバータ2と、
前記矩形領域1の長辺に沿って配置された第1のX方向主電源配線3及び第2のX方向主電源配線4と、
前記矩形領域1の上に配置され、前記第1のX方向主電源配線3及び前記第2のX方向主電源配線4と交差し、交互に配列された複数本の第1のY方向副電源配線5及び第2のY方向副電源配線6と、
前記第1のY方向副電源配線5はpチャンネル型のスイッチMOSトランジスタ7を介して前記第1のX方向主電源配線3に結合され、前記第2のY方向副電源配線6は前記第2のX方向主電源配線4に直接結合され、
前記CMOSインバータ2は、前記第1のY方向副電源配線5及び第2のY方向副電源配線6から動作電源を得、
前記スイッチMOSトランジスタ7は、制御信号φDによってオン・オフされる、
サブスレッショルド電流低減のためのSCRC。」

(3-3-2)甲第2号証(「Enhanced Multi-Threshold (MTCMOS) Circuits Using Variable Well Bias」, Stephen V. Kosonocky et al., Proceedings of the 2001 International Symposium on Low Power Electronics and Design, Hilton Waterfront Beach Resort Huntington Beach, California, USA, August 6-7, 2001)
(3-3-2-1)補正後の請求書に甲第2号証として添付され、本件特許の出願日前に外国において頒布されたEnhanced Multi-Threshold (MTCMOS) Circuits Using Variable Well Bias」, Stephen V. Kosonocky et al., Proceedings of the 2001 International Symposium on Low Power Electronics and Design, Hilton Waterfront Beach Resort Huntington Beach, California, USA, August 6-7, 2001には、図1及び4とともに、以下の事項が記載されている。なお、下線は、特に参照すべき箇所を示す。また、翻訳文は、平成26年6月26日の面接の際に提出された翻訳文を採用した。

「1.0 Introduction

Deep sub-micron CMOS technology has enabled increasing amounts of function to be integrated on a single chip to a point where complete systems on a chip are now possible. Excess integration capacity on the silicon die will allow multiple application specific options, with different modes of operation, to be integrated onto a single chip. It is desirable from a system control point of view, for these functions and modes to be selectively enabled by the system software for interfacing with various protocols or performing different tasks defined by the application. This can reduce manufacturing costs by allowing a single part to address multiple applications and markets.
Advanced CMOS technology can also allow very low power operation of battery powered handheld devices by scaling down the supply and device threshold voltages (Vt) to a level which just maintains acceptable performance for a given application [1]. This method achieves low active power, but comes at a cost of increased standby power resulting from increased device leakage from the use of low threshold devices.
Multi-threshold CMOS (MTCMOS) [2] has been described as a method to reduce standby leakage current in the circuit, with the use of a high threshold MOS device to de-couple the logic from the supply or ground during long idle periods, or sleep states. Figure 1 shows an example of an MTCMOS circuit, where the logic block is constructed using low threshold devices and the either the power supply can be gated by a high threshold header switch, or the ground terminal is gated by a high threshold footer switch.」
(翻訳文)
「1.0はじめに
ディープサブミクロンCMOS技術は、単一チップ上に集積する機能の数を増大させることを可能にし、今では完全なシステムが単一のチップ上に集積することが可能となった。シリコンダイ上の集積能力が過剰になることによって、複数のアプリケーションで固有のオプションを、異なる動作モードで、単一チップ上に集積可能にする。種々のプロトコルとインターフェースまたはアプリケーションによって定義された異なるタスクを実行するためのシステムソフトウェアによって、これらの機能やモードを選択的にイネーブルにされることが、システム制御の観点から望ましい。これは、単一の共通部分は、複数のアプリケーションや市場に対応できるようにすることで、製造コストを低減することができる。
先進的なCMOS技術は、アプリケーションの動作をぎりぎり維持可能とするレベルまで供給電圧およびデバイス閾値電圧(Vt)をダウンスケーリングすることにより、バッテリ駆動のハンドヘルドデバイスを非常に低電力で動作可能にすることができる[1]。この方法は、動作時低消費電力を実現したが、低閾値デバイスの使用に起因するリーク電流が増加し、待機時消費電力が増大する。
マルチ閾値CMOS(MTCMOS)[2]は、長いアイドル期間またはスリープ状態において、高閾値MOSデバイスを用いて電源またはグランドからロジックを遮断して、回路スタンバイリーク電流を低減する方法として説明される。図1はMTCMOS回路の一例を示しており、論理ブロックは低閾値デバイスを使用して構築され、電源側か高閾値ヘッダスイッチによって遮断することができ、又は接地端子側は高閾値フッタスイッチによって遮断される。
図1のMTCMOS回路のアクティブ動作中に電源遮断スイッチがSLEEPN(又はSLEEP)によってオンされ、この遮断スイッチはロジックから見て駆動電圧の低減を引き起こし、ロジック性能を低下させる。このロジック性能の低下を補償するために:より大きな電源電圧の使用は、同様の性能を達成するために動作時消費電力が増大する弊害があり、性能低下を最小限にするために電源遮断スイッチのデバイス幅を大きくすると、占有領域が増大する弊害があり、またスリープモード消費電力が増加する。適度に高い閾値を可能にするためのデバイスインプラントの調整は、アイドルモード中に増加したデバイスのリークを犠牲にしてパフォーマンスを向上させるために使用され得る別の技術である。
本稿では、電源遮断スイッチの挿入損失の周波数を減少させるために、ASICのレイアウト配置、ゲート駆動及び基板バイアスの印加により、様々なオプションを実験した。」
「3.0 Floorplan
Two layout styles were examined for inserting the power supply interrupt devices, an integrated method and an external ring. Figure 4 shows the integrated method, which places a footer within each standard cell row at the intersection of the M1 virtual ground (VGND) and the global M2 real ground (GND). This method allows sharing current from the logic gates through footer switches within each row. Sizing the footer by parallel placement of footer books can be based on the power density limits specified by the application. Since the footer is placed in each row along side the standard cells, a single common p-well is used for all NFETs within each row, including footers. The same methodology could be extended to PFET header switches, were stripes of n-wells isolate each row of pfets in the gates. A drawback of this method is that density limitations would make it desirable to share the well between the footer device and the switched logic p-wells, adding additional reverse bias to the switched logic during active mode from the voltage drop across the footer device.」
(翻訳文)
「3.0フロアプラン
電源遮断デバイス挿入するための方法として、集積法および外部リング法の2つのレイアウトスタイルを調べた。図4は集積法を示しており、M1仮想グランド(VGND)とグローバルM2の実グランド(GND)との交差点の各スタンダードセル列内に、フッタが配置される。この方法では、各行内のフッタスイッチを介して論理ゲートに電流を供給する。フッタの並列配置によるフッタのサイジングは、アプリケーションで規定された電力密度の制限に基づくことができる。フッタが各行スタンダードセルの側面に沿って配置されているので、各行内のすべてのNFETのために使用される単一の共通のpウェルはフッタにも適用される。同じ方法論は、nウェルのストライプがゲート内のPFETの各行を分離するにおいて、PFETヘッダスイッチに拡張することができる。この方法の欠点は、フッタ装置及び切り替え論理pウェルとの間にウエルを共有すること、およびフッタデバイスの電圧降下からアクティブモード時に切り換えロジックに追加の逆バイアスを加えることが、密度の制限から要求されることである。
図5は、電源遮断デバイスを挿入するために、外側リングを使用する別のアプローチを示している。ここで、電力分配グリッドは、仮想接地(VGND)に接続する内輪、実接地(GND)に接続する外輪に供給することにより、2つのリングM2及びM3で分断されている。リング間の領域は、フッタスイッチに用いることができる。外部リングアプローチは、容易に電源遮断スイッチを内部ロジックから独立したウェルに配置することができ、電源遮断スイッチとスイッチドロジックに別々の基板接続を可能にできるという利点を有する。これは、pウェルコンタクトルーティングの複雑さと、内部非スイッチロジックの実GNDルーティングが犠牲になるが、切り替え論理NFETへの逆基板バイアスの増加を排除できる。外部リングアプローチの別の利点は、既存の固定レイアウトコアを、より容易に電源遮断スイッチを使用するように変換することができることである。」

(3-3-2-2)図4からは、紙面上下方向に延在するVDDと実グランド(GND)が見て取れる。そして、当該紙面上下方向に延在するVDDは、実グランド(GND)に対する電源線であることは明らかである。

(3-3-2-3)図4からは、紙面左右方向に延在する複数本のVDDと仮想グランド(VGND)が見て取れる。

(3-3-2-4)甲第2号証の「Figure 1 shows an example of an MTCMOS circuit, where the logic block is constructed using low threshold devices and the either the power supply can be gated by a high threshold header switch, or the ground terminal is gated by a high threshold footer switch.」(翻訳文:図1はMTCMOS回路の一例を示しており、論理ブロックは低閾値デバイスを使用して構築され、電源側か高閾値ヘッダスイッチによって遮断することができ、又は接地端子側は高閾値フッタスイッチによって遮断される。)」(165ページ右欄1段落4?8行)、「Figure 4 shows the integrated method, which places a footer within each standard cell row at the intersection of the M1 virtual ground (VGND) and the global M2 real ground (GND). This method allows sharing current from the logic gates through footer switches within each row.」(翻訳文:M1仮想グランド(VGND)とグローバルM2の実グランド(GND)との交差点の各スタンダードセル列内に、フッタが配置される。この方法では、各行内のフッタスイッチを介して論理ゲートに電流を供給する。)」(166ページ右欄2段落3?7行)という記載及び図1、4から、図4における仮想グランド(VGND)と実グランド(GND)は、高閾値ヘッダスイッチによって接続されており、該高閾値ヘッダスイッチに入力される制御信号によって、仮想グランド(VGND)への電源の供給を遮断することは明らかである。また、図4に記載されたものは、半導体集積回路であることは明らかであり、図4に記載された半導体集積回路には、スタンダードセルが複数あることも明らかである。

(3-3-2-5)そうすると、甲第2号証には、以下の発明(以下「甲第2発明」という。)が記載されているものと認められる。

「複数のスタンダードセルと、
紙面上下方向に延在するVDDと実グランド(GND)と、
紙面左右方向に延在する複数本のVDDと仮想グランド(VGND)と、
前記仮想グランド(VGND)と実グランド(GND)は、高閾値ヘッダスイッチによって接続されており、
前記高閾値ヘッダスイッチに入力される制御信号によって、前記仮想グランド(VGND)への電源の供給を遮断する、
半導体集積回路。」

(3-4)対比
(3-4-1)訂正第1発明と甲第1発明との対比
(3-4-1-1)甲第1発明の「マトリクス状に配置されたCMOSインバータ2」は、訂正第1発明の「複数の回路セル」に相当する。

(3-4-1-2)甲第1発明の「第1のX方向主電源配線3及び第2のX方向主電源配線4」は、訂正第1発明の「電源線群」に相当する。

(3-4-1-3)甲第1発明の「交互に配列された複数本の第1のY方向副電源配線5及び第2のY方向副電源配線6」のうち、隣り合う「第1のY方向副電源配線5及び第2のY方向副電源配線6」からなる配線群は、訂正第1発明の「分岐線群」に相当する。そして、甲第1発明において、隣り合う2組の前記配線群は、訂正第1発明の「第1及び第2の分岐線群」に相当する。
また、甲第1発明において、隣り合う「第1のY方向副電源配線5及び第2のY方向副電源配線6」からなる配線群が、「CMOSインバータ2」に電源を供給することは明らかである。

(3-4-1-4)甲第1発明の「pチャンネル型のスイッチMOSトランジスタ7」は、訂正第1発明の「電源スイッチセル」に相当する。そして、甲第1発明において、「pチャンネル型のスイッチMOSトランジスタ7」が「制御信号φDによって」「オフされる」ことによって、「第1のY方向副電源配線5」への電源の供給を遮断することは明らかである。

(3-4-1-5)甲第1発明の「サブスレッショルド電流低減のためのSCRC」は、訂正第1発明の「半導体集積回路」に相当する。

(3-4-1-6)そうすると、訂正第1発明と甲第1発明とは、
「複数の回路セルと、
電源線群と、
上記電源線群に接続される電源スイッチセルと、
上記電源スイッチセルに接続され、所定の上記回路セルに電源を供給する、互いに隣接する第1及び第2の分岐線群と、を有し、
上記電源スイッチセルは、入力される制御信号に応じて、電源の供給を遮断する
半導体集積回路。」
である点で一致し、次の3点で相違する。

(相違点1)訂正第1発明では、「少なくとも一部が上記電源線群の下層領域に含まれ」るのに対して、甲第1発明では、「pチャンネル型のスイッチMOSトランジスタ7」について、そのような特定がなされていない点。

(相違点2)訂正第1発明では、「上記第1及び第2の分岐線群は、分岐線Aを共有」するのに対し、甲第1発明では、「第1のY方向副電源配線5及び第2のY方向副電源配線6」について、そのような特定がなされていない点。

(相違点3)訂正第1発明では、「上記電源スイッチセルは、入力される制御信号に応じて、上記第1及び第2の分岐線群のうち、上記所定の回路セルに接続され、少なくとも上記分岐線Aを含む分岐線への電源の供給を遮断する」のに対し、甲第1発明では、「pチャンネル型のスイッチMOSトランジスタ7」の「オン・オフ」について、そのような特定がなされていない点。

(3-4-2)訂正第1発明と甲第2発明との対比
(3-4-2-1)甲第2発明の「複数のスタンダードセル」は、訂正第1発明の「複数の回路セル」に相当する。

(3-4-2-2)甲第2発明の「紙面上下方向に延在するVDDと実グランド(GND)」は、訂正第1発明の「電源線群」に相当する。

(3-4-2-3)甲第2発明の「紙面左右方向に延在する複数本のVDDと仮想グランド(VGND)」のうち、隣り合う「VDDと仮想グランド(VGND)」からなる配線群は、訂正第1発明の「分岐線群」に相当する。そして、甲第2発明において、さらに隣り合う2組の前記配線群は、訂正第1発明の「第1及び第2の分岐線群」に相当する。
また、甲第2発明において、隣り合う「VDDと仮想グランド(VGND)」からなる配線群が、「スタンダードセル」に接続されており、当該「スタンダードセル」に電源を供給することは明らかである。

(3-4-2-4)甲第2発明の「高閾値ヘッダスイッチ」は、訂正第1発明の「電源スイッチセル」に相当する。

(3-4-2-5)そうすると、訂正第1発明と甲第2発明とは、
「複数の回路セルと、
電源線群と、
上記電源線群に接続される電源スイッチセルと、
上記電源スイッチセルに接続され、所定の上記回路セルに電源を供給する、互いに隣接する第1及び第2の分岐線群と、を有し、
上記電源スイッチセルは、入力される制御信号に応じて、電源の供給を遮断する
半導体集積回路。」
である点で一致し、次の3点で相違する。

(相違点4)訂正第1発明では、「少なくとも一部が上記電源線群の下層領域に含まれ」るのに対して、甲第2発明では、「高閾値ヘッダスイッチ」について、そのような特定がなされていない点。

(相違点5)訂正第1発明では、「上記第1及び第2の分岐線群は、分岐線Aを共有」するのに対し、甲第2発明では、「紙面左右方向に延在する複数本のVDDと仮想グランド(VGND)」について、そのような特定がなされていない点。

(相違点6)訂正第1発明では、「上記電源スイッチセルは、入力される制御信号に応じて、上記第1及び第2の分岐線群のうち、上記所定の回路セルに接続され、少なくとも上記分岐線Aを含む分岐線への電源の供給を遮断する」のに対し、甲第2発明では、「高閾値ヘッダスイッチ」が「仮想グランド(VGND)への電源の供給を遮断する」ことについて、そのような特定がなされていない点。

(3-5)判断
(3-5-1)甲第1号証に対する進歩性
上記相違点1ないし3のうち、相違点2について検討する。
訂正第1発明は、「上記第1及び第2の分岐線群は、分岐線Aを共有」するという構成を有することにことにより、本件特許明細書の段落【0056】に記載された「互いに隣接する分岐線群同士、電源スイッチセル同士において配線を共有するため、回路面積を削減することができる。」という格別の効果を有するものと認められるところ、甲第1号証には、甲第1発明の「交互に配列された複数本の第1のY方向副電源配線5及び第2のY方向副電源配線6」のうち、隣り合う「第1のY方向副電源配線5及び第2のY方向副電源配線6」からなる配線群において、隣り合う当該配線群間で、「第1のY方向副電源配線5」あるいは「第2のY方向副電源配線6」を共有することは記載も示唆もされていない。
したがって、甲第1発明において、「交互に配列された複数本の第1のY方向副電源配線5及び第2のY方向副電源配線6」のうち、隣り合う「第1のY方向副電源配線5及び第2のY方向副電源配線6」からなる配線群において、隣り合う当該配線群間で、「第1のY方向副電源配線5」あるいは「第2のY方向副電源配線6」を共有することにより、訂正第1発明のように、「上記第1及び第2の分岐線群は、分岐線Aを共有」する構成とすることは、当業者が容易になし得たこととは言えない。

(3-5-2)甲第2号証に対する進歩性
上記相違点4ないし6のうち、相違点5について検討する。
甲第2号証には、甲第2発明の「紙面左右方向に延在する複数本のVDDと仮想グランド(VGND)」において、隣り合う「VDD」あるいは「仮想グランド(VGND)」を共有することは記載も示唆もされていない。
したがって、甲第2発明において、「紙面左右方向に延在する複数本のVDDと仮想グランド(VGND)」において、隣り合う「VDD」あるいは「仮想グランド(VGND)」を共有することにより、訂正第1発明のように、「上記第1及び第2の分岐線群は、分岐線Aを共有」する構成とすることは、当業者が容易になし得たこととは言えない。

(3-5-3)甲第1号証と甲第2号証との組み合わせの可否
上述したとおり、甲第1号証及び甲第2号証には、訂正第1発明の特徴である「上記第1及び第2の分岐線群は、分岐線Aを共有」するということが記載も示唆もされておらず、訂正第1発明は、甲第1号証及び甲第2号証に基づき、当業者が容易に発明できたものとも言えない。

(3-6)まとめ
以上の通りであるから、甲各号証における他の相違点について検討するまでもなく、訂正第1発明は、甲第1号証及び/又は甲第2号証に記載された発明に基づいて、当業者が容易に発明をすることができたとはいえない。

(3-7)独立特許要件についてのまとめ
以上検討したとおり、訂正第1発明は、甲第1号証及び/又は甲第2号証に記載された発明に基づいて、当業者が容易に発明をすることができたとはいえず、また、訂正第1発明が、特許出願の際独立して特許を受けることができるものでないとするその他の理由も見当たらない。
よって、訂正事項1及び2による訂正は、特許法第126条第7項の規定に適合する。

2 請求項4及び5からなる一群の請求項に係る訂正事項について
(1)目的要件、新規事項の追加について
(1-1)訂正事項1について
訂正事項1は、特許特許請求の範囲の請求項4の「分岐線群」を、「互いに隣接する第1及び第2の分岐線群」及び「互いに隣接する第3及び第4の分岐線群」へと訂正すると共に、「記第1及び第2の分岐線群は、分岐線Aを共有し、上記第3及び第4の分岐線群は、分岐線Bを共有し、上記第1及び第3の分岐線群は、互いに反対方向に伸び、上記第2及び第4の分岐線群は、互いに反対方向に伸び、」との構成を追加するものであって、「分岐線群」について、(1)第1及び第2の分岐線群が、互いに隣接し、分岐線Aを共有するとの構成、(2)第3及び第4の分岐線群が、互いに隣接し、分岐線Bを共有するとの構成、(3)第1及び第3の分岐線群が、互いに反対方向に伸びるとの構成、(4)第2及び第4の分岐線群が、互いに反対方向に伸びるとの構成を有することを明らかにすることで、特許請求の範囲を減縮しようとするものであるから、訂正事項1は、特許法第126条第1項ただし書第1号に規定する特許請求の範囲の減縮を目的とするものである。
また、特許明細書には、第2の実施形態に係る説明として、「分岐線群BL2-1およびBL2-2は、互いに隣接しており、分岐線VSSB共有している。分岐線群BL2-3およびBL2-4は、互いに隣接しており、分岐線VSSB共有している。」(段落【0049】)、「分岐線群BL2-1およびBL2-3は、電源線群PL1の共通の分岐点から分岐しており、共通の電源スイッチセル21を経由して、互いに反対方向に伸びている。分岐線群BL2-2およびBL2-4は、電源線群PL1の共通の分岐点から分岐しており、共通の電源スイッチセル21を経由して、互いに反対方向に伸びている。」(段落【0050】)との記載がされているから、訂正事項1は、特許明細書等に記載した事項の範囲内の訂正であり、特許法第126条第5項の規定に適合するものである。

(1-2)訂正事項2について
訂正事項2は、訂正事項1により分岐線群の関係が明らかにされたことに伴い、特許特許請求の範囲の請求項1の「第1の配線」の接続先に含まれる線を、「分岐線」から 「分岐線A及び分岐線Bを含む分岐線」へと具体的な構成に訂正するものであって、訂正事項1で明らかにされた構成である、「分岐線A」及び「分岐線B」が、「第1の配線」の接続先に含まれるという具体的な構成を明らかにすることで、特許請求の範囲を減縮しようとするものであるから、訂正事項2は、特許法第126条第1項ただし書第1号に規定する特許請求の範囲の減縮を目的とするものである。
また、第2の実施形態に係る説明として、段落【0043】に「配線L211は、それぞれ異なる回路セル11に電源を供給する2つの分岐線VSSBに接続される配線である。この2つの分岐線VSSBは、図6に示すように、電源スイッチセル21を間に挟んで、互いに反対方向に伸びて形成されている。」と記載されていることからら、訂正事項2は、特許明細書等に記載した事項の範囲内の訂正であり、特許法第126条第5項の規定に適合するものである。

(2)特許請求の範囲の拡張又は変更について
訂正事項1及び2による訂正は、いずれも特許請求の範囲を拡張又は変更するものではないから、特許法第126条第6項の規定に適合するものである。

(3)独立特許要件について
(3-1)はじめに
訂正事項1及び2は、前記したように特許法第126条第1項第1号に掲げる特許請求の範囲の減縮を目的とする訂正であるから、訂正事項1及び2による訂正が、同第126条第7項の規定に適合するか否かについて、検討する。

(3-2)訂正後の請求項4に係る発明
訂正後の請求項4に係る発明(以下「訂正第4発明」という。)は、特許明細書、訂正特許請求の範囲及び特許図面の記載からみて、訂正特許請求の範囲の請求項4に記載されている事項により特定される、以下のとおりのものである。

「【請求項4】
複数の回路セルと、
電源線群と、
上記電源線群に接続される電源スイッチセルと、
上記電源スイッチセルに接続され、所定の上記回路セルに電源を供給する、互いに隣接する第1及び第2の分岐線群と、
上記電源スイッチセルに接続され、他の所定の上記回路セルに電源を供給する、互いに隣接する第3及び第4の分岐線群と、
を有し、
上記第1及び第2の分岐線群は、分岐線Aを共有し、
上記第3及び第4の分岐線群は、分岐線Bを共有し、
上記第1及び第3の分岐線群は、互いに反対方向に伸び、
上記第2及び第4の分岐線群は、互いに反対方向に伸び、
上記電源スイッチセルは、
上記第1、第2、第3及び第4の分岐線群の少なくとも上記分岐線A及び分岐線Bを含む分岐線に接続されている第1の配線と、
上記電源線群の少なくとも1つの電源線に接続されている第2の配線と、
上記第1の配線と上記第2の配線との間に接続され、制御信号に応じてオンまたはオフするスイッチ回路と、
を含み、
上記第2の配線は、少なくとも一部が上記電源線群の下層領域に含まれ、コンタクト配線を介して、より上層の電源線に接続されている
半導体集積回路。」

(3-3)甲各号証に記載された事項及び発明
(3-3-1)甲第1号証(特開平11-17135号公報)
(3-3-1-1)補正後の請求書に甲第1号証として添付され、本件特許の出願日前に日本国内において頒布された特開平11-17135号公報には、上記1 (3-3-1-1)及び(3-3-1-3)に記載したとおりの事項及び発明(甲第1発明)が記載されている。

(3-3-2)甲第2号証(「Enhanced Multi-Threshold (MTCMOS) Circuits Using Variable Well Bias」, Stephen V. Kosonocky et al., Proceedings of the 2001 International Symposium on Low Power Electronics and Design, Hilton Waterfront Beach Resort Huntington Beach, California, USA, August 6-7, 2001)
(3-3-2-1)補正後の請求書に甲第2号証として添付され、本件特許の出願日前に外国において頒布されたEnhanced Multi-Threshold (MTCMOS) Circuits Using Variable Well Bias」, Stephen V. Kosonocky et al., Proceedings of the 2001 International Symposium on Low Power Electronics and Design, Hilton Waterfront Beach Resort Huntington Beach, California, USA, August 6-7, 2001には、上記1 (3-3-2-1)及び(3-3-2-4)に記載したとおりの事項及び発明(甲第2発明)が記載されている。

(3-4)対比
(3-4-1)訂正第4発明と甲第1発明との対比
(3-4-1-1)甲第1発明の「マトリクス状に配置されたCMOSインバータ2」は、訂正第4発明の「複数の回路セル」に相当する。

(3-4-1-2)甲第1発明の「第1のX方向主電源配線3及び第2のX方向主電源配線4」は、訂正第4発明の「電源線群」に相当する。

(3-4-1-3)甲第1発明の「交互に配列された複数本の第1のY方向副電源配線5及び第2のY方向副電源配線6」のうち、隣り合う「第1のY方向副電源配線5及び第2のY方向副電源配線6」からなる配線群は、訂正第4発明の「分岐線群」に相当する。そして、甲第1発明において、一の隣り合う2組の前記配線群は、訂正第4発明の「第1及び第2の分岐線群」に相当し、他の隣り合う2組の前記配線群は、訂正第4発明の「第3及び第4の分岐線群」に相当する。
また、甲第1発明において、隣り合う「第1のY方向副電源配線5及び第2のY方向副電源配線6」からなる配線群が、「CMOSインバータ2」に電源を供給することは明らかである。

(3-4-1-4)甲第1発明の「pチャンネル型のスイッチMOSトランジスタ7」は、訂正第4発明の「電源スイッチセル」に「含」まれる「スイッチ回路」に相当する。

(3-4-1-5)甲第1発明の「サブスレッショルド電流低減のためのSCRC」は、訂正第4発明の「半導体集積回路」に相当する。

(3-4-1-6)そうすると、訂正第4発明と甲第1発明とは、
「複数の回路セルと、
電源線群と、
上記電源線群に接続される電源スイッチセルと、
上記電源スイッチセルに接続され、所定の上記回路セルに電源を供給する、互いに隣接する第1及び第2の分岐線群と、
上記電源スイッチセルに接続され、他の所定の上記回路セルに電源を供給する、互いに隣接する第3及び第4の分岐線群と、
を有し、
上記電源スイッチセルは、制御信号に応じてオンまたはオフするスイッチ回路と、
を含む、
半導体集積回路。」
である点で一致し、次の3点で相違する。

(相違点1)訂正第4発明では、「上記第1及び第2の分岐線群は、分岐線Aを共有し、上記第3及び第4の分岐線群は、分岐線Bを共有し、上記第1及び第3の分岐線群は、互いに反対方向に伸び、上記第2及び第4の分岐線群は、互いに反対方向に伸び」ているのに対して、甲第1発明では、「第1のY方向副電源配線5及び第2のY方向副電源配線6」について、そのような特定がなされていない点。

(相違点2)訂正第4発明では、「上記電源スイッチセルは、上記第1、第2、第3及び第4の分岐線群の少なくとも上記分岐線A及び分岐線Bを含む分岐線に接続されている第1の配線と、上記電源線群の少なくとも1つの電源線に接続されている第2の配線と、上記第1の配線と上記第2の配線との間に接続され、制御信号に応じてオンまたはオフするスイッチ回路と、を含」むのに対し、甲第1発明では、そのような特定がなされていない点。

(相違点3)訂正第4発明では、「上記第2の配線は、少なくとも一部が上記電源線群の下層領域に含まれ、コンタクト配線を介して、より上層の電源線に接続されている」のに対し、甲第1発明では、そのような特定がなされていない点。

(3-4-2)訂正第4発明と甲第2発明との対比
(3-4-2-1)甲第2発明の「複数のスタンダードセル」は、訂正第4発明の「複数の回路セル」に相当する。

(3-4-2-2)甲第2発明の「紙面上下方向に延在するVDDと実グランド(GND)」は、訂正第4発明の「電源線群」に相当する。

(3-4-2-3)甲第2発明の「紙面左右方向に延在する複数本のVDDと仮想グランド(VGND)」のうち、隣り合う「VDDと仮想グランド(VGND)」からなる配線群は、訂正第4発明の「分岐線群」に相当する。そして、甲第2発明において、一の隣り合う2組の前記配線群は、訂正第4発明の「第1及び第2の分岐線群」に相当し、、他の隣り合う2組の前記配線群は、訂正第4発明の「第3及び第4の分岐線群」に相当する。
また、甲第2発明において、隣り合う「VDDと仮想グランド(VGND)」からなる配線群が、「スタンダードセル」に接続されており、当該「スタンダードセル」に電源を供給することは明らかである。

(3-4-2-4)甲第2発明の「高閾値ヘッダスイッチ」は、訂正第4発明の「電源スイッチセル」に「含」まれる「スイッチ回路」に相当する。

(3-4-2-5)そうすると、訂正第4発明と甲第2発明とは、
「複数の回路セルと、
電源線群と、
上記電源線群に接続される電源スイッチセルと、
上記電源スイッチセルに接続され、所定の上記回路セルに電源を供給する、互いに隣接する第1及び第2の分岐線群と、
上記電源スイッチセルに接続され、他の所定の上記回路セルに電源を供給する、互いに隣接する第3及び第4の分岐線群と、
を有し、
上記電源スイッチセルは、制御信号に応じてオンまたはオフするスイッチ回路と、
を含む、
半導体集積回路。」
である点で一致し、次の3点で相違する。

(相違点4)訂正第4発明では、「上記第1及び第2の分岐線群は、分岐線Aを共有し、上記第3及び第4の分岐線群は、分岐線Bを共有し、上記第1及び第3の分岐線群は、互いに反対方向に伸び、上記第2及び第4の分岐線群は、互いに反対方向に伸び」ているのに対して、甲第2発明では、「紙面左右方向に延在する複数本のVDDと仮想グランド(VGND)」について、そのような特定がなされていない点。

(相違点5)訂正第4発明では、「上記電源スイッチセルは、上記第1、第2、第3及び第4の分岐線群の少なくとも上記分岐線A及び分岐線Bを含む分岐線に接続されている第1の配線と、上記電源線群の少なくとも1つの電源線に接続されている第2の配線と、上記第1の配線と上記第2の配線との間に接続され、制御信号に応じてオンまたはオフするスイッチ回路と、を含」むのに対し、甲第2発明では、そのような特定がなされていない点。

(相違点6)訂正第4発明では、「上記第2の配線は、少なくとも一部が上記電源線群の下層領域に含まれ、コンタクト配線を介して、より上層の電源線に接続されている」のに対し、甲第2発明では、そのような特定がなされていない点。

(3-5)判断
(3-5-1)甲第1号証に対する進歩性
上記相違点1ないし3のうち、相違点1について検討する。
訂正第4発明は、「上記第1及び第2の分岐線群は、分岐線Aを共有し、上記第3及び第4の分岐線群は、分岐線Bを共有」するという構成を有することにことにより、本件特許明細書の段落【0056】に記載された「互いに隣接する分岐線群同士、電源スイッチセル同士において配線を共有するため、回路面積を削減することができる。」という格別の効果を有するものと認められるところ、甲第1号証には、甲第1発明の「交互に配列された複数本の第1のY方向副電源配線5及び第2のY方向副電源配線6」のうち、隣り合う「第1のY方向副電源配線5及び第2のY方向副電源配線6」からなる配線群において、隣り合う当該配線群間で、「第1のY方向副電源配線5」あるいは「第2のY方向副電源配線6」を共有すること、「第1のY方向副電源配線5及び第2のY方向副電源配線6」からなる2組の配線群を反対方向に延在することは、記載も示唆もされていない。
したがって、甲第1発明において、「交互に配列された複数本の第1のY方向副電源配線5及び第2のY方向副電源配線6」のうち、隣り合う「第1のY方向副電源配線5及び第2のY方向副電源配線6」からなる配線群において、隣り合う当該配線群間で、「第1のY方向副電源配線5」あるいは「第2のY方向副電源配線6」を共有し、さらに、「第1のY方向副電源配線5及び第2のY方向副電源配線6」からなる2組の配線群を反対方向に延在することにより、訂正第4発明のように、「上記第1及び第2の分岐線群は、分岐線Aを共有し、上記第3及び第4の分岐線群は、分岐線Bを共有し、上記第1及び第3の分岐線群は、互いに反対方向に伸び、上記第2及び第4の分岐線群は、互いに反対方向に伸び」た構成とすることは、当業者が容易になし得たこととは言えない。

(3-5-2)甲第2号証に対する進歩性
上記相違点4ないし6のうち、相違点5について検討する。
甲第2号証には、甲第2発明の「紙面左右方向に延在する複数本のVDDと仮想グランド(VGND)」において、隣り合う「VDD」あるいは「仮想グランド(VGND)」を共有すること、「VDDと仮想グランド(VGND)」からなる2組の配線群を反対方向に延在することは、記載も示唆もされていない。
したがって、甲第2発明において、「紙面左右方向に延在する複数本のVDDと仮想グランド(VGND)」において、隣り合う「VDD」あるいは「仮想グランド(VGND)」を共有し、さらに、「VDDと仮想グランド(VGND)」からなる2組の配線群を反対方向に延在することにより、訂正第4発明のように、「上記第1及び第2の分岐線群は、分岐線Aを共有し、上記第3及び第4の分岐線群は、分岐線Bを共有し、上記第1及び第3の分岐線群は、互いに反対方向に伸び、上記第2及び第4の分岐線群は、互いに反対方向に伸び」た構成とすることは、当業者が容易になし得たこととは言えない。

(3-5-3)甲第1号証と甲第2号証との組み合わせの可否
上述したとおり、甲第1号証及び甲第2号証には、訂正第4発明の特徴である「上記第1及び第2の分岐線群は、分岐線Aを共有し、上記第3及び第4の分岐線群は、分岐線Bを共有し、上記第1及び第3の分岐線群は、互いに反対方向に伸び、上記第2及び第4の分岐線群は、互いに反対方向に伸び」た構成とすることが記載も示唆もされておらず、訂正第4発明は、甲第1号証及び甲第2号証に基づき、当業者が容易に発明できたものとも言えない。

(3-6)まとめ
以上の通りであるから、甲各号証における他の相違点について検討するまでもなく、訂正第4発明は、甲第1号証及び/又は甲第2号証に記載された発明に基づいて、当業者が容易に発明をすることができたとはいえない。

(3-7)独立特許要件についてのまとめ
以上検討したとおり、訂正第4発明は、甲第1号証及び/又は甲第2号証に記載された発明に基づいて、当業者が容易に発明をすることができたとはいえず、また、訂正第4発明が、特許出願の際独立して特許を受けることができるものでないとするその他の理由も見当たらない。
よって、訂正事項1及び2による訂正は、特許法第126条第7項の規定に適合する。

第4 結語
以上のとおりであるから、本件訂正は、特許法第126条第1項ただし書き第1号に掲げる事項を目的とし、かつ、同条第5項ないし第7項の規定に適合する。
よって、結論のとおり審決する。
 
発明の名称 (54)【発明の名称】
半導体集積回路
【技術分野】
【0001】
本発明は半導体集積回路に係り、特に、高しきい電圧のトランジスタを使って未使用の回路への電源供給を遮断することにより消費電力の削減を図る半導体集積回路に関するものである。
【背景技術】
【0002】
低消費電力化や加工寸法の微細化に対応するため、半導体集積回路の電源電圧は年々低下している。電源電圧の低下により信号振幅が小さくなると、トランジスタのしきい電圧が信号振幅に対して相対的に高くなるため、トランジスタのオン電流が減少し、遅延が増大する。そのため、トランジスタのしきい電圧も電源電圧に応じて低下させる必要がある。しかしながら、トランジスタのしきい電圧を低下させると、オフ状態におけるリーク電流が増えるため、低消費電力化が阻害されるという不利益が生じる。
【0003】
このようなリーク電流の増大を防止する技術として、MTCMOS(multi-threshold complementary metal oxide semiconductor)と称される回路技術が知られている。MTCMOSでは、例えば特定の機能を果たす回路ブロックごとに、その電源線に高しきい電圧のトランジスタスイッチが挿入される。そして回路ブロックが未使用状態になったとき、トランジスタスイッチがオフに設定されて、回路ブロック中の各トランジスタに流れるリーク電流が遮断される。これにより、未使用の回路ブロックに流れる無駄なリーク電流を大幅に減らすことができる。
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、従来、こうしたMTCMOS技術を取り入れた半導体集積回路を設計するにあたって、電源線に挿入するトランジスタスイッチのレイアウト設計は人手により行われている。例えば、特定の機能を果たす回路ブロックごとに、その内部の回路セルの配置や配線をCAD装置で自動設計し、その後、回路ブロックの外側の電源線にトランジスタスイッチを配置する作業が人手で行われている。
そのため、設計作業の負担が増え、製品の開発期間が長くなるという不利益が生じている。
【0005】
一方、電源電圧の低下に伴って、電源線の抵抗成分に生じる僅かな電圧降下が、信号の遅延に大きく影響を与えるようになっている。すなわち、電源電圧が低くなると、トランジスタのしきい電圧に対する信号振幅の余裕が小さくなるため、電源電圧が僅かに低下しても大きな信号遅延が生じる。
【0006】
このような状況下で、トランジスタスイッチが電源線に挿入されると、これによる電圧降下が更に加わるため、上記の問題はより深刻になる。特に、外部の電源線からの距離が長くなる回路ブロックの中心部での信号遅延が大きくなるため、回路ブロックの単体を設計した段階では正常に動作しても、後から電源線にトランジスタスイッチを挿入すると動作しなくなるといった問題が生じる。また、回路ブロックを更に上位階層のブロックに接続した場合に、要求されるタイミングを満たせなくなる問題が生じる。
【0007】
本発明はかかる事情に鑑みてなされたものであり、その目的は、電源スイッチを挿入するレイアウト設計の負担を軽減できるとともに、電源スイッチで生じる電圧降下が信号遅延に与える影響を緩和できる半導体集積回路を提供することにある。
【課題を解決するための手段】
【0008】
本発明の半導体集積回路は、複数の回路セルを有する半導体集積回路であって、縞状に配置された複数の電源線群と、上記電源線群から分岐して、少なくとも1つの上記回路セルに電源を供給する複数の分岐線群と、上記分岐線群上に挿入され、入力される制御信号に応じて上記回路セルへの電源の供給を遮断する電源スイッチセルとを有する。
【0009】
上記本発明によると、複数の電源線群が縞状に配置されており、この電源線群から分岐する複数の分岐線群によって、上記回路セルに電源が供給される。そして、この分岐線群上に挿入される上記電源スイッチセルにより、上記回路セルへの電源供給が遮断される。
そのため、上記電源スイッチセルは、上記回路セルの配置領域に分散して配置され、上記電源スイッチセルによる電源供給の遮断は、比較的少数の回路セルごとに、きめ細かく行われる。これにより、回路ブロックごとに電源スイッチを設ける従来の方法に比べて、電源スイッチによる電源の電圧降下が小さくなるとともに、上記電源スイッチセルの配置の自由度が高まる。
【0010】
好適には、上記分岐線群は、分岐元の電源線群と所定の角度をなす方向に伸びて形成される。
これにより、電源の配線構造の対称性が高まる。
【0011】
また、好適には、上記電源スイッチセルは、上記分岐線群に含まれる少なくとも1つの分岐線を上記制御信号に応じて切断するスイッチ用トランジスタを含む。このスイッチ用トランジスタは、上記切断によって電源供給が遮断される回路セルの非切断時における消費電力に応じて設定された駆動能力を有する。例えば、該消費電力が大きいほど大きな駆動能力を有する。
上記スイッチ用トランジスタの駆動能力を、上記スイッチ用トランジスタを介して電源が供給される回路セルの消費電力に応じた適切な大きさに設定することで、上記トランジスタ用スイッチの駆動能力を一律に設定する場合に比べて、電源電圧の低下を抑えつつ、回路面積やリーク電流を小さくすることが可能になる。
【0012】
また、上記電源スイッチセルは、少なくとも一部が上記電源線群の下層領域に含まれても良く、上記電源線群から上記電源スイッチセルに分岐する上記分岐線群は、上記電源線群から配線層を貫いて下層に伸びるコンタクト配線を含んでも良い。
これにより、上記回路セルの配置密度が向上する。
【0013】
更に、上記電源スイッチセルは、上記電源スイッチセルを間に挟んで互いに反対方向に伸びて形成され、それぞれ異なる回路セルに電源を供給する2つの上記分岐線に接続される第1の配線と、上記電源線群からの分岐線に接続される第2の配線と、上記第1の配線と上記第2の配線との間に接続され、上記制御信号に応じてオンまたはオフするスイッチ回路とを含んでも良い。
【0014】
あるいは、上記電源スイッチセルは、上記回路セルに電源を供給する上記分岐線に接続される第3の配線と、上記電源線群からの分岐線であって、上記電源スイッチセルを間に挟んで、上記第3の配線に接続される分岐線と反対方向に伸びて形成された分岐線に接続される第4の配線と、上記第3の配線と上記第4の配線との間に接続され、上記制御信号に応じてオンまたはオフするスイッチ回路とを含んでも良い。
【0015】
また、上記分岐線群は、第1の分岐線と、上記電源線群の電源線に接続される第2の分岐線とを含んでも良く、上記電源スイッチ用回路セルは、上記制御信号に応じて上記第1の分岐線と上記第2の分岐線との接続をオンまたはオフしても良く、上記複数の回路セルは、上記第1の分岐線から電源を供給される第1の回路セルと、上記第2の分岐線から電源を供給される第2の回路セルとを含んでも良い。
この場合、上記第1の分岐線および上記第2の分岐線は、同一の配線層において並んで形成されても良いし、あるいは、異なる配線層において互いに向かい合って形成されても良い。
更に、この場合、上記電源スイッチセルは、上記第1の分岐線上に挿入される第5の配線と、上記第2の分岐線上に挿入される第6の配線と、上記第1の分岐線と上記第2の分岐線との間に接続されるスイッチ回路とを含んでも良い。
【発明の効果】
【0016】
本発明によれば、電源スイッチセルの配置の自由度が高くなり、CAD装置によるレイアウトの自動設計を容易に実現できるため、レイアウト設計の負担を軽減できる。
また、電源スイッチセルによる電源の電圧降下を抑えることができるため、電源スイッチセルで生じる電圧降下が信号遅延に与える影響を緩和できる。
【発明を実施するための最良の形態】
【0017】
以下、本発明の6つの実施形態について、図面を参照して説明する。
【0018】
<第1の実施形態>
図1は、本発明の第1の実施形態に係る半導体集積回路の構成の一例を示す図である。同図においては、電源に関連する配線と、これに接続される回路セルとが概略的に図解されている。
【0019】
図1に示す半導体集積回路は、複数の電源線群PL1と、複数の電源線群PL2と、複数の分岐線群BL1,BL2と、複数の回路セル10と、複数の電源スイッチセル20と、回路ブロック30と、複数の電源入力用セル41,42とを有する。
【0020】
なお、電源線群PL1は、本発明の電源線群の一実施形態である。
分岐線群BL2は、本発明の分岐線群の一実施形態である。
回路セル10は、本発明の回路セルの一実施形態である。
電源スイッチセル20は、本発明の電源スイッチセルの一実施形態である。
【0021】
電源線群PL1は、縞状に配置されており、図1の例では、ほぼ等間隔で平行に配置されている。
電源線群PL2は、電源線群PL1に対して直交する向きで、縞状に配置されている。図1の例では、ほぼ等間隔で平行に配置されている。
そして、この縞状の電源線群PL1と縞状の電源線群PL2とが互いに交わり合って、格子縞状の電源線パターンを形成している。
【0022】
電源線群PL1およびPL2は、それぞれ電源線VDDおよびVSSを有しており、上述した格子縞状の電源線パターンの交点において、互いの電源線VDD同士および電源線VSS同士が接続されている。
【0023】
この格子縞状の電源線パターンにおいて、四方の外枠の電源線群PL1,PL2には、それぞれ電源入力用セル41,42が接続されている。電源線VSSは電源入力用セル41、電源線VDDは電源入力用セル42に接続される。
この電源入力用セル41および42を介して、半導体集積回路の外部から電源線VSSおよびVDDに電源電圧が供給される。
【0024】
分岐線群BL1およびBL2は、電源線群PL1から分岐して、半導体集積回路における回路の基本単位である回路セル10に電源を供給する。
また、分岐線群BL1およびBL2は、それぞれ、電源線群PL1と所定の角度をなす方向に伸びて形成される。例えば図1に示すように、電源線群PL1と直交する方向に伸びて形成される。
【0025】
1つの電源線群PL1から、このような分岐線群が複数分岐しており、それぞれの分岐線群には、複数の回路セル10が接続される。
半導体集積回路に含まれる回路セル10は、基本的に、こうした分岐線群から電源供給を受ける。ただし、常時動作する等により電源線の遮断が不要な回路については、例えば図1に示す回路ブロック30のように、分岐線群を経由せず、電源線群から直接電源供給を受けるものも含まれる。
【0026】
分岐線群BL1は、2つの分岐線(VDDAおよびVSSA)を有する。分岐線VDDAは電源線VDD、分岐線VSSAは電源線VSSにそれぞれ接続される。
一方、分岐線群BL2も、2つの分岐線(VDDBおよびVSSB))を有する。分岐線VDDBは電源線VDD、分岐線VSSBは電源線VSSにそれぞれ接続される。
分岐線群BL1とBL2との違いは、電源スイッチセル20の挿入の有無にある。すなわち、両者のうち、分岐線群BL2上には、電源スイッチセル20が挿入される。
【0027】
電源スイッチセル20は、図示しない制御信号を入力し、これに応じて、分岐線群BL2に接続される回路セル10への電源の供給を遮断する。
例えば、電源スイッチセル20は、スイッチ用トランジスタを含んでおり、入力される制御信号に応じて、分岐線群BL2の少なくとも一方の分岐線を切断する。
MTCMOS型の半導体集積回路の場合、このスイッチ用トランジスタには、高しきい電圧のMOSトランジスタが用いられる。例えば、分岐線VSSBを制御信号に応じて切断する場合、スイッチ用トランジスタとして高しきい電圧のn型MOSトランジスタが用いられる。分岐線VDDBを制御信号に応じて切断する場合は、高しきい電圧のp型MOSトランジスタが用いられる。
【0028】
図2は、本実施形態に係る半導体集積回路のレイアウトの一例を示す図である。
図2において、符号‘40’は、電源入力用セル41および42を含む入出力用セルを示す。その他、図1と図2の同一符号は同一の構成要素を示している。
【0029】
半導体集積回路が形成される矩形状の半導体チップの4つの辺には、それぞれ複数の入出力用セル40が列をなして配列されており、これらの入出力用セル40に囲まれた内側に、上述した格子縞状の電源線パターンが形成されている。
【0030】
格子縞状の電源線パターンの内部には、大まかに分けて、分岐線群BL1に接続された回路セル10が配置される電源非遮断領域A1と、分岐線群BL2に接続された回路セル10が配置される電源遮断領域A2と、分岐線群BL1,BL2に接続されないその他の領域(図3の例では回路ブロック30の領域)とがある。
図2に示す電源非遮断領域A1と電源遮断領域A2は、各分岐線群における電源スイッチセル20の挿入の有無を選択することによって、それぞれの範囲を自由に定めることが可能である。
【0031】
図3は、本実施形態に係る半導体集積回路のレイアウト例の拡大図である。図1と図3の同一符号は同一の構成要素を示している。
【0032】
図3の例において、電源スイッチセル20は、その一部が電源線群PL1の下層領域に含まれている。電源線群PL1から電源スイッチセル20へ分岐する配線には、例えば、電源線群PL1から配線層を貫いて下層に伸びるコンタクト配線が用いられる。
【0033】
以上のように、本実施形態に係る半導体集積装置によれば、複数の電源線群PL1が縞状に配置されており、この電源線群PL1から分岐する複数の分岐線群BL2によって、回路セル10に電源が供給される。そして、この分岐線群BL2上に挿入される電源スイッチセル20により、回路セル10への電源供給が遮断される。
そのため、電源スイッチセル20を、回路セル10の配置可能な領域に広く分散して配置して、電源スイッチセル20による電源供給の遮断を、比較的少数の回路セルごとに、きめ細かく行うことが可能になる。
これにより、回路ブロックごとに電源スイッチを設ける従来の方法に比べて、電源スイッチセル20に流れる電源電流が減少して、その電源電圧降下が小さくなるため、電源スイッチセル20で生じる電圧降下が信号遅延に与える影響を緩和できる。
また、回路ブロックの外部に電源スイッチを配置する従来の方法に比べて、電源スイッチセル20の配置の自由度が高くなり、図2や図3に示すように電源遮断領域を自由に定めることが可能になるため、電源スイッチセル20を含めたレイアウトの自動設計を容易に実現できる。したがって、従来人手で行われていた設計作業の負担を軽減し、開発期間の短縮を図ることができる。
【0034】
更に、分岐線群BL2は、分岐元の電源線群PL1と直交する方向に伸びて形成されるため、電源の配線構造の対称性が高くなる。これにより、電源スイッチセル20を含めたレイアウトの自動設計をより容易に実現することが可能になる。
【0035】
また、図3に示すように、電源スイッチセル20を、その少なくとも一部が電源線群PL1の下層領域に含まれるように配置することによって、電源線群PL1の下層領域を有効に活用できるため、回路面積の無駄な増大を防ぎ、回路セル10の配置密度を向上させることができる。
【0036】
<第2の実施形態>
次に、本発明の第2の実施形態を述べる。
【0037】
第2の実施形態に係る半導体集積回路は、電源スイッチセルおよび回路セルの構成と、これらを接続する分岐線群の構造について、第1の実施形態に係る半導体集積回路をより具体化したものである。電源線群の配置等の全体的な構成については、第1の実施形態に係る半導体集積回路と同様である。
【0038】
図4は、本発明の第2の実施形態に係る回路セル11の構成の一例を示す図である。
図4に示す回路セル11は、p型MOSトランジスタQp1およびn型MOSトランジスタQn1の直列回路として構成されるインバータ回路と、このインバータ回路に電源を供給する配線L111およびL112を有する。
なお、図4においては一例としてインバータ回路セルを示しているが、本実施形態で述べる回路セル11には、例えばNAND回路セルなどのように、基本回路として用いられる他の種々の回路セルも含まれる。
【0039】
配線L111は、分岐線VSSBに接続される配線であり、後述する電源スイッチセル21がオン状態のとき、電源線VSSと同様な電位を有する。
【0040】
配線L112は、分岐線VDDBに接続される配線であり、電源線VDDと同様な電位を有する。
【0041】
この配線L111とL112は、矩形状の回路セル11の対向する辺部に形成されており、その間にインバータ回路が配置されている。
【0042】
図5は、本実施形態に係る電源スイッチセル21の構成の一例を示す図である。
電源スイッチセル21は、n型MOSトランジスタQn2と、配線L211?L213とを有する。
n型MOSトランジスタQn2は、本発明のスイッチ回路の一実施形態である。
配線L211は、本発明の第1の配線の一実施形態である。
配線L212は、本発明の第2の配線の一実施形態である。
【0043】
配線L211は、それぞれ異なる回路セル11に電源を供給する2つの分岐線VSSBに接続される配線である。この2つの分岐線VSSBは、図6に示すように、電源スイッチセル21を間に挟んで、互いに反対方向に伸びて形成されている。
【0044】
配線L212は、電源線VSSからの分岐線に接続される配線であり、電源線VSSと同様な電位を有する。
【0045】
配線L213は、分岐線VDDBに接続される配線であり、電源線VDDと同様な電位を有する。
【0046】
n型MOSトランジスタQn2は、ドレインが配線L211に接続され、ソースおよび基板が配線L212に接続されている。また、ゲートに制御信号Scが入力されており、この信号レベルに応じてオンまたはオフする。
n型MOSトランジスタQn2がオンすると、配線L211と配線L212とが接続され、2つの分岐線VSSBにつながる回路セル11に電源が供給される。n型MOSトランジスタQn2がオフすると、配線L211と配線L212とが切り離され、回路セル11への電源供給が遮断される。
【0047】
配線L211は、矩形状の電源スイッチセル21の一辺部に形成されており、その一部が電源スイッチセル21の内側に向かってコ字状に凹んでいる。配線L212は、このコ字状の凹み部分に形成されている。配線L213は、配線L211と向かい合う辺部に形成される。n型MOSトランジスタQn2は、配線L211とL213との間に配置されている。
【0048】
図6は、本実施形態に係る半導体集積回路のレイアウトの一例を示す図である。
図6の例では、電源線群PL1から分岐線群BL2-1?BL2-4が分岐している。分岐線群BL2-1?BL2-4は、それぞれ分岐線VDDBおよびVSSBを有しており、何れも電源線群PL1と直交する方向に伸びている。
【0049】
分岐線群BL2-1およびBL2-2は、互いに隣接しており、分岐線VSSB共有している。
分岐線群BL2-3およびBL2-4は、互いに隣接しており、分岐線VSSB共有している。
【0050】
分岐線群BL2-1およびBL2-3は、電源線群PL1の共通の分岐点から分岐しており、共通の電源スイッチセル21を経由して、互いに反対方向に伸びている。
分岐線群BL2-2およびBL2-4は、電源線群PL1の共通の分岐点から分岐しており、共通の電源スイッチセル21を経由して、互いに反対方向に伸びている。
【0051】
また、分岐線群BL2-1およびBL2-3につながる電源スイッチセル21と、分岐線群BL2-2およびBL2-4につながる電源スイッチセル21は、何れも、その少なくとも一部が、電源線群PL1の下層領域に含まれている。
【0052】
電源線VSSから配線L212へ分岐する配線には、配線層を貫いて電源線VSSとその下層の配線L212とを接続するコンタクト配線CT2が用いられる。
電源線VDDから配線L213へ分岐する配線には、配線層を貫いて電源線VDDとその下層の配線L213とを接続するコンタクト配線CT1が用いられる。
【0053】
また、この2つの電源スイッチセル21は、互いに隣接しており、両者の配線L211が電気的につながっているため、並列接続された2つのスイッチとして機能する。したがって、この2つの電源スイッチセル21のn型MOSトランジスタQn2は、同一の制御信号Scによってともにオンオフするように制御される。
【0054】
以上説明したように、本実施形態によれば、電源線群PL1を構成する2つの電源線(VDD,VSS)の代わりに、分岐線VSSBを構成する2つの分岐線(VDDB,VSSB)が回路セル11に接続される配線構造であるため、従来の半導体集積回路で用いられる一般的な回路セルを、本実施形態の回路セル11として流用することが可能である。
【0055】
また、電源スイッチセル21を、その少なくとも一部が電源線群PL1の下層領域に含まれるように配置するため、回路セル11の配置密度を向上させることができる。
【0056】
更に、互いに隣接する分岐線群同士、電源スイッチセル同士において配線を共有するため、回路面積を削減することができる。
【0057】
図6の例では、2つの電源スイッチセル21が並列接続される構造になるため、これを1つの電源スイッチセル21に減らしても動作可能である。すなわち、1つの電源スイッチセル21で4つの分岐線群の電源供給を制御することも可能である。
その他、第1の実施形態に係る半導体集積回路と同様な構成によって、これと同様な効果を奏することができる。
【0058】
<第3の実施形態>
次に、本発明の第3の実施形態を述べる。
【0059】
第3の実施形態に係る半導体集積回路は、上述した第2の実施形態における電源スイッチセルの構成および配線構造の一部を変更したものである。電源線群の配置等の全体的な構成や、回路セルの構成については、第1および第2の実施形態に係る半導体集積回路と同様である。
【0060】
図7は、本発明の第3の実施形態に係る電源スイッチセル22の構成の一例を示す図である。
電源スイッチセル22は、n型MOSトランジスタQn3と、配線L221?L223とを有する。
n型MOSトランジスタQn3は、本発明のスイッチ回路の一実施形態である。
配線L221は、本発明の第3の配線の一実施形態である。
配線L222は、本発明の第4の配線の一実施形態である。
【0061】
配線L221は、回路セル11に電源を供給する分岐線VSSB1に接続される配線である。上述した電源スイッチセル21の配線L211とは異なり、接続される分岐線の数は1つである。
【0062】
配線L222は、電源線VSSからの分岐線VSSB2に接続される配線である。この配線VSSB2は、図8に示すように、電源スイッチセル22を間に挟んで、分岐線VSSB1とは反対の方向に伸びて形成されている。
【0063】
配線L223は、分岐線VDDBに接続される配線であり、電源線VDDと同様な電位を有する。
【0064】
n型MOSトランジスタQn3は、ドレインが配線L221に接続され、ソースおよび基板が配線L222に接続される。また、ゲートに制御信号Scが入力され、この信号レベルに応じてオンまたはオフする。
n型MOSトランジスタQn3がオンすると、配線L221と配線L222とが接続され、分岐線VSSB1につながる回路セル11に電源が供給される。n型MOSトランジスタQn3がオフすると、配線L221と配線L222とが切り離され、回路セル11への電源供給が遮断される。
【0065】
配線L222は、矩形状の電源スイッチセル22の1つの角部を起点として辺に沿って伸びており、その終端が、他方の角部に届く手前で止まっている。配線L221は、当該他方の角部を起点として配線L222と同じ辺に沿ってに伸びており、その途中で、配線L221をよけるために電源スイッチセル22の内側に階段状に折れ曲がり、この折れ曲がり部から終端まで、配線L221と並んで平行に伸びている。配線L223は、配線L222が形成される辺部と向かい合う他方の辺部に形成される。n型MOSトランジスタQn3は、配線L221と配線L223との間の領域に配置される。
【0066】
図8は、本実施形態に係る半導体集積回路のレイアウトの一例を示す図である。
図8の例では、電源線群PL1から分岐線群BL3-1?BL3-4が分岐している。分岐線群BL3-1?BL3-4は、それぞれ分岐線VDDBおよびVSSBを有しており、分岐線VSSBは、更に分岐線VSSB1とVSSB2とを含んでいる。
【0067】
分岐線VDDBは、電源線VDDとコンタクト配線CT3を介して接続される。
分岐線VSSB2は、電源線VSSとコンタクト配線CT4を介して接続される。
分岐線VSSB1は、電源スイッチセル22を介して分岐線VSSB2と接続される。
これらの分岐線は、何れも電源線群PL1と直交する方向に伸びている。
【0068】
分岐線群BL3-1およびBL3-2は、互いに隣接しており、分岐線VSSB(VSSB1およびVSSB2)を共有している。
分岐線群BL3-3およびBL3-4は、互いに隣接しており、分岐線VSSB(VSSB1およびVSSB2)を共有している。
【0069】
分岐線群BL3-1およびBL3-3は、電源線群PL1の共通の分岐点から分岐しており、この分岐点から互いに反対方向に伸びている。
分岐線群BL3-2およびBL3-4は、電源線群PL1の共通の分岐点から分岐しており、この分岐点から互いに反対方向に伸びている。
【0070】
分岐線群BL3-1およびBL3-2にそれぞれ挿入される電源スイッチセル22は、互いに隣接しており、配線L221が電気的につながっている。そのため、この2つの電源スイッチセル22は、並列接続された2つのスイッチとして機能する。したがって、この2つの電源スイッチセル22のn型MOSトランジスタQn3は、同一の制御信号Scによってともにオンオフするように制御される。
分岐線群BL3-1およびBL3-2に挿入される2つの電源スイッチセル22についても同様であり、同一の制御信号Scによって制御される。
【0071】
以上説明したように、本実施形態によれば、上述した第2の実施形態と同様に、電源線群PL1を構成する2つの電源線(VDD,VSS)の代わりに、分岐線VSSBを構成する2つの分岐線(VDDB,VSSB)が回路セル11に接続される配線構造であるため、従来の半導体集積回路で用いられる一般的な回路セルを、本実施形態の回路セル11として流用することが可能である。
【0072】
また、電源スイッチセル22を挟んで反対方向に伸びる2つの分岐線VSSB1およびVSSB2のうち、分岐線VSSB1はn型MOSトランジスタQn3によって電源供給を制御され、分岐線VSSB2は電源線VSSから常に電源が供給される。
そのため、常に動作させる回路セル11については、図8に示すように、電源線群PL1と電源スイッチセル22との間の空きスペースに配置して、そこで分岐線VSSB2およびVDDBから電源を供給することも可能である。
【0073】
また、このような常に動作させる回路セル11が無い場合には、電源スイッチセル22を、その少なくとも一部が電源線群PL1の下層領域に含まれるように配置しても良い。これにより、回路セル11の配置密度を向上させることができる。
【0074】
更に、図8の例では、2つの電源スイッチセル22が並列接続される構造になるため、これを1つの電源スイッチセル22に減らしても動作可能である。すなわち、1つの電源スイッチセル21で2つの分岐線群の電源供給を制御することも可能である。
【0075】
また、本実施形態においても、第1の実施形態と同様に、互いに隣接する分岐線群同士、電源スイッチセル同士において配線を共有するため、回路面積を削減することができる。
その他、第1の実施形態に係る半導体集積回路と同様な構成によって、これと同様な効果を奏することができる。
【0076】
<第4の実施形態>
次に、本発明の第4の実施形態を述べる。
【0077】
第4の実施形態に係る半導体集積回路は、第2および第3の実施形態に係る半導体集積回路において2本の分岐線で構成されていた分岐線群を3本の分岐線で構成されるように変更し、常に電源供給が必要な回路セルを分岐線群上に自由に配置できるようにしたものである。電源線群の配置等の全体的な構成については、第1の実施形態に係る半導体集積回路と同様である。
【0078】
図9は、本発明の第4の実施形態に係る回路セル12の構成の一例を示す図である。
図9に示す回路セル12は、p型MOSトランジスタQp1およびn型MOSトランジスタQn1の直列回路として構成されるインバータ回路と、このインバータ回路に電源を供給する配線L121?L123を有する。
なお、図9においては一例としてインバータ回路セルを示しているが、本実施形態で述べる回路セル12には、例えばNAND回路セルなどのように、基本回路として用いられる他の種々の回路セルも含まれる。
【0079】
インバータ回路(Qp1,Qn1)は、配線L121およびL123の間に接続されており、これらの配線から電源供給を受ける。したがって、後述する電源スイッチセル23がオフ状態の場合、インバータ回路への電源供給は停止される。
【0080】
なお、図9の例では、p型MOSトランジスタQp1の基板が配線L123に接続され、n型MOSトランジスタQn1の基板が配線L122に接続されている。後述するように、配線L122およびL123は常に電源線VSSおよびVDDに接続されるため、電源遮断の有無に関わらず、これらのMOSトランジスタの基板電位を安定に保つことができる。
【0081】
配線L121は、分岐線VSSB3に接続される配線であり、後述する電源スイッチセル23がオン状態のとき、電源線VSSと同様な電位を有する。
【0082】
配線L122は、分岐線VSSB3と同一配線層の分岐線VSSB4に接続される配線であり、電源線VSSと同様な電位を有する。
【0083】
配線L123は、分岐線VDDBに接続される配線であり、電源線VDDと同様な電位を有する。
【0084】
配線L122とL123は、矩形状の回路セル12の対向する辺部にそれぞれ形成されている。配線L121は、配線L122と隣接した位置に、これと平行な方向に伸びて形成されている。インバータ回路は、この配線L121とL123との間の領域に配置される。
【0085】
図10は、本実施形態に係る回路セル13の構成の一例を示す図である。
図10に示す回路セル13は、p型MOSトランジスタQp1およびn型MOSトランジスタQn1の直列回路として構成されるインバータ回路と、このインバータ回路に電源を供給する配線L131?L133を有する。
【0086】
回路セル13における配線L131,L132,L133は、上述した回路セル12における配線L121,L122,L123とそれぞれ対応しており、両者の構造や接続先の分岐線は同じである。
【0087】
回路セル12と回路セル13との違いは、インバータ回路(Qp1,Qn1)に電源を供給する配線にある。すなわち、回路セル12は配線L121およびL123から電源供給を受けるため、電源スイッチセル23がオフのときに電源供給が遮断されるが、回路セル13は配線L132およびL133から電源供給を受けるため、電源スイッチセル23の状態に関わらず常に電源が供給される。
【0088】
図11は、本実施形態に係る電源スイッチセル23の構成の一例を示す図である。
電源スイッチセル23は、n型MOSトランジスタQn4と、配線L231?L233とを有する。
n型MOSトランジスタQn4は、本発明のスイッチ回路の一実施形態である。
配線L231は、本発明の第5の配線の一実施形態である。
配線L232は、本発明の第6の配線の一実施形態である。
【0089】
配線L231は、回路セル12に電源を供給する分岐線VSSB3に接続される配線である。n型MOSトランジスタQn4がオンのとき、電源線VSSと同様な電位を有する。
【0090】
配線L232は、電源線VSSからの分岐線VSSB4に接続される配線であり、電源線VSSと同様な電位を有する。
【0091】
配線L233は、分岐線VDDBに接続される配線であり、電源線VDDと同様な電位を有する。
【0092】
n型MOSトランジスタQn4は、ドレインが配線L231に接続され、ソースおよび基板が配線L232に接続される。また、ゲートに制御信号Scが入力され、この信号レベルに応じてオンまたはオフする。
n型MOSトランジスタQn4がオンすると、配線L231と配線L232とが接続され、分岐線VSSB3につながる回路セル12に電源が供給される。n型MOSトランジスタQn4がオフすると、配線L231と配線L232とが切り離され、回路セル12への電源供給が遮断される。
【0093】
配線L232とL233は、矩形状の電源スイッチセル23の対向する辺部にそれぞれ形成されている。配線L231は、配線L232と隣接した位置に、これと平行な方向に伸びて形成されている。n型MOSトランジスタQn4は、この配線L231とL233との間の領域に配置される。
【0094】
図12は、本実施形態に係る半導体集積回路のレイアウトの一例を示す図である。
図12の例では、電源線群PL1から分岐線群BL4-1?BL4-4が分岐している。分岐線群BL4-1?BL4-4は、それぞれ分岐線VDDB、VSSB3、およびVSSB4を有している。ただし、分岐線VSSB3は、電源線VSSと直接接続されておらず、電源スイッチセル23がオンのときに、分岐線VSSB4を介して電源線VSSと接続される。また、これらの分岐線は、何れも電源線群PL1と直交する方向に伸びている。
【0095】
分岐線群BL4-1およびBL4-2は、互いに隣接しており、分岐線VSSB4共有している。
分岐線群BL4-3およびBL4-4は、互いに隣接しており、分岐線VSSB4を共有している。
【0096】
分岐線群BL4-1およびBL4-3は、電源線群PL1の共通の分岐点から分岐しており、共通の電源スイッチセル23を経由して、互いに反対方向に伸びている。
分岐線群BL4-2およびBL4-4は、電源線群PL1の共通の分岐点から分岐しており、共通の電源スイッチセル23を経由して、互いに反対方向に伸びている。
【0097】
また、分岐線群BL4-1およびBL4-3につながる電源スイッチセル23と、分岐線群BL4-2およびBL4-4につながる電源スイッチセル23は、何れも、その少なくとも一部が、電源線群PL1の下層領域に含まれている。
【0098】
電源線VSSから配線L232へ分岐する配線には、配線層を貫いて電源線VSSとその下層の配線L232とを接続するコンタクト配線CT6が用いられる。
電源線VDDから配線L233へ分岐する配線には、配線層を貫いて電源線VDDとその下層の配線L233とを接続するコンタクト配線CT5が用いられる。
【0099】
図13は、回路セル12および回路セル13の配置例を示す図である。
図13に示すように、回路セル12および13は、分岐線群上の任意の位置に混在して配置することが可能である。
【0100】
以上説明したように、本実施形態によれば、電源スイッチセル23のスイッチ回路(Qn4)を介して電源線VSSに接続される分岐線VSSB3(第1の分岐線)と、スイッチ回路(Qn4)を介さずに直接電源線VSSに接続される分岐線VSSB4(第2の分岐線)とを有しており、分岐線VSSB3から電源を供給される回路セル12(第1の回路セル)と、分岐線VSSB4から電源を供給される回路セル13(第2の回路セル)とをそれぞれ別に設けている。
そのため、図13に示すように、電源スイッチセル23によって電源供給の遮断が可能な回路セル12と、常に電源を供給する回路セル13とを、分岐線群上の任意の位置に混在して配置することができる。これにより、電源遮断を行う回路と常時通電する回路とを非常に自由に配置することが可能になるため、レイアウトの制約が少なくなり、電源スイッチセル23を含めたレイアウトの自動設計がより簡易な処理で実現可能になる。
【0101】
また、電源スイッチセル23を、その少なくとも一部が電源線群PL1の下層領域に含まれるように配置するため、回路セル12,13の配置密度を向上させることができる。
【0102】
更に、本実施形態では、互いに隣接する分岐線群同士において分岐線を共有する。
例えば図13の例において、分岐線群BL4-5とBL4-6、分岐線群BL4-7とBL4-8、分岐線群BL4-9とBL4-10は、それぞれ、分岐線VDDBを共有している。また、分岐線群BL4-6とBL4-7、分岐線群BL4-8とBL4-9、分岐線群BL4-10とBL4-11は、それぞれ、分岐線VSSB4を共有している。
そのため、分岐線を別々に設ける場合に比べて、回路面積を削減することができる。
その他、第1の実施形態に係る半導体集積回路と同様な構成によって、これと同様な効果を奏することができる。
【0103】
<第5の実施形態>
次に、本発明の第5の実施形態を述べる。
【0104】
第5の実施形態に係る半導体集積回路は、第4の実施形態に係る半導体集積回路において同一配線層に並んで形成された分岐線(第1の分岐線、第2の分岐線)を、異なる配線層において互いに向かい合って形成された分岐線に変更したものである。電源線群の配置等の全体的な構成については、第1の実施形態に係る半導体集積回路と同様である。
【0105】
図14は、本発明の第5の実施形態に係る回路セル14の構成の一例を示す図である。
図14に示す回路セル14は、p型MOSトランジスタQp1およびn型MOSトランジスタQn1の直列回路として構成されるインバータ回路と、このインバータ回路に電源を供給する配線L141?L143を有する。
なお、図14においては一例としてインバータ回路セルを示しているが、本実施形態で述べる回路セル14には、例えばNAND回路セルなど、基本回路として用いられる他の種々の回路セルも含まれる。
【0106】
インバータ回路(Qp1,Qn1)は、配線L141およびL143の間に接続されており、これらの配線から電源供給を受ける。したがって、後述する電源スイッチセル24がオフ状態の場合、インバータ回路への電源供給は停止される。
なお、図14の例では、p型MOSトランジスタQp1の基板が配線L143に接続され、n型MOSトランジスタQn1の基板が配線L142に接続されている。後述するように、配線L142およびL143は常に電源線VSSおよびVDDに接続されるため、電源遮断の有無に関わらず、これらのMOSトランジスタの基板電位を安定に保つことができる。
【0107】
配線L141は、分岐線VSSB5に接続される配線であり、後述する電源スイッチセル24がオン状態のとき、電源線VSSと同様な電位を有する。
【0108】
配線L142は、分岐線VSSB5に対して下層の分岐線VSSB6に接続される配線であり、電源線VSSと同様な電位を有する。
【0109】
配線L143は、分岐線VDDBに接続される配線であり、電源線VDDと同様な電位を有する。
【0110】
配線L142とL143は、矩形状の回路セル12の対向する辺部にそれぞれ形成されている。配線L141は、配線L142に対して上の配線層に、配線L142と向かい合って形成されている。インバータ回路は、配線L143と配線L142との間の領域に配置される。
【0111】
図15は、本実施形態に係る回路セル15の構成の一例を示す図である。
図15に示す回路セル15は、p型MOSトランジスタQp1およびn型MOSトランジスタQn1の直列回路として構成されるインバータ回路と、このインバータ回路に電源を供給する配線L151?L153を有する。
【0112】
回路セル15における配線L151,L152,L153は、上述した回路セル14における配線L141,L142,L143とそれぞれ対応しており、両者の構造や接続先の分岐線は同じである。
【0113】
回路セル14と回路セル15との違いは、インバータ回路(Qp1,Qn1)に電源を供給する配線にある。すなわち、回路セル14は配線L141およびL143から電源供給を受けるため、電源スイッチセル24がオフのときに電源供給が遮断されるが、回路セル15は配線L152およびL153から電源供給を受けるため、電源スイッチセル24の状態に関わらず常に電源が供給される。
【0114】
図16は、本実施形態に係る電源スイッチセル24の構成の一例を示す図である。
電源スイッチセル24は、n型MOSトランジスタQn5と、配線L241?L243とを有する。
n型MOSトランジスタQn5は、本発明のスイッチ回路の一実施形態である。
配線L241は、本発明の第5の配線の一実施形態である。
配線L242は、本発明の第6の配線の一実施形態である。
【0115】
配線L241は、回路セル14に電源を供給する分岐線VSSB5に接続される配線である。n型MOSトランジスタQn5がオンのとき、電源線VSSと同様な電位を有する。
【0116】
配線L242は、電源線VSSからの分岐線VSSB6に接続される配線であり、電源線VSSと同様な電位を有する。
【0117】
配線L243は、分岐線VDDBに接続される配線であり、電源線VDDと同様な電位を有する。
【0118】
n型MOSトランジスタQn5は、ドレインが配線L241に接続され、ソースおよび基板が配線L242に接続される。また、ゲートに制御信号Scが入力され、この信号レベルに応じてオンまたはオフする。
n型MOSトランジスタQn5がオンすると、配線L241と配線L242とが接続され、分岐線VSSB5につながる回路セル14に電源が供給される。n型MOSトランジスタQn5がオフすると、配線L241と配線L242とが切り離され、回路セル14への電源供給が遮断される。
【0119】
配線L242とL243は、矩形状の電源スイッチセル24の対向する辺部にそれぞれ形成されている。配線L241は、配線L242に対して上の配線層に、配線L242と向かい合って形成されている。ただし、辺の中央部において、電源スイッチセル24の内側に向かってコ字状に凹んでいる。この凹み部分には、配線L242と電源線VSSとを接続するコンタクト配線CT8(図17参照)が配置される。n型MOSトランジスタQn5は、配線L241と配線L243との間の領域に配置される。
【0120】
図17は、本実施形態に係る半導体集積回路のレイアウトの一例を示す図である。
図17の例では、電源線群PL1から分岐線群BL5-1?BL5-4が分岐している。分岐線群BL5-1?BL5-4は、それぞれ分岐線VDDB、VSSB5、およびVSSB6を有している。ただし、分岐線VSSB5は、電源線VSSと直接接続されておらず、電源スイッチセル24がオンのときに、分岐線VSSB6を介して電源線VSSと接続される。また、これらの分岐線は、何れも電源線群PL1と直交する方向に伸びている。
【0121】
分岐線群BL5-1およびBL5-2は、互いに隣接しており、分岐線VSSB5およびVSSB6共有している。
分岐線群BL5-3およびBL5-4は、互いに隣接しており、分岐線VSSB5およびVSSB6を共有している。
【0122】
分岐線群BL5-1およびBL5-3は、電源線群PL1の共通の分岐点から分岐しており、共通の電源スイッチセル24を経由して、互いに反対方向に伸びている。
分岐線群BL5-2およびBL5-4は、電源線群PL1の共通の分岐点から分岐しており、共通の電源スイッチセル24を経由して、互いに反対方向に伸びている。
【0123】
また、分岐線群BL5-1およびBL5-3につながる電源スイッチセル24と、分岐線群BL5-2およびBL5-4につながる電源スイッチセル24は、何れも、その少なくとも一部が、電源線群PL1の下層領域に含まれている。
【0124】
電源線VSSから配線L242へ分岐する配線には、配線層を貫いて電源線VSSとその下層の配線L242とを接続するコンタクト配線CT8が用いられる。
電源線VDDから配線L243へ分岐する配線には、配線層を貫いて電源線VDDとその下層の配線L243とを接続するコンタクト配線CT7が用いられる。
【0125】
また、この2つの電源スイッチセル24は、互いに隣接しており、配線L241が電気的につながっているため、並列接続された2つのスイッチとして機能する。したがって、この2つの電源スイッチセル24のn型MOSトランジスタQn5は、同一の制御信号Scによってともにオンオフするように制御される。
【0126】
以上説明したように、本実施形態によれば、分岐線VSSB5およびVSSB6が異なる配線層に重ねて形成されているため、これを同一配線層に形成する場合に比べて、回路面積を削減することができる。
【0127】
また、電源スイッチセル24を、その少なくとも一部が電源線群PL1の下層領域に含まれるように配置するため、回路セル14,15の配置密度を向上させることができる。
【0128】
更に、図17の例では、2つの電源スイッチセル24が並列接続される構造になるため、これを1つの電源スイッチセル24に減らしても動作可能である。すなわち、1つの電源スイッチセル24で4つの分岐線群の電源供給を制御することも可能である。
その他、第4の実施形態に係る半導体集積回路と同様な構成によって、これと同様な効果を奏することができる。
【0129】
<第6の実施形態>
次に、本発明の第6の実施形態を述べる。
【0130】
電源スイッチセルに用いられるスイッチ用トランジスタは、電源電圧の降下を小さくするためには、なるべく大きな駆動能力を有することが望ましいが、これをあまり大きくすると、回路面積やリーク電流の増大といった不利益を招く。
【0131】
そこで、本実施形態に係る半導体集積回路では、スイッチ用トランジスタの駆動能力を、このスイッチ用トランジスタによって電源供給が遮断される回路セルの非電源遮断時における消費電力に応じて設定する。例えば、非電源遮断時における消費電力が大きいほど駆動能力が大きいスイッチ用トランジスタを用いる。
【0132】
すなわち、第2の実施形態に係る半導体集積回路では、電源スイッチセル21の配線L211と分岐線VSSBとを介してn型MOSトランジスタQn2のドレインに接続される回路セル11の消費電力に応じて、このn型MOSトランジスタQn2の駆動能力を設定する。
第3の実施形態に係る半導体集積回路では、電源スイッチセル22の配線L221と分岐線VSSB1とを介してn型MOSトランジスタQn3のドレインに接続される回路セル11の消費電力に応じて、このn型MOSトランジスタQn3の駆動能力を設定する。
第4の実施形態に係る半導体集積回路では、電源スイッチセル23の配線L231と分岐線VSSB3とを介してn型MOSトランジスタQn4のドレインに接続される回路セル12の消費電力に応じて、このn型MOSトランジスタQn4の駆動能力を設定する。
第5の実施形態に係る半導体集積回路では、電源スイッチセル24の配線L241と分岐線VSSB5とを介してn型MOSトランジスタQn5のドレインに接続される回路セル14の消費電力に応じて、このn型MOSトランジスタQn5の駆動能力を設定する。
【0133】
図18は、本発明の第6の実施形態に係る電源スイッチセル20A?20Cの一例を示す図である。
図18の例では、非電源遮断時における消費電力の大きさに応じて、スイッチ用トランジスタの駆動能力が異なる3種類の電源スイッチセル(20A?20C)を使い分けている。すなわち、消費電力が大きい回路には駆動能力が最大の電源スイッチセル20A、消費電力が中程度の回路には駆動能力が中間の電源スイッチセル20B、消費電力が小さい回路には駆動能力が最小の電源スイッチセル20Cを用いている。
【0134】
このように、スイッチ用トランジスタの駆動能力を、スイッチ用トランジスタを介して電源が供給される回路セルの消費電力に応じた適切な大きさに設定することによって、スイッチ用トランジスタの駆動能力を一律に設定する場合に比べて、電源電圧の降下を抑えつつ、回路面積やリーク電流を小さくすることができる。
【0135】
以上、本発明の好ましい幾つかの実施形態について述べたが、本発明はこれらの形態のみに限定されるものではない。
【0136】
例えば、第2および第3の実施形態における2線式の電源構造と、第4および第5の実施形態における3線式の構造とを、1つの半導体集積回路の中で組み合わせて用いても良い。
図19および図20は、2線式構造と3線式構造とを組み合わせる例を示す図である。
このように、様々な配線構造を組み合わせることによって、設計の自由度が向上するため、設計対象の回路に応じたより適切な配線構造を選択することが可能になる。
【0137】
また、上述した実施形態では、電源線群に含まれる電源線の数が2本であるが、これに限らず、3本以上の電源線を含んでも良い。
【0138】
また、上述した実施形態では、低電圧側の電源線VSSにつながる分岐線を電源スイッチセルで切断する例が示されているが、これに限らず、高電圧側の電源線VSSにつながる分岐線を電源スイッチセルで切断しても良いし、この両方を電源スイッチセルで切断しても良い。
【0139】
また、上述した実施形態では、格子縞状の電源線パターンにおいて、縦縞の電源線のみから分岐線が分岐しているが、これに限らず、横縞の電源線から分岐線が分岐する領域を含んでも良い。
【図面の簡単な説明】
【0140】
【図1】第1の実施形態に係る半導体集積回路の構成の一例を示す図である。
【図2】第1の実施形態に係る半導体集積回路のレイアウトの一例を示す図である。
【図3】第1の実施形態に係る半導体集積回路のレイアウト例の拡大図である。
【図4】第2の実施形態に係る回路セルの構成の一例を示す図である。
【図5】第2の実施形態に係る電源スイッチセルの構成の一例を示す図である。
【図6】第2の実施形態に係る半導体集積回路のレイアウトの一例を示す図である。
【図7】第3の実施形態に係る電源スイッチセルの構成の一例を示す図である。
【図8】第3の実施形態に係る半導体集積回路のレイアウトの一例を示す図である。
【図9】第4の実施形態に係る、電源遮断型の回路セルの構成の一例を示す図である。
【図10】第4の実施形態に係る、常時通電型の回路セルの構成の一例を示す図である。
【図11】第4の実施形態に係る電源スイッチセルの構成の一例を示す図である。
【図12】第4の実施形態に係る半導体集積回路のレイアウトの一例を示す図である。
【図13】電源遮断型の回路セルと、常時通電型の回路セルの配置例を示す図である。
【図14】第5の実施形態に係る、電源遮断型の回路セルの構成の一例を示す図である。
【図15】第5の実施形態に係る、常時通電型の回路セルの構成の一例を示す図である。
【図16】第5の実施形態に係る電源スイッチセルの構成の一例を示す図である。
【図17】第5の実施形態に係る半導体集積回路のレイアウトの一例を示す図である。
【図18】第6の実施形態に係る、駆動能力が異なる複数の電源スイッチセルの一例を示す図である。
【図19】2線式構造と3線式構造とを組み合わせる例を示す第1の図である。
【図20】2線式構造と3線式構造とを組み合わせる例を示す第2の図である。
【符号の説明】
【0141】
10,11,12,13,14,15…回路セル、20,21,22,23,24…電源スイッチセル、30…回路ブロック、40…入出力用セル,41,42…電源入力用セル、PL1,PL2…電源線群、BL1,BL2,BL2-1?BL2-4、BL3-1?BL3-4,BL4-1?BL4-11,BL5-1?BL5-4…分岐線群、VDD,VSS…電源線、VDDA,VSSA,VDDB,VSSB,VSSB1?VSSB6…分岐線、L111,L112,L121?L123,L131?L133,L211?L213,L221?L223,L231?L233,L241?L243…配線、CT1?CT8…コンタクト配線、Qp1…p型MOSトランジスタ、Qn1?Qn5…n型MOSトランジスタ
(57)【特許請求の範囲】
【請求項1】
複数の回路セルと、
電源線群と、
少なくとも一部が上記電源線群の下層領域に含まれ、上記電源線群に接続される電源スイッチセルと、
上記電源スイッチセルに接続され、所定の上記回路セルに電源を供給する、互いに隣接する第1及び第2の分岐線群と、を有し、
上記第1及び第2の分岐線群は、分岐線Aを共有し、
上記電源スイッチセルは、入力される制御信号に応じて、上記第1及び第2の分岐線群のうち、上記所定の回路セルに接続され、少なくとも上記分岐線Aを含む分岐線への電源の供給を遮断する
半導体集積回路。
【請求項2】
上記電源スイッチセルにより電源供給が遮断される上記分岐線は、多層配線構造で上層と下層の配線間を接続するコンタクト配線を介して上記電源線群と接続される、
請求項1に記載の半導体集積回路。
【請求項3】
上記電源スイッチセルは、上記所定の回路セルの非電源遮断時における消費電力に応じて設定された駆動能力を有するスイッチ用トランジスタを含む、
請求項1に記載の半導体集積回路。
【請求項4】
複数の回路セルと、
電源線群と、
上記電源線群に接続される電源スイッチセルと、
上記電源スイッチセルに接続され、所定の上記回路セルに電源を供給する、互いに隣接する第1及び第2の分岐線群と、
上記電源スイッチセルに接続され、他の所定の上記回路セルに電源を供給する、互いに隣接する第3及び第4の分岐線群と、
を有し、
上記第1及び第2の分岐線群は、分岐線Aを共有し、
上記第3及び第4の分岐線群は、分岐線Bを共有し、
上記第1及び第3の分岐線群は、互いに反対方向に伸び、
上記第2及び第4の分岐線群は、互いに反対方向に伸び、
上記電源スイッチセルは、
上記第1、第2、第3及び第4の分岐線群の少なくとも上記分岐線A及び分岐線Bを含む分岐線に接続されている第1の配線と、
上記電源線群の少なくとも1つの電源線に接続されている第2の配線と、
上記第1の配線と上記第2の配線との間に接続され、制御信号に応じてオンまたはオフするスイッチ回路と、
を含み、
上記第2の配線は、少なくとも一部が上記電源線群の下層領域に含まれ、コンタクト配線を介して、より上層の電源線に接続されている
半導体集積回路。
【請求項5】
上記スイッチ回路は、上記所定の回路セルの非電源遮断時における消費電力に応じて設定された駆動能力を有するスイッチ用トランジスタを含む、
請求項4に記載の半導体集積回路。
【請求項6】
所定の領域内に配置された複数の回路セルと、
前記領域内を通る電源線群と、
上記領域内で上記電源線群の下層領域に、少なくとも一部が上記電源線群と平面パターンで重なって配置され、上記電源線群の少なくとも1つの電源線に接続される電源スイッチセルと、
上記電源スイッチセルに接続され、所定の上記回路セルに電源を供給する分岐線群と、を備え、
上記電源スイッチセルは、入力される制御信号に応じて、上記分岐線群のうち、上記所定の回路セルに接続される少なくとも1つの分岐線への電源の供給を遮断する
半導体集積回路。
 
訂正の要旨 審決(決定)の【理由】欄参照。
審決日 2014-08-01 
出願番号 特願2004-67489(P2004-67489)
審決分類 P 1 41・ 856- Y (H01L)
P 1 41・ 851- Y (H01L)
最終処分 成立  
前審関与審査官 大嶋 洋一  
特許庁審判長 鈴木 匡明
特許庁審判官 小野田 誠
恩田 春香
登録日 2008-10-17 
登録番号 特許第4200926号(P4200926)
発明の名称 半導体集積回路  
代理人 近藤 直樹  
代理人 小林 正和  
代理人 ▲吉▼田 和彦  
代理人 岸 慶憲  
代理人 谷口 信行  
代理人 近藤 直樹  
代理人 岸 慶憲  
代理人 谷口 信行  
代理人 小林 正和  
代理人 ▲吉▼田 和彦  
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