• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G06F
管理番号 1301198
審判番号 不服2013-13732  
総通号数 187 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2015-07-31 
種別 拒絶査定不服の審決 
審判請求日 2013-07-17 
確定日 2015-05-20 
事件の表示 特願2008- 74311「DRAMアーキテクチャのアドレッシング中に節電を実施するための構造及び方法」拒絶査定不服審判事件〔平成20年10月 2日出願公開,特開2008-234662〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 1 手続の経緯
本願は,平成20年3月21日(パリ条約による優先権主張2007年3月21日,米国)の出願であって,平成24年8月1日付けで拒絶理由が通知され,同年9月21日に手続補正がされ,平成25年3月28日付けで拒絶査定がされ,これに対して,同年7月17日に審判請求がされるとともに,同日に手続補正がされたものである。
その後,当審において,平成26年4月30日付けで拒絶理由が通知され,これに対して,平成26年7月31日に意見書が提出された。

2 本願発明について
(1)本願発明
本願発明は,平成25年7月17日に提出された補正書により補正された特許請求の範囲の請求項1?12に記載されている事項により特定されるとおりのものであり,そのうち請求項1に係る発明は,特許請求の範囲の請求項1に記載されている事項により特定される以下のとおりのもの(以下「本願発明」という。)である。

「【請求項1】
行及び列に配置された個々のメモリセルのアレイであって,各々の前記メモリセルは対応するアクセス・デバイスを有し,Nを前記アレイの独立してアクセス可能なパーティションの数に対応する数とすると,前記アレイの各々の行は対応する複数のN個のワード線をさらに含み,所定の行における各々の前記アクセス・デバイスは前記行の前記N個のワード線の1つだけに結合されており,前記複数のN個のワード線の各々は行デマルチプレクサ回路に直接接続されている,メモリセルのアレイと,
前記アレイと通信するアドレス・デコーダであって,複数の行アドレス・ビットを受信し,前記行アドレス・ビットにより識別された要求行について,前記要求行の中のN個のパーティションのどれがアクセスされるべきであるかを判断して,前記複数の行アドレス・ビットを前記行デマルチプレクサ回路に送り,さらに,前記要求行の中のN個のパーティションのどれがアクセスされるべきかを示す少なくとも1つの付加的な信号を前記行デマルチプレクサ回路に送ることにより,選択された行の中にはあるがアクセスされるべきパーティションの中にはないアクセス・デバイスが起動されないようにする,アドレス・デコーダと,
を含むランダムアクセス・メモリデバイス。」

(2)当審において通知された拒絶理由の概要
当審において通知された拒絶理由は,本願発明は,本願の出願前に日本国内において頒布された刊行物である引用例1及び2に記載された発明に基づいて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない,というものであって,一般に,入力信号及びそれに対応する出力信号が定められた回路について,当該回路を構成する各機能ブロックをどのように画定し,呼称するかは設計的事項というべきものであり,引用発明において,アドレス・デコーダ回路1と制御回路3を合わせた「回路」は,入力信号I1?Il及び入力信号SとI0から前記出力T1?Tn及び信号3a?3cを出力し,これをセレクタS1?Snが受けてワード線を選択するものであるところ,入力信号I1?Ilから出力T1?Tnを生成する機能をセレクタS1?Snに単に移動させて,引用発明におけるアドレス・デコーダ回路1と制御回路3を合わせた「回路」が,入力信号I1?Il及び入力信号SとI0を受信して,信号3a?3cとともに前記入力信号I1?Ilを出力するものとし,また,引用発明のセレクタS1?Snが前記入力信号I1?Il及び信号3a?3cを受信してワード線を選択するようにして,本願発明のように,「アドレス・デコーダ」が「複数の行アドレス・ビット」を受信し,「前記複数の行アドレス・ビットを前記行デマルチプレクサ回路に送」り,また,「アドレス・デコーダ」が単体で「複数の行アドレス・ビットを受信し,前記行アドレス・ビットにより識別された要求行について,前記要求行の中のN個のパーティションのどれがアクセスされるべきであるかを判断して,」「前記要求行の中のN個のパーティションのどれがアクセスされるべきかを示す少なくとも1つの付加的な信号を前記行デマルチプレクサ回路に送る」構成を備えるようにすることは,当業者が適宜になし得たことであり,そのような構成において,アクセスしたいもの以外の記憶セル群のワード線を選択しないことにより消費電力が低減されることは,引用例2に記載された事項から当業者に明らかな効果である,というものである。
引用例1: 特開昭62-214585号公報
引用例2: 特開2005-108408号公報

(3)刊行物に記載された発明
ア 引用例1: 特開昭62-214585号公報
当審において通知した拒絶理由に引用され,本願の優先権主張の日前に日本国内において頒布された刊行物である特開昭62-214585号公報(以下「引用例1」という。)には,第1図,第3図及び第4図とともに以下の記載がある。(下線は当合議体において付加。以下同様。)

(ア)「〔従来の技術〕
従来のこの種の半導体記憶装置を第3図,第4図に示す。第3図の装置は,mビット×nワードの従来の記憶装置の一例である。第3図において,ワード線W1?Wnはアドレス・デコーダ回路1に接続され,各ワード線には,それぞれ,m個の基本記憶回路としての記憶セルMll?Mnmが接続されている。
・・・(中略)・・・
次に動作について説明する。第3図に示すようなmビット×nワードのランダムアクセス記憶装置では,記憶されたデータの読出しは,アドレス・デコーダ回路1を介して,この記憶装置に与えられる番地信号が指定する番地の記憶セル群のデータを共通なビット線B1?Bmを介して,出カバッファとしてのバッファ回路2に出力する。また,書込みデータも,同様に,各番地に共通なビット線B1?Bmを介して記憶される。」(2ページ左上欄5行?同ページ左下欄2行)

(イ)「〔実施例〕
本発明に係わる半導体記憶装置の一実施例を第1図に示す。第1図に示す装置は,mビット×2nワードの半導体記憶装置である。第1図において,1は第1の回路としてのアドレス・デコーダ回路,2はバッファ回路,3は第2の回路としての制御回路,S1?Snは第3の回路としてのセレクタであり,アドレス・デコーダ回路1と制御回路2(注:「制御回路3」の誤記と認められる。以下においては「制御回路3」として摘記する。)とセレクタS1?Snはデコーダ回路を構成する。第1図において第3図と同一部分又は相当部分には同一符号が付してある。
次に第1図に示す装置の接続について説明する。ワード線W1?W2nはセレクタS1?Snを介してアドレス・デコーダ回路1に接続され,各ワード線にはm個の基本記憶回路としての記憶セルM11?Mn2mから成る記憶回路群としての記憶セル群が接続されている。この記憶セル群の内,ワード線W1に接続された記憶セル群を1番地とし,この1番地の各ビットを構成する記憶セルをM11,M12,・・・,M1mと付番する。以下,ワード線W2,W3,・・・,W2nにそれぞれ接続された記憶セル群を2番地,3番地,・・・,2n番地とし,各記憶セル群の記憶セルも前記1番地の場合と同様に付番する。ワード線W1?W2nに接続された各記憶セル群は記憶領域を構成する。
各奇数番地の記憶セル群の同一ビット毎の各々の記憶セルは共通なビット線B1?Bmに接続され,一方偶数番地の記憶セル群の同一のビット毎の各々の記憶セルは共通なビット線B(m+1)?B2mに接続される。
セレクタS1は3個のパストランジスタとしてのn型(第1導電型)エンハンスメントMOSトランジスタS11,S12,S13から構成され,第1の端子としての各々の第1のソース又はドレイン端子はアドレス・デコーダ回路1の1つの出力端子T1に接続され,第2,第3,第4の端子としての第2のソース又はドレイン端子は各々1番地,2番地,3番地を指定するワード線W1,W2,W3に接続される。
またセレクタS2は3個のパストランジスタとしてのn型エンハンスメントMOSトランジスタS21,S22,S23から構成され,第1の端子としての各々の第1のソース又はドレイン端子はアドレス・デコーダ回路1の1つの出力端子T2に接続され,第2,第3,第4の端子としての第2のソース又はドレイン端子は各々3番地,4番地,5番地を指定するワード線W3,W4,W5に接続される。
以下,同様に,k番目のセレクタSkでは,3個のパストランジスタSk1,Sk2,Sk3の第1のソース又はドレイン端子はアドレス・デコーダ回路2の出力端子Tkに接続され,第2のソース又はドレイン端子は各々2k-1,2k,2k+1番地を指定するワード線W(2k-1),W2k,W(2k+1)に接続される。ただし,最終段のセレクタSnのパストランジスタSn3の第4のソース又はドレイン端子は1番地を指定するワード線W1に接続され,すべてのセレクタ回路S1?Snで,大きなループを描くように接続されている。
このセレクタ回路S1?Snは,2つの入力信号SとI0を入力とする制御回路3から出力される3つの制御信号3a,3b,3cが各々の3つのパストランジスタのゲートに接続されることにより制御される。なお,第1図の4はプルアップ用のn型ディプレッション型MOSトランジスタである。
次に動作について説明する。第1図において,アドレス・デコーダ回路1では,入力信号I1?Ilにより,複数の出力端子T1?Tnの内の1つの出力端子が選択される。仮にk番目の出力端子Tkが選択されたとすると,出力端子Tkに接続されたセレクタ回路Skを介して,3つのワード線W(2k-1),W2k,W(2k+1)の1本ないし2本がアクティブ状態になる。これを制御するのが制御回路3であり,入力信号SとI0によって,下表のようにアクティブになるワード線が選択される。
表 (略)
このように,信号Sが「L」の時は任意の1つの番地がアクセスされ,「H」の時には任意の隣接する2つの番地が同時にアクセスされ,また,最終番地(2n番地)と先頭番地(1番地)は互いに隣接するものとして同時にアクセス可能なようにしている。同時にアクセスされた2つの番地は必ず奇数番地と偶数番地になっており,各々の番地の記憶セル群は,前者がビット線B1,B2,・・・,Bmと,後者がビット線B(m+1),B(m+2),・・・,B2mというように相異なるビット線群に接続されていることから,同時にアクセスされた2つの記憶セル群は同時に読出しも書込みも可能となる。
また,個々の記憶セル群に1本ずつワード線が接続されているため,1つの記憶セル群のみにアクセスしたい時には他の記憶セル群のワード線はネガティブにしておけるため,他の記憶セル群の記憶を破壊することはない。」
(3ページ左上欄6行?4ページ右上欄9行)

ここで,上記のとおり「信号Sが「L」の時は任意の1つの番地がアクセスされ」るところ,上記の動作についての説明とともに第1図を参照すると,例えば記憶セルM11,・・・,M1m,M1(m+1),・・・,M12mは,2m個の記憶セルからなる行を構成しており,M11,・・・,M1m,M1(m+1)についてのワード線W1は,アドレス・デコーダ回路の出力T1からパストランジスタS11を介して接続され,M1(m+1),・・・,M12mについてのワード線W2は,アドレス・デコーダ回路の出力T1からパストランジスタS12を介して接続される。それゆえ,前記記憶セルM11,・・・,M1m,M1(m+1),・・・,M12mからなる行にある記憶セルを指定するには,アドレス・デコーダ回路の出力T1だけでは足りず,パストランジスタS11またはパストランジスタS12のゲートに接続される制御信号3aまたは3bによって,ワード線W1またはW2のどちらかを指定することが必要となることは明らかである。また,同様に,記憶セルM21,・・・,M2m,M2(m+1),・・・,M22mからなる行にある記憶セルを指定するには,アドレス・デコーダ回路の出力T2だけでは足りず,パストランジスタS21またはパストランジスタS22のゲートに接続される制御信号3aまたは3bによって,ワード線W3またはW4のどちらかを指定することが必要となることは明らかである。
すなわち,第1図に示されたものにおいては,セレクタS1?Snは,アドレス・デコーダ回路からの出力T1?Tnによって指定された行について,制御回路からの信号3a,3b,3cに基づき,アクセスされるセルに接続されたワード線W1?W2nに出力するものであり,各ワード線W1?W2nにはそれぞれm個の記憶セルから成る記憶セル群が接続されて,2m個の記憶セルからなる一つの行についてワード線が2本設けられ,2m個の記憶セルの内m個の記憶セルから成る記憶セル群には一方のワード線が接続され,他のm個の記憶セルから成る記憶セル群には他方のワード線が接続されており,一つの記憶セルのみを指定するには,アドレス・デコーダ回路の出力T1?Tnとともに制御信号3aまたは3bによって,前記一つの行について2本あるワード線のうちいずれかを指定することとなる。また,2m個の記憶セルからなる一つの行は,一つの行について設けられた2本のワード線のうちどちらが接続されているかによって,2m個の記憶セルは2つに組み分けられているといえる。
また,上記(ア)に「第3図に示すようなmビット×nワードのランダムアクセス記憶装置」と記載されているところ,第1図に示されたものも,n行×2m列に配置された記憶セルを有するランダムアクセス記憶装置であることは明らかである。

以上を総合すると,引用例1には以下の発明が記載されているものと認められる。(以下「引用発明」という。)
「ランダムアクセス記憶装置であって,
記憶セルM11?Mn2mから成るn行×2m列に配置された記憶セル,アドレス・デコーダ回路1,バッファ回路2,制御回路3,及びセレクタS1?Snを備え,
アドレス・デコーダ回路1と制御回路3とセレクタS1?Snはデコーダ回路を構成するものであり,
ワード線W1?W2nがセレクタS1?Snを介してアドレス・デコーダ回路1に接続され,
各ワード線W1?W2nにはそれぞれm個の記憶セルから成る記憶セル群が接続されて,2m個の記憶セルからなる一つの行についてワード線が2本設けられ,2m個の記憶セルの内m個の記憶セルから成る記憶セル群には一方のワード線が接続され,他のm個の記憶セルから成る記憶セル群には他方のワード線が接続されており,これにより,2m個の記憶セルからなる一つの行は,一つの行について設けられた2本のワード線のうちどちらが接続されているかによって,2m個の記憶セルは2つに組み分けられているものであり,
アドレス・デコーダ回路1は,入力信号I1?Ilにより,複数の出力端子T1?Tnの内の1つの出力端子を選択して出力するものであり,
制御回路3は,2つの入力信号SとI0を入力として,3つの制御信号3a,3b,3cを出力するものであり,
セレクタ回路S1?Snは,アドレス・デコーダ回路からの出力T1?Tnを,制御回路からの制御信号3a,3b,3cに基づき,所定のワード線W1?W2nに出力するものであり,
2m個の記憶セルからなる一つの行について一つの記憶セルを指定するには,アドレス・デコーダ回路の出力T1?Tnとともに制御信号3aまたは3bによって,前記一つの行について2本設けられたワード線のうちいずれかを指定することとなるものであり,
これにより,個々の記憶セル群に1本ずつワード線が接続されているため,1つの記憶セル群のみにアクセスした時には他の記憶セル群のワード線はネガティブにしておけるため,他の記憶セル群の記憶を破壊することはないものである,
ランダムアクセス記憶装置。」

イ 引用例2: 特開2005-108408号公報
当審において通知した拒絶理由に引用され,本願の優先権主張の日前に日本国内において頒布された刊行物である特開2005-108408号公報(以下「引用例2」という。)には,図1及び図2とともに,次の記載がある。

「【0016】
ところで,半導体メモリ装置のワードラインが活性化され,それによって活性化されるサブメモリセルアレイのすべてを対象としてデータを読み出しおよび書き込むことではない。すなわち,実際にデータの読み出し又は書き込みを行うサブメモリセルアレイのみを活性化するのではなく,メモリセルアレイ中の同一のロウ(row)を有するすべてのサブメモリセルアレイが活性化される。したがって,データの読み出しおよび書き込みのために必要なワードラインの一部のみを活性化して使おうとする場合にも,ワードラインの全体を活性化しなければならないので,ワードラインの一部のみを活性化して使う場合に比べて多い消費電流が必要になる。」
・「【0027】
本発明によれば,入力されたアドレスに対応するワードラインの一部のみを活性化することができるようにすることによって,半導体メモリ装置の消耗電流を減らすことができるという長所がある。・・・(以下略)・・・」

上記引用例2の記載から,ワードラインの全体を活性化せず,ワードラインの一部のみを活性化することができるようにすることによって,半導体メモリ装置の消費電力を減らすことができることがわかる。

(4)対比
本願発明と引用発明とを対比する。
ア 引用発明の「ランダムアクセス記憶装置」は,本願発明の「ランダムアクセス・メモリデバイス」に相当する。

イ 引用発明の「記憶セルM11?Mn2mから成るn行×2m列に配置された記憶セル」はアレイ状に配列されていることは明らかであるから,本願発明の「行及び列に配置された個々のメモリセルのアレイ」に相当する。

ウ 引用発明においては,「2m個の記憶セルからなる一つの行は,一つの行について設けられた2本のワード線のうちどちらが接続されているかによって,2m個の記憶セルは2つに組み分けられているものであ」り,記憶セルのアレイが2つに組み分けられて,一つの行について2本のワード線が設けられたものである。そうすると,引用発明の「2m個の記憶セルからなる一つの行は,一つの行について設けられた2本のワード線のうちどちらが接続されているかによって,2m個の記憶セルは2つに組み分けられているものであ」ることと,本願発明の「Nを前記アレイの独立してアクセス可能なパーティションの数に対応する数とすると,前記アレイの各々の行は対応する複数のN個のワード線をさらに含」むこととは,「アレイの独立してアクセス可能な」複数のパーティションについて,「前記アレイの各々の行は対応する複数の」「ワード線をさらに含む」点で一致する。

エ 本願発明においては「各々の前記メモリセルは対応するアクセス・デバイスを有」するものであるから,本願発明の「所定の行における各々の前記アクセス・デバイスは前記行の前記N個のワード線の1つだけに結合されて」いることからは,「所定の行における各々の前記メモリセルは前記行の前記N個のワード線の1つだけに結合されて」いるといえる。そうすると,引用発明の「各ワード線W1?W2nにはそれぞれm個の記憶セルから成る記憶セル群が接続されて,2m個の記憶セルからなる一つの行についてワード線が2本設けられ,2m個の記憶セルの内m個の記憶セルから成る記憶セル群には一方のワード線が接続され,他のm個の記憶セルから成る記憶セル群には他方のワード線が接続されて」いることと,本願発明の「所定の行における各々の前記アクセス・デバイスは前記行の前記N個のワード線の1つだけに結合されて」いることとは,「所定の行における各々の」前記メモリセルは「前記行の」複数の「ワード線の1つだけに結合されて」いる点で共通する。

オ 引用発明においては「ワード線W1?W2nがセレクタS1?Snを介してアドレス・デコーダ回路1に接続され」ているから,「ワード線W1?W2n」は,「セレクタS1?Sn」に直接接続されていることは明らかである。そうすると,引用発明の「セレクタS1?Sn」は,本願発明の「行デマルチプレクサ回路」に相当し,引用発明の「ワード線W1?W2nがセレクタS1?Snを介して」「接続され」ていることと,本願発明の「前記複数のN個のワード線の各々は行デマルチプレクサ回路に直接接続されている」こととは,「前記複数」「のワード線の各々は行デマルチプレクサ回路に直接接続されている」点で一致する。

カ 引用発明においては,「アドレス・デコーダ回路1」と「制御回路3」を合わせた「回路」は,「入力信号I1?Il」及び「入力信号SとI0」を入力し,「アクセスされるセルが存在する行を指定する」「T1?Tn」,及び「制御信号3a,3b,3c」を「セレクタS1?Sn」に対して出力するものである。そして,「セレクタ回路S1?Snは,アドレス・デコーダ回路からの出力T1?Tnを,制御回路からの信号3a?3cに基づき,アクセスされるセルが存在する記憶セル群に接続されたワード線W1?W2nに出力するもの」である。それゆえ,引用発明の「入力信号I1?Il」及び「入力信号SとI0」は,本願発明の「複数の行アドレス・ビット」に相当し,引用発明の「アクセスされるセルが存在する行を指定する」「T1?Tn」と,本願発明において「行デマルチプレクサ回路に送」られる「前記複数の行アドレス・ビット」とは,「行選択にかかわる信号」である点で共通する。また,引用発明の「制御信号3a,3b,3c」は,本願発明の「少なくとも1つの付加的な信号」に相当する。
ここで,引用発明において,アドレス・デコーダ回路1と制御回路3を合わせた「回路」が「入力信号I1?Il」及び「入力信号SとI0」を合わせたものを受け,また,当該「回路」が「セレクタS1?Sn」を介して「記憶セルM11?Mn2mから成るn行×2m列に配置された記憶セル」と通信することは明らかであるから,当該「回路」が,本願発明の「前記アレイと通信するアドレス・デコーダであって,複数の行アドレス・ビットを受信」するものに相当する。
そうすると,引用発明における,「アドレス・デコーダ回路1」と「制御回路3」を合わせた「回路」が,「入力信号I1?Il」及び「入力信号SとI0」を入力し,「アクセスされるセルが存在する行を指定する」「T1?Tn」,及び「制御信号3a,3b,3c」を「セレクタS1?Sn」に対して出力し,「セレクタ回路S1?Snは,アドレス・デコーダ回路からの出力T1?Tnを,制御回路からの信号3a?3cに基づき,アクセスされるセルが存在する記憶セル群に接続されたワード線W1?W2nに出力する」ことと,本願発明の「前記アレイと通信するアドレス・デコーダであって,複数の行アドレス・ビットを受信し,前記行アドレス・ビットにより識別された要求行について,前記要求行の中のN個のパーティションのどれがアクセスされるべきであるかを判断して,前記複数の行アドレス・ビットを前記行デマルチプレクサ回路に送り,さらに,前記要求行の中のN個のパーティションのどれがアクセスされるべきかを示す少なくとも1つの付加的な信号を前記行デマルチプレクサ回路に送る」こととは,「前記アレイと通信する」回路「であって,複数の行アドレス・ビットを受信し,前記行アドレス・ビットにより識別された要求行について,前記要求行の中の」複数の「パーティションのどれがアクセスされるべきであるかを判断して」,行選択にかかわる信号を「前記行デマルチプレクサ回路に送り,さらに,前記要求行の中の」複数の「パーティションのどれがアクセスされるべきかを示す少なくとも1つの付加的な信号を前記行デマルチプレクサ回路に送る」点で一致する。

キ 引用発明の「個々の記憶セル群に1本ずつワード線が接続されているため,1つの記憶セル群のみにアクセスした時には他の記憶セル群のワード線はネガティブにしておける」ことと,本願発明の「選択された行の中にはあるがアクセスされるべきパーティションの中にはないアクセス・デバイスが起動されないようにする」こととは「選択された行の中にはあるがアクセスされるべきパーティションの中にはないメモリセルが起動されないようにする」点で共通する。

したがって,引用発明1と本願発明とは以下の点で一致する。
「行及び列に配置された個々のメモリセルのアレイであって,前記アレイの各々の行は対応する複数のワード線をさらに含み,所定の行における各々の前記メモリセルは前記行の複数のワード線の1つだけに結合されており,前記複数のワード線の各々は行デマルチプレクサ回路に直接接続されている,メモリセルのアレイと,
前記アレイと通信する回路であって,複数の行アドレス・ビットを受信し,前記行アドレス・ビットにより識別された要求行について,前記要求行の中の複数のパーティションのどれがアクセスされるべきであるかを判断して,行選択にかかわる信号を前記行デマルチプレクサ回路に送り,さらに,前記要求行の中の複数のパーティションのどれがアクセスされるべきかを示す少なくとも1つの付加的な信号を前記行デマルチプレクサ回路に送ることにより,選択された行の中にはあるがアクセスされるべきパーティションの中にはないメモリセルが起動されないようにする,アドレス・デコーダと,を含むランダムアクセス・メモリデバイス。」

一方,両者は以下の各点で相違する。

《相違点1》
本願発明は「Nを前記アレイの独立してアクセス可能なパーティションの数に対応する数とすると,前記アレイの各々の行は対応する複数のN個のワード線をさらに含」み,「前記複数のN個のワード線の各々は行デマルチプレクサ回路に直接接続されている」が,引用発明は「アレイの独立してアクセス可能な複数のパーティションについて,前記アレイの各々の行は対応する複数のワード線をさらに含」み,「前記複数」「のワード線の各々は行デマルチプレクサ回路に直接接続されている」ことに対応する構成を備えるものの,「Nを前記アレイの独立してアクセス可能なパーティションの数に対応する数と」して「複数のN個のワード線をさらに含」み,「前記複数のN個のワード線の各々は行デマルチプレクサ回路に直接接続されている」構成までは備えない点。

《相違点2》
本願発明は,「各々の前記メモリセルは対応するアクセス・デバイスを有し」,「所定の行における各々の前記アクセス・デバイスは前記行の前記N個のワード線の1つだけに結合されており」,「選択された行の中にはあるがアクセスされるべきパーティションの中にはないアクセス・デバイスが起動されないようにする」構成を備えるのに対して,引用発明は「所定の行における各々の前記メモリセルは前記行の前記複数のワード線の1つだけに結合されており」,「選択された行の中にはあるがアクセスされるべきパーティションの中にはないメモリセルが起動されないようにする」ことに対応する構成は備えるものの,本願発明に係る前記構成まで特定されていない点。

《相違点3》
本願発明においては,「アドレス・デコーダ」は,単体で「複数の行アドレス・ビットを受信し,前記行アドレス・ビットにより識別された要求行について,前記要求行の中のN個のパーティションのどれがアクセスされるべきであるかを判断して,前記複数の行アドレス・ビットを前記行デマルチプレクサ回路に送り,さらに,前記要求行の中のN個のパーティションのどれがアクセスされるべきかを示す少なくとも1つの付加的な信号を前記行デマルチプレクサ回路に送る」ものであるが,引用発明においては,アドレス・デコーダ回路1と制御回路3を合わせた「回路」によって,「複数の行アドレス・ビットを受信し,前記行アドレス・ビットにより識別された要求行について,前記要求行の中の複数のパーティションのどれがアクセスされるべきであるかを判断して,行選択にかかわる信号を前記行デマルチプレクサ回路に送り,さらに,前記要求行の中の複数のパーティションのどれがアクセスされるべきかを示す少なくとも1つの付加的な信号を前記行デマルチプレクサ回路に送る」ことに対応する構成を備えるものの,「アドレス・デコーダ」単体で上記動作を行うものではなく,また,本願発明に係る「前記複数の行アドレス・ビットを前記行デマルチプレクサ回路に送」るものではなく,さらに「N個のパーティション」に係るものでない点。

(5)判断
上記各相違点について検討する。

《相違点1について》
本願発明の「Nを前記アレイの独立してアクセス可能なパーティションの数に対応する数とすると,前記アレイの各々の行は対応する複数のN個のワード線をさらに含」むことにおいて,「N」は任意の自然数とすればよい選択的事項と解されるから,「N」=2の場合も当然に含まれる。そうすると,引用発明の「2m個の記憶セルからなる一つの行は,一つの行について設けられた2本のワード線のうちどちらが接続されているかによって,2m個の記憶セルは2つに組み分けられているものであ」ることは,本願発明の「Nを前記アレイの独立してアクセス可能なパーティションの数に対応する数とすると,前記アレイの各々の行は対応する複数のN個のワード線をさらに含」むことであるといえるから,相違点1は実質的なものではない。

《相違点2について》
一般に,メモリセルにおいて,ワード線に接続されたトランジスタを備えることは,例えば以下の周知例にも示されているように,従来より周知の技術である。
また,上記《相違点1について》において検討したとおり,引用発明は,本願発明に係る「Nを前記アレイの独立してアクセス可能なパーティションの数に対応する数とすると,前記アレイの各々の行は対応する複数のN個のワード線をさらに含」む構成を備えるものといえる。
それゆえ,引用発明において,メモリセルがワード線に接続されたトランジスタ(すなわちアクセス・デバイス)を備えるようにして,相違点2に係る,「各々の前記メモリセルは対応するアクセス・デバイスを有し」,「所定の行における各々の前記アクセス・デバイスは前記行の前記N個のワード線の1つだけに結合されており」,「選択された行の中にはあるがアクセスされるべきパーティションの中にはないアクセス・デバイスが起動されないようにする」ことに対応する構成を備えることは,当業者が適宜になし得たことである。
よって,引用発明において相違点2に係る構成を備えることは,当業者が適宜になし得たことである。

周知例: 特開2004-296040号公報
本願の優先権主張の日前に日本国内において頒布された刊行物である特開2004-296040号公報(以下「周知例」という。)には,図1とともに以下の記載がある。
「【0016】
なお,図1には,一例として,正規メモリセルMCおよびスペアメモリセルSMCを,1Tr(トランジスタ)-1C(キャパシタ)構成のDRAM(Dynamic Random Access Memory)セルとして示しているが,以下の説明で明らかになるように,本発明は,ワード線による行選択を実行する半導体記憶装置に対して,メモリセル形式を問わず共通に適用できる。すなわち,SRAM(Static Random Access Memory),フラッシュメモリ(R)等のEEPROM(Electrically Erasable/Programable Read Only Memory),磁気ランダムアクセスメモリ(MRAM)等にも本発明は適用可能である。
【0017】
メモリセルアレイ20全体にわたって,正規メモリセルMCおよびスペアメモリセルSMCは,メモリセル列を共有するように行列状に配置されている。正規メモリセルMCの行にそれぞれ対応してワード線WLが配置され,2個のスペア行にそれぞれ対応してスペアワード線SWL1およびSWL2が配置される。また,正規メモリセルMCおよびスペアメモリセルSMCによって共有されるメモリセル列ごとにビット線BLが配置される。」
ここで,上記記載とともに図1を参照すると,個々のメモリセルMCにおいて,それぞれワード線WLに接続されたトランジスタが設けられていることが見て取れる。

《相違点3について》
前記《相違点1について》において検討したとおり,引用発明は,本願発明に係る「Nを前記アレイの独立してアクセス可能なパーティションの数に対応する数とすると,前記アレイの各々の行は対応する複数のN個のワード線をさらに含」む構成を備えるものといえる。
ところで,引用発明においては,「アドレス・デコーダ回路1と制御回路3とセレクタS1?Snはデコーダ回路を構成するものであ」るとしており,「アドレス・デコーダ回路1と制御回路3とセレクタS1?Sn」を合わせて一体の「デコーダ回路」として把握している。そこで,引用発明に係る上記「デコーダ回路」と,本願発明の「アドレス・デコーダ」及び「行デマルチプレクサ回路」を合わせたもの(なお,本願明細書においても,「一実施形態においては,アドレス・デコーダ306は,DRAM上の行デマックス回路114に組み込まれてもよい」(段落【0018】)との記載があり,両者を一体のものとできることがわかる。)を対比させると,前記2(4)カで検討したとおり,引用発明の「入力信号I1?Il」及び「入力信号SとI0」は,本願発明の「複数の行アドレス・ビット」に相当するから,両者は,「複数の行アドレス・ビット」を受信し,アクセスされるべきパーティションに係るワード線を選択するという点において相違はない。そして,一般に,入力信号及びそれに対応する出力信号が定められた回路について,当該回路を構成する各機能ブロックをどのように画定し,呼称するかは設計的事項というべきものである。
そうすると,引用発明においては,アドレス・デコーダ回路1と制御回路3を合わせた「回路」は,入力信号I1?Il及び入力信号SとI0から前記出力T1?Tn及び信号3a?3cを出力し,これをセレクタS1?Snが受けてワード線を選択するものであるところ,入力信号I1?Ilから出力T1?Tnを生成する機能をセレクタS1?Snに単に移動することは当業者が適宜になし得たことである。これにより,引用発明におけるアドレス・デコーダ回路1と制御回路3を合わせた「回路」は入力信号I1?Il及び入力信号SとI0を受信して,前記入力信号I1?Il(すなわち「複数の行アドレス・ビット」)とともに信号3a?3c(すなわち「少なくとも1つの付加的な信号」)を出力する,本願発明の「アドレス・デコーダ」に相当するものとなる。また,引用発明のセレクタS1?Snは前記入力信号I1?Il及び信号3a?3cを受信してワード線を選択する,本願発明の「行デマルチプレクサ回路」に相当するものとなる。
また,前記2(3)イで引用例2について検討したとおり,ワードラインの全体を活性化せず,ワードラインの一部のみを活性化することができるようにすることによって,半導体メモリ装置の消費電力を減らすことができることは既に公知の事項である。それゆえ,引用発明においては「個々の記憶セル群に1本ずつワード線が接続されているため,1つの記憶セル群のみにアクセスしたい時には他の記憶セル群のワード線はネガティブにしておける」ものであって,アクセスしたいもの以外の記憶セル群のワード線を選択しないことから,消費電力が低減されることは,当業者に容易に予測できる効果といえる。
よって,引用発明において相違点3に係る構成を備えることは,当業者が適宜になし得たことである。

(6)まとめ
以上検討したとおり,本願発明は,周知技術を勘案して,引用発明及び引用例2に記載された事項に基づいて当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

3 むすび
以上のとおりであるから,他の請求項について検討するまでもなく,本願は拒絶すべきものである。
よって,結論のとおり審決する。
 
審理終結日 2014-12-19 
結審通知日 2014-12-24 
審決日 2015-01-07 
出願番号 特願2008-74311(P2008-74311)
審決分類 P 1 8・ 121- WZ (G06F)
最終処分 不成立  
前審関与審査官 堀田 和義  
特許庁審判長 鈴木 匡明
特許庁審判官 近藤 幸浩
飯田 清司
発明の名称 DRAMアーキテクチャのアドレッシング中に節電を実施するための構造及び方法  
代理人 上野 剛史  
復代理人 千田 武  
復代理人 久保 洋之  
代理人 太佐 種一  
復代理人 古部 次郎  

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ