拒絶査定不服の審決｜不服2014-5630 - 特許審決データベース

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審決分類	審判査定不服 5項独立特許用件特許、登録しない。 H01L 審判査定不服 2項進歩性特許、登録しない。 H01L
管理番号	1303996
審判番号	不服2014-5630
総通号数	189
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2015-09-25
種別	拒絶査定不服の審決
審判請求日	2014-03-26
確定日	2015-08-05
事件の表示	特願2008- 57606「改善された静電放電保護のための方法および装置」拒絶査定不服審判事件〔平成20年10月 2日出願公開、特開2008-235886〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	第1 手続の経緯本願は、平成20年3月7日(パリ条約による優先権主張2007年3月8日、アメリカ合衆国)の出願であって、平成23年3月2日付けで手続補正書の提出がなされ、平成25年2月8日付けで拒絶理由の通知がなされ、同年8月14日付けで手続補正書の提出がなされ、同年11月22日付けで拒絶査定がなされ、これに対して平成26年3月26日付けで拒絶査定不服審判の請求がなされるとともに手続補正書の提出がなされ、同年8月12日付けで前置報告がなされたものである。第2 補正の却下の決定 [補正の却下の決定の結論] 平成26年3月26日付けの手続補正書による補正を却下する。 [理由] 1 補正の内容平成26年3月26日付けの手続補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1乃至20(平成25年8月14日付け手続補正書により補正された特許請求の範囲の請求項1乃至20)を補正して、補正後の特許請求の範囲の請求項1乃至20とするものであり、補正前後の請求項1は、各々次のとおりである。 (補正前) 「【請求項1】多数の電力領域を持つ集積回路の内部ノードを保護するための静電放電(ESD)保護回路であって、第1の電圧供給回線と第1の接地電位との間に結合された第1の金属酸化膜半導体(MOS)トランジスタと、第2の電圧供給回線と、前記第1の接地電位および第2の接地電位のうちの1つとの間に結合された第2のMOSトランジスタと、前記第1の電圧供給回線と前記第1の接地電位との間に結合された第3のMOSトランジスタであって、該第3のMOSトランジスタのドレインが前記第1のMOSトランジスタのドレインと結合され、該第1のMOSトランジスタと該第3のMOSトランジスタとが第1のドライバを形成する、第3のMOSトランジスタと、前記第2の電圧供給回線と、前記第1の接地電位および前記第2の接地電位のうちの1つとの間に結合された第4のMOSトランジスタであって、該第4のMOSトランジスタのゲートが前記第2のMOSトランジスタのゲートと結合され、該第2のMOSトランジスタと該第4のMOSトランジスタとが第2のドライバを形成する、第4のMOSトランジスタと、前記第1の電圧供給回線と前記第1の接地電位との間に結合された第1のESDクランプであって、前記第1のMOSトランジスタのソースとドレインとの間につなげられる前記第1のESDクランプと、前記第2の電圧供給回線(審決注)と、前記第1および第2の接地電位のうちの1つとの間に結合された第2のESDクランプであって、前記第2のMOSトランジスタのソースとゲートとの間につなげられる前記第2のESDクランプと、前記第1の電圧供給回線と前記第1の接地電位との間に結合された第3のESDクランプであって、前記第3のMOSトランジスタのソースとドレインとの間につなげられる前記第3のESDクランプと、前記第2の電圧供給回線(審決注)と前記第1の接地電位および第2の接地電位のうちの1つとの間に結合された第4のESDクランプであって、前記第4のMOSトランジスタのソースとゲートとの間につなげられる前記第4のESDクランプと、前記第1のMOSトランジスタと前記第2のMOSトランジスタとの間に結合されたインピーダンス回路を含むインターフェース線と、を具備し、前記第1のドライバと前記第2のドライバとは、該第1のドライバがインターフェース線を介して該第2のドライバを駆動するようにインターフェースを形成し、該インターフェース線は前記集積回路の内部に設けられ、前記第1のMOSトランジスタはESD電流の第1の部分を伝導し、前記第1のESDクランプは前記ESD電流の第2の部分を伝導し、前記第1の部分及び前記第2の部分は、ESD事象に応じて前記インピーダンス回路内に供給され、前記第2の部分は、第2のMOSトランジスタのゲート、及び第4のMOSトランジスタのゲート、のうちの少なくとも一つを絶縁破壊から保護するために、前記インピーダンス回路における電圧降下を増大させる、ESD保護回路。」 (補正後) 「【請求項1】多数の電力領域を持つ集積回路の内部ノードを保護するための静電放電(ESD)保護回路であって、第1の電圧供給回線と第1の接地電位との間に結合された第1の金属酸化膜半導体(MOS)トランジスタと、第2の電圧供給回線と、前記第1の接地電位および第2の接地電位のうちの1つとの間に結合された第2のMOSトランジスタと、前記第1の電圧供給回線と前記第1の接地電位との間に結合された第3のMOSトランジスタであって、該第3のMOSトランジスタのドレインが前記第1のMOSトランジスタのドレインと結合され、該第1のMOSトランジスタと該第3のMOSトランジスタとが第1のドライバを形成する、第3のMOSトランジスタと、前記第2の電圧供給回線と、前記第1の接地電位および前記第2の接地電位のうちの1つとの間に結合された第4のMOSトランジスタであって、該第4のMOSトランジスタのゲートが前記第2のMOSトランジスタのゲートと結合され、該第2のMOSトランジスタと該第4のMOSトランジスタとが第2のドライバを形成する、第4のMOSトランジスタと、前記第1の電圧供給回線と前記第1の接地電位との間に結合された第1のESDクランプであって、前記第1のMOSトランジスタのソースとドレインとの間につなげられる前記第1のESDクランプと、前記第2の電圧供給回線(審決注)と、前記第1および第2の接地電位のうちの1つとの間に結合された第2のESDクランプであって、前記第2のMOSトランジスタのソースとゲートとの間につなげられる前記第2のESDクランプと、前記第1の電圧供給回線と前記第1の接地電位との間に結合された第3のESDクランプであって、前記第3のMOSトランジスタのソースとドレインとの間につなげられる前記第3のESDクランプと、前記第2の電圧供給回線(審決注)と前記第1の接地電位および第2の接地電位のうちの1つとの間に結合された第4のESDクランプであって、前記第4のMOSトランジスタのソースとゲートとの間につなげられる前記第4のESDクランプと、前記第1のMOSトランジスタと前記第2のMOSトランジスタとの間に結合されたインピーダンス回路を含むインターフェース線と、を具備し、前記第1のドライバと前記第2のドライバとは、該第1のドライバがインターフェース線を介して該第2のドライバを駆動するようにインターフェースを形成し、前記第1のMOSトランジスタのドレイン、前記第2のMOSトランジスタのゲート、及び該インターフェース線は、該第1のMOSトランジスタのドレイン、該第2のMOSトランジスタのゲート、及び該インターフェース線が前記第1の接地電位、前記第2の接地電位、前記第1の電圧供給回線、及び前記第2の電圧供給回線の何れとも直接接続されないように前記集積回路の内部に設けられ、前記第1のMOSトランジスタはESD電流の第1の部分を伝導し、前記第1のESDクランプは前記ESD電流の第2の部分を伝導し、前記第1の部分及び前記第2の部分は、前記第1の電圧供給回線上で発生中のESD事象に応じて前記インピーダンス回路内に供給され、前記第2の部分は、第2のMOSトランジスタのゲート、及び第4のMOSトランジスタのゲート、のうちの少なくとも一つを絶縁破壊から保護するために、前記インピーダンス回路における電圧降下を増大させる、ESD保護回路。」 (審決注:「第2の電圧供給」との記載は,「第2の電圧供給回線」の誤記と認められるので、上記のとおり認定した。) 本件補正では、本件補正前の請求項1は本件補正後の請求項1に対応し、本件補正前の請求項1と本件補正後の請求項1を比較すると、本件補正後の請求項1に係る本件補正には、以下の補正事項が含まれる。 [補正事項1] 補正前の請求項1の「前記第1のドライバと前記第2のドライバとは、該第1のドライバがインターフェース線を介して該第2のドライバを駆動するようにインターフェースを形成し、該インターフェース線は前記集積回路の内部に設けられ」を「前記第1のドライバと前記第2のドライバとは、該第1のドライバがインターフェース線を介して該第2のドライバを駆動するようにインターフェースを形成し、前記第1のMOSトランジスタのドレイン、前記第2のMOSトランジスタのゲート、及び該インターフェース線は、該第1のMOSトランジスタのドレイン、該第2のMOSトランジスタのゲート、及び該インターフェース線が前記第1の接地電位、前記第2の接地電位、前記第1の電圧供給回線、及び前記第2の電圧供給回線の何れとも直接接続されないように前記集積回路の内部に設けられ」とする補正。 [補正事項2] 補正前の請求項1の「ESD事象」を「前記第1の電圧供給回線上で発生中のESD事象」とする補正。 2 補正の適否 (1)補正事項1について補正事項1により補正された部分は、本願の願書に最初に添付した明細書の段落【0010】及び図2(以下「当初明細書等」という。)に記載されているものと認められるから、補正事項1は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものではない。したがって、補正事項1は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。また、補正事項1が、特許法第17条の2第4項に規定する要件を満たすことは明らかである。さらに、補正事項1は、補正前の請求項1における「第1のMOSトランジスタ」、「第2のMOSトランジスタ」、「インターフェース線」の接続を限定するものであるから、特許法第17条の2第5項第2号に掲げる、特許請求の範囲の減縮を目的とするものに該当する。したがって、補正事項1は、特許法第17条の2第5項に規定する要件を満たす。 (2)補正事項2について補正事項2により補正された部分は、当初明細書等に記載されているものと認められるから、補正事項2は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものではない。したがって、補正事項2は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。また、補正事項2が、特許法第17条の2第4項に規定する要件を満たすことは明らかである。さらに、補正事項2は、補正前の請求項1における「ESD事象」を、「前記第1の電圧供給回線上で発生中のESD事象」に限定するものであるから、特許法第17条の2第5項第2号に掲げる、特許請求の範囲の減縮を目的とするものに該当する。したがって、補正事項2は、特許法第17条の2第5項に規定する要件を満たす。 3 独立特許要件について本件補正は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、特許法第17条の2第6項において準用する同法第126条第7項の規定によって、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであることを要する。そこで、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか(特許法第17条の2第6項において準用する同法第126条第7項の規定に適合するか)について、以下に検討する。 3.1 補正後の発明本願の請求項1乃至20に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1乃至20に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下、「本件補正発明」という。)は、上記1の「(補正後)」の「【請求項1】」に記載したとおりのものである。 3.2 引用文献 (1)引用文献1について原査定の拒絶の理由に引用された特開2004-186623号公報(以下、「引用文献1」という。)には、下記の事項が記載されている。 A 「【0027】図1は、本発明の第1,第2の半導体回路の双方が適用された一実施形態を示す図である。【0028】図1に示す半導体回路10は、デジタル回路11(本発明にいう第1の回路の一例に相当)およびアナログ回路12(本発明にいう第2の回路の一例に相当)が備えられている。【0029】デジタル回路11には、デジタル電源系(本発明にいう第1の電源系の一例に相当)である電源VDD1とグラウンドGND1との間に、直列に接続されたPMOSトランジスタ11_1およびNMOSトランジスタ11_2が備えられている。PMOSトランジスタ11_1のゲートとNMOSトランジスタ11_2のゲートは共通接続されるとともに、これらPMOSトランジスタ11_1のドレインとNMOSトランジスタ11_2のドレインは互いに接続されている。電源VDD1,グラウンドGND1は、半導体回路10の、デジタル電源系の電源端子,グラウンド端子(図示せず)に接続されている。【0030】一方、アナログ回路12には、アナログ電源系(本発明にいう第2の電源系の一例に相当)である電源VDD2とグラウンドGND2との間に、直列に接続されたPMOSトランジスタ12_1およびNMOSトランジスタ12_2が備えられている。PMOSトランジスタ12_1のゲートとNMOSトランジスタ12_2のゲートは共通接続されるとともに、これらPMOSトランジスタ12_1のドレインとNMOSトランジスタ12_2のドレインは互いに接続されている。電源VDD2,グラウンドGND2は、半導体回路10の、アナログ電源系の電源端子,グラウンド端子(図示せず)に接続されている。【0031】また、半導体回路10には、デジタル回路11とアナログ回路12との間をつなぐ信号線13が備えられている。【0032】さらに、半導体回路10には、信号線13とグラウンドGND1との間に、ドレインが信号線13に接続されるとともに、ゲートおよびソースがグラウンドGND1に接続されたNMOSトランジスタ14が備えられている。即ち、信号線13とグラウンドGND1との間に、その信号線13側をカソード、そのグラウンドGND1側をアノードとする向きに、寄生PN接合ダイオード14aとダイオード接続されたNMOSトランジスタ14が備えられている。これら両方のダイオードが、本発明の第1の半導体回路にいうダイオードの一例に相当する。寄生PN接合ダイオード14aはNMOSトランジスタ14をダイオード接続することにより自動的に形成される。【0033】また、半導体回路10には、信号線13とグラウンドGND2との間に、ドレインが信号線13に接続されるとともに、ゲートおよびソースがグラウンドGND2に接続されたNMOSトランジスタ15も備えられている。即ち、信号線13とグラウンドGND2との間に、その信号線13側をカソード、そのグラウンドGND2側をアノードとする向きに、寄生PN接合ダイオード15aとダイオード接続されたNMOSトランジスタ15も備えられている。これら両方のダイオードが、本発明の第1の半導体回路にいうダイオードの他の一例に相当する。【0034】さらに、半導体回路10には、電源VDD1と信号線13との間に、ソースおよびゲートが電源VDD1に接続されるとともに、ドレインが信号線13に接続されたPMOSトランジスタ16が備えられている。即ち、電源VDD1と信号線13との間に、その電源VDD1をカソード、その信号線13側をアノードとする向きに、寄生PN接合ダイオード16aとダイオード接続されたPMOSトランジスタ16が備えられている。これら両方のダイオードが、本発明の第2の半導体回路にいうダイオードの一例に相当する。【0035】また、半導体回路10には、電源VDD2と信号線13との間に、ソースおよびゲートが電源VDD2に接続されるとともに、ドレインが信号線13に接続されたPMOSトランジスタ17が備えられている。即ち、電源VDD2と信号線13との間に、その電源VDD2をカソード、その信号線13側をアノードとする向きに、寄生PN接合ダイオード17aとダイオード接続されたPMOSトランジスタ17も備えられている。これら両方のダイオードが、本発明の第2の半導体回路にいうダイオードの他の一例に相当する。【0036】このように構成された半導体回路10では、通常の動作状態においては、NMOSトランジスタ14,15のゲートは、それぞれ、グラウンドGND1,GND2に接続されているため、それらNMOSトランジスタ14,15はオフ状態にある。また、PMOSトランジスタ16,17のゲートは、それぞれ、電源VDD1,VDD2に接続されているため、それらPMOSトランジスタ16,17もオフ状態にある。【0037】ここで、ESD試験において電源VDD1を基準にしてグラウンドGND2に正のパルスが印加される。すると、GND2→NMOSトランジスタ15(ダイオードとして機能)および寄生PN接合ダイオード15a→信号線13→PMOSトランジスタ16(ダイオードとして機能)および寄生PN接合ダイオード16a→VDD1の経路でパルスによる電荷が放出されて信号線13のノードAにおける電位の上昇が抑えられる。グラウンドGND2を基準にして電源VDD1に負のパルスが印加された場合も同様の経路で電荷が放出されてノードAの電位の降下が抑えられる。またVDD2を基準としてGND1に正のパルスを印加した場合、あるいはGND1を基準としてVDD2に負のパルスを印加した場合は、GND1→NMOSトランジスタ14(ダイオードとして機能)および寄生PN 接合ダイオード14a→信号線13→PMOSトランジスタ17(ダイオードとして機能)および寄生PN接合ダイオード17a→VDD2の経路でパルスによる電荷が放出されて信号線13のノードAにおける電位の上昇または降下が抑えられる。よって静電気放電によるNMOSトランジスタ11_2、12_2およびPMOSトランジスタ11_1、12_1の劣化や破壊が防止される。【0038】このように本実施形態の半導体回路10では、デジタル回路11とアナログ回路12との間をつなぐ信号線13のノードAにおける、静電気放電による正の方向への電位の上昇がPMOSトランジスタ16,17および寄生PN接合ダイオード16a,17aで抑えられるとともに、そのノードAにおける、静電気放電による負の方向への電位の上昇がNMOSトランジスタ14,15および寄生PN接合ダイオード14a,15aで抑えられる。従って、半導体回路10のESD耐性が高められる。また、これらNMOSトランジスタ14,15およびPMOSトランジスタ16,17のサイズは、従来のトランジェントクランプ回路におけるトランジスタのサイズと比較し、小さなサイズで済む。従って、チップ面積が小さくて済む。また、所望の素子の近傍に簡単に配置することができる。」 B 図1には、信号線13の一端が、PMOSトランジスタ11_1のドレインと前記NMOSトランジスタ11_2のドレインに接続され、信号線13の他端が、前記PMOSトランジスタ12_1のゲートと前記NMOSトランジスタ12_2のゲートに接続されに接続された構成が記載されている。また、図1には、PMOSトランジスタ11_1及びPMOSトランジスタ16は、互いのソースを電源VDD1に接続し、互いのドレインを信号線13に接続した構成、PMOSトランジスタ12_1及びPMOSトランジスタ17は、互いのソースを電源VDD2に接続し、PMOSトランジスタ12_1のゲートとPMOSトランジスタ17のドレインを信号線13に接続した構成、NMOSトランジスタ11_2及びNMOSトランジスタ14は、互いのソースをグラウンドGND1に接続し、互いのドレインを信号線13に接続した構成、NMOSトランジスタ12_2及びNMOSトランジスタ15は、互いのソースをグラウンドGND2に接続し、NMOSトランジスタ12_2のゲートとNMOSトランジスタ15のドレインを信号線13に接続した構成が記載されている。ここで、上記引用文献1の記載事項について検討する。 C 半導体回路について半導体回路10については、上記Aの段落【0028】に、「半導体回路10は、デジタル回路11(本発明にいう第1の回路の一例に相当)およびアナログ回路12(本発明にいう第2の回路の一例に相当)が備えられている」こと、上記Aの段落【0031】に、「半導体回路10には、デジタル回路11とアナログ回路12との間をつなぐ信号線13が備えられている」ことが記載されている。 D デジタル回路についてデジタル回路11については、上記Aの段落【0029】に、「電源VDD1とグラウンドGND1との間に、直列に接続されたPMOSトランジスタ11_1およびNMOSトランジスタ11_2が備えられ」、「PMOSトランジスタ11_1のゲートとNMOSトランジスタ11_2のゲートは共通接続され」、「PMOSトランジスタ11_1のドレインとNMOSトランジスタ11_2のドレインは互いに接続され」ていることが記載されている。 E アナログ回路についてアナログ回路12については、上記Aの段落【0030】に、「電源VDD2とグラウンドGND2との間に、直列に接続されたPMOSトランジスタ12_1およびNMOSトランジスタ12_2が備えられ」、「PMOSトランジスタ12_1のゲートとNMOSトランジスタ12_2のゲートは共通接続され」、「PMOSトランジスタ12_1のドレインとNMOSトランジスタ12_2のドレインは互いに接続され」ていることが記載されている。 F 信号線によるデジタル回路とアナログ回路の接続について上記Bから、図1には、信号線13の一端が、PMOSトランジスタ11_1のドレインと前記NMOSトランジスタ11_2のドレインに接続され、信号線の他端が、前記PMOSトランジスタ12_1のゲートと前記NMOSトランジスタ12_2のゲートに接続されに接続された構成が記載されている。 G 信号線に接続されたダイオードについて上記Aの段落【0032】?【0035】には、「信号線13とグラウンドGND1との間に、その信号線13側をカソード、そのグラウンドGND1側をアノードとする向きに、寄生PN接合ダイオード14aとダイオード接続されたNMOSトランジスタ14が備えられ」、「信号線13とグラウンドGND2との間に、その信号線13側をカソード、そのグラウンドGND2側をアノードとする向きに、寄生PN接合ダイオード15aとダイオード接続されたNMOSトランジスタ15も備えられ」、「電源VDD1と信号線13との間に、その電源VDD1をカソード、その信号線13側をアノードとする向きに、寄生PN接合ダイオード16aとダイオード接続されたPMOSトランジスタ16が備えられ」、「電源VDD2と信号線13との間に、その電源VDD2をカソード、その信号線13側をアノードとする向きに、寄生PN接合ダイオード17aとダイオード接続されたPMOSトランジスタ17も備えられ」ていることが記載されている。よって、上記A乃至G及び関連図面の記載から、引用文献1には、下記の発明(以下、「引用発明」という。)が記載されていると認められる。「デジタル回路11およびアナログ回路12を備え、前記デジタル回路11と前記アナログ回路12との間をつなぐ信号線13を備えた半導体回路10において、前記デジタル回路11は、電源VDD1とグラウンドGND1との間に、直列に接続されたPMOSトランジスタ11_1およびNMOSトランジスタ11_2が備えられ、前記PMOSトランジスタ11_1のゲートと前記NMOSトランジスタ11_2のゲートは共通接続され、前記PMOSトランジスタ11_1のドレインと前記NMOSトランジスタ11_2のドレインは互いに接続され、前記アナログ回路は、電源VDD2とグラウンドGND2との間に、直列に接続されたPMOSトランジスタ12_1およびNMOSトランジスタ12_2が備えられ、前記PMOSトランジスタ12_1のゲートと前記NMOSトランジスタ12_2のゲートは共通接続され、前記PMOSトランジスタ12_1のドレインと前記NMOSトランジスタ12_2のドレインは互いに接続され、前記信号線13の一端は、PMOSトランジスタ11_1のドレインと前記NMOSトランジスタ11_2のドレインに接続され、前記信号線13の他端は、前記PMOSトランジスタ12_1のゲートと前記NMOSトランジスタ12_2のゲートに接続され、前記信号線13と前記グラウンドGND1との間に、その信号線13側をカソード、そのグラウンドGND1側をアノードとする向きに、寄生PN接合ダイオード14aとダイオード接続されたNMOSトランジスタ14が備えられ、前記信号線13と前記グラウンドGND2との間に、その信号線13側をカソード、そのグラウンドGND2側をアノードとする向きに、寄生PN接合ダイオード15aとダイオード接続されたNMOSトランジスタ15が備えられ、前記電源VDD1と前記信号線13との間に、その電源VDD1側をカソード、その信号線13側をアノードとする向きに、寄生PN接合ダイオード16aとダイオード接続されたPMOSトランジスタ16が備えられ、前記電源VDD2と前記信号線13との間に、その電源VDD2側をカソード、その信号線13側をアノードとする向きに、寄生PN接合ダイオード17aとダイオード接続されたPMOSトランジスタ17が備えられ、前記PMOSトランジスタ11_1及び前記PMOSトランジスタ16は、互いのソースを前記電源VDD1に接続し、互いのドレインを前記信号線13に接続し、前記PMOSトランジスタ12_1及び前記PMOSトランジスタ17は、互いのソースを前記電源VDD2に接続し、前記PMOSトランジスタ12_1のゲートと前記PMOSトランジスタ17のドレインを前記信号線13に接続し、前記NMOSトランジスタ11_2及び前記NMOSトランジスタ14は、互いのソースを前記グラウンドGND1に接続し、互いのドレインを前記信号線13に接続し、前記NMOSトランジスタ12_2及び前記NMOSトランジスタ15は、互いのソースを前記グラウンドGND2に接続し、前記NMOSトランジスタ12_2のゲートと前記NMOSトランジスタ15のドレインを前記信号線13に接続した、前記半導体回路10。」 (2)引用文献2について原査定の拒絶の理由に引用された特開2003-45992号公報(以下、「引用文献2」という。)には、下記の事項が記載されている。 H 「【0003】【発明が解決しようとする課題】本願発明者等においては、アナログ回路とデジタル回路とが混在した半導体集積回路装置を開発する際に、デジタル回路側からアナログ回路側に電源供給線や回路の接地電位を通してスイッチングノイズがのることを防止するために、それぞれに独立した外部端子から電源供給を行うようにする方式を採用した。このような半導体集積回路装置に対して、人体モデル(HBM)法による静電破壊試験を行ったところ、内部回路に不良が発生する現象に遭遇した。上記内部回路の不良を詳細に調査したところ、デジタル回路とアナログ回路間又はアナログ回路とデジタル回路間のインターフェイス部において、予期しない入力側MOSFETのゲート絶縁破壊が発生することを見い出した。」 I 「【0041】図7には、上記インターフェイス部の他の一実施例の構成図が示されている。同図(A)には、回路例が示され、同図(B)にはそれに対応した概略構造断面図が示されている。これらは、公知の半導体集積回路の製造技術により単結晶シリコンのような1個の半導体基板上において形成される。【0042】この実施例では、入力回路を構成するPチャンネル型MOSFETQ12とNチャンネル型MOSFETQ13の共通接続されたゲートと電源電圧VDD2との間に電圧クランプ用のダイオード形態にされたPチャンネル型MOSFETQ14が設けられ、上記ゲートと回路の接地電位GND2との間にダイオード形態にされた電圧クランプ用のNチャンネル型MOSFETQ15が設けられる。そして、出力回路からの信号を伝える信号伝送路にはN+ 拡散層からなる抵抗R1が設けられる。上記入力MOSFETQ12、Q13及び電圧クランプ用のMOSFETQ14とQ15は、シングルドレイン構造のMOSFETにより構成される。【0043】例えば、GND1、GND2をオープン状態とし、電源VDD2を基準に、電源VDD1に正極の高電圧が印加された場合は、電源VDD1の電圧上昇に伴い信号伝送路の電圧は上昇するが、P型MOSFETQ14からなる保護ダイオードが順方向に電流を流し、負の高電圧が印加された場合は、上記同様に信号伝送路は電源VDD1に伴い下降するがP型MOSFETQ14からなる保護ダイオードの降伏(ブレイクダウン)により逆方向に電流を流すことで、信号伝送路の電圧をクランプする。また、GND1、VDD2をオープン状態とし、接地電位GND2を基準に、電源VDD1に正極の高電圧が印加された場合は、N型MOSFETQ15からなる保護ダイオードが順方向に電流を流し、負の高電圧が印加された場合は、N型MOSFETQ15の降伏により逆方向に電流を流すことで、信号伝送路の電圧をクランプする。保護抵抗R1により信号伝送路の急峻な電圧の変動を抑えること、及びP型MOSFETQ14とN型MOSFETQ15の上記動作により入力MOSFETQ12とQ13の静電気破壊耐圧の向上を実現することができる。」 J 図7には、入力回路を構成するゲートが信号伝送路に共に接続されたPチャンネル型MOSFETQ12とNチャンネル型MOSFETQ13と、該Pチャンネル型MOSFETQ12のゲートと電源VDD2間にダイオード形態にされた電圧クランプ用のPチャンネル型MOSFETQ14を接続し、該Nチャンネル型MOSFETQ13のゲートと接地電位GND2間にダイオード形態にされた電圧クランプ用のNチャンネル型MOSFETQ15を接続した構成が記載されている。ここで、上記引用文献2の記載事項について検討する。 K 半導体集積回路装置における入力側MOSFETのゲート絶縁破壊について上記Iには、「アナログ回路とデジタル回路とが混在した半導体集積回路装置」の「静電破壊」において、「デジタル回路とアナログ回路間」の「インターフェイス部」において「入力側MOSFETのゲート絶縁破壊が発生する」ことが記載されている。 L 入力側MOSFETの静電気破壊耐圧の向上構成について上記Iには、「電源VDD1に正極の高電圧が印加された場合は、電源VDD1の電圧上昇に伴い信号伝送路の電圧は上昇するが、P型MOSFETQ14からなる保護ダイオードが順方向に電流を流」すことで、「信号伝送路の電圧をクランプする」ことと、「保護抵抗R1により信号伝送路の急峻な電圧の変動を抑える」ことにより、「入力MOSFETQ12とQ13の静電気破壊耐圧の向上を実現」できることが記載されている。よって、上記H乃至L及び図7の記載から、引用文献2には、下記の事項が記載されていると認められる。「アナログ回路とデジタル回路が混在した半導体集積回路では、アナログ回路とデジタル回路間のインターフェイス部において、静電破壊による入力側MOSFETのゲート絶縁破壊が発生する。そこで、入力回路を構成するゲートが信号伝送路に共に接続されたPチャンネル型MOSFETとNチャンネル型MOSFETの静電気破壊耐性を向上させるために、該Pチャンネル型MOSFETのゲートと電源間にダイオード形態にされた電圧クランプ用のPチャンネル型MOSFETを接続し、該Nチャンネル型MOSFETのゲートと接地電位間にダイオード形態にされた電圧クランプ用のNチャンネル型MOSFETを接続することで、信号伝送路の電圧が上昇したとしても該電圧クランプにより信号伝送路の電圧をクランプさせるとともに、さらに信号伝送路の途中に保護抵抗を設ける事により信号伝送路の急峻な電圧変動を抑える構成。」 3.3 対比 (1)本件補正発明と引用発明との対応関係について a 引用発明の半導体回路が静電放電(ESD)保護回路に係るものである点について引用文献1の段落【0002】には、「A/DコンバータやD/Aコンバータに代表されるように、同一チップ上にデジタル回路とアナログ回路との双方が組み込まれている半導体回路では、デジタル回路から発生するノイズがアナログ回路に及ぼす影響を避ける等の理由により、それぞれの回路で別々の電源配線やグラウンド配線を備えるということが行なわれている」ことが記載され、また、引用文献1の段落【0038】には、「本実施形態の半導体回路10では、デジタル回路11とアナログ回路12との間をつなぐ信号線13のノードAにおける、静電気放電による正の方向への電位の上昇がPMOSトランジスタ16,17および寄生PN接合ダイオード16a,17aで抑えられるとともに、そのノードAにおける、静電気放電による負の方向への電位の上昇がNMOSトランジスタ14,15および寄生PN接合ダイオード14a,15aで抑えられる。従って、半導体回路10のESD耐性が高められる」ことが記載されている。してみると、引用発明の「半導体回路10」は、デジタル用とアナログ用の別々の電源配線やグラウンド配線を備え、A/DコンバータやD/Aコンバータといった集積回路から構成されるデジタル回路及びアナログ回路を備えたものを態様として含むものであり、かつ、半導体回路10内に備えられたPMOSトランジスタ16,17等が半導体回路内部のノードの電位上昇を抑えるESD保護回路として機能していることは明らかである。よって、引用発明の「半導体回路10」は、「多数の電力領域を持つ集積回路の内部ノードを保護するための静電放電(ESD)保護回路」に係るものであると認められる。 b 引用発明の「グラウンドGND1」、「グラウンドGND2」は、本件補正発明の「第1の接地電位」、「第2の接地電位」に相当している。 c 引用発明と「第1及び第2の電圧供給回線」との対応関係引用発明では、各PMOSトランジスタ及び各NMOSトランジスタは、電源とグランド間に備えられる構成とされているものではあるが、具体的には、電源は、何らかの回線により各トランジスタへ電源電圧を供給するものであることを踏まえれば、引用発明も「電源VDD1」を供給するための本件補正発明の「第1の電圧供給回線」に相当する回線、及び、「電源VDD2」を供給するための本件補正発明の「第2の電圧供給回線」に相当する回線を備えているものと認められる。 d 引用発明と「第1及び第3のMOSトランジスタ」との対応関係引用発明の「PMOSトランジスタ11_1」及び「NMOSトランジスタ11_2」は、「電源VDD1とグラウンドGND1との間」に直列に接続され、「前記PMOSトランジスタ11_1のゲートと前記NMOSトランジスタ11_2のゲートは共通接続され、前記PMOSトランジスタ11_1のドレインと前記NMOSトランジスタ11_2のドレインは互いに接続され」ているので、ドライバを形成するものであるといえる。よって、引用発明の「PMOSトランジスタ11_1」は、本件補正発明の「第1の電圧供給回線と第1の接地電位との間に結合された第1の金属酸化膜半導体(MOS)トランジスタ」に相当する。また、引用発明の「NMOSトランジスタ11_2」は、本件補正発明の「前記第1の電圧供給回線と前記第1の接地電位との間に結合された第3のMOSトランジスタであって、該第3のMOSトランジスタのドレインが前記第1のMOSトランジスタのドレインと結合され、該第1のMOSトランジスタと該第3のMOSトランジスタとが第1のドライバを形成する、第3のMOSトランジスタ」に相当する。 e 引用発明と「第2及び第4のMOSトランジスタ」との対応関係引用発明の「PMOSトランジスタ12_1」及び「NMOSトランジスタ12_2」は、「電源VDD2とグラウンドGND2との間」に直列に接続され、「前記PMOSトランジスタ12_1のゲートと前記NMOSトランジスタ12_2のゲートは共通接続され、前記PMOSトランジスタ12_1のドレインと前記NMOSトランジスタ12_2のドレインは互いに接続され」ているので、ドライバを形成するものであるといえる。よって、引用発明の「PMOSトランジスタ12_1」は、本件補正発明の「第2の電圧供給回線と、前記第2の接地電位との間に結合された第2のMOSトランジスタ」に相当する。また、引用発明の「NMOSトランジスタ12_2」は、本件補正発明の「前記第2の電圧供給回線と、前記第2の接地電位との間に結合された第4のMOSトランジスタであって、該第4のMOSトランジスタのゲートが前記第2のMOSトランジスタのゲートと結合され、該第2のMOSトランジスタと該第4のMOSトランジスタとが第2のドライバを形成する、第4のMOSトランジスタ」に相当する。 f 引用発明と「第1のESDクランプ」との対応関係引用発明の「寄生PN接合ダイオード16aとダイオード接続されたPMOSトランジスタ16」は、引用文献1の段落【0038】に記載されているように、信号線13のノードAにおける静電気放電による正の方向への電位の上昇を抑えるものであるから、「ESDクランプ」と呼び得るものである。引用発明では、「前記PMOSトランジスタ11_1及び前記PMOSトランジスタ16は、互いのソースを前記電源VDD1に接続し、互いのドレインを前記信号線13に接続」するものであるから、「PMOSトランジスタ16」は「PMOSトランジスタ11_1」のソースとドレインとの間につなげられているといえ、また、「PMOSトランジスタ11_1」は、「電源VDD1とグラウンドGND1との間」に備えられたものであるから、「PMOSトランジスタ16」も、電源VDD1とグラウンドGND1との間に備えられたものであるといえる。よって、引用発明の「寄生PN接合ダイオード16aとダイオード接続されたPMOSトランジスタ16」は、本件補正発明の「前記第1の電圧供給回線と前記第1の接地電位との間に結合された第1のESDクランプであって、前記第1のMOSトランジスタのソースとドレインとの間につなげられる前記第1のESDクランプ」に相当する。 g 引用発明と「第2のESDクランプ」との対応関係引用発明の「寄生PN接合ダイオード17aとダイオード接続されたPMOSトランジスタ17」は、引用文献1の段落【0038】に記載されているように、信号線13のノードAにおける静電気放電による正の方向への電位の上昇を抑えるものであるから、「ESDクランプ」と呼び得るものである。また、引用発明では、「前記PMOSトランジスタ12_1及び前記PMOSトランジスタ17は、互いのソースを前記電源VDD2に接続し、前記PMOSトランジスタ12_1のゲートと前記PMOSトランジスタ17のドレインを前記信号線13に接続」するものであるから、「PMOSトランジスタ17」は「PMOSトランジスタ12_1」のソースとゲートとの間につなげられているといえ、また、「PMOSトランジスタ12_1」は、「電源VDD2とグラウンドGND2との間」に備えられたものであるから、「PMOSトランジスタ17」も、電源VDD2とグラウンドGND2との間に備えられたものであるといえる。よって、引用発明の「寄生PN接合ダイオード17aとダイオード接続されたPMOSトランジスタ17」は、本件補正発明の「前記第2の電圧供給回線と、前記第2の接地電位との間に結合された第2のESDクランプであって、前記第2のMOSトランジスタのソースとゲートとの間につなげられる前記第2のESDクランプ」に相当する。 h 引用発明と「第3のESDクランプ」との対応関係引用発明の「寄生PN接合ダイオード14aとダイオード接続されたNMOSトランジスタ14」は、引用文献1の段落【0038】に記載されているように信号線13のノードAにおける、静電気放電による負の方向への電位の上昇を抑えるものであるから、「ESDクランプ」と呼び得るものである。また、引用発明では、「前記NMOSトランジスタ11_2及び前記NMOSトランジスタ14は、互いのソースを前記グラウンドGND1に接続し、互いのドレインを前記信号線13に接続」するものであるから、「NMOSトランジスタ14」は、「NMOSトランジスタ11_2」のソースとドレインとの間につなげられているといえ、また、「NMOSトランジスタ11_2」は、「電源VDD1とグラウンドGND1との間」に備えられたものであるから、「NMOSトランジスタ14」も、「電源VDD1とグラウンドGND1との間」に備えられたものであるといえる。よって、引用発明の「寄生PN接合ダイオード14aとダイオード接続されたNMOSトランジスタ14」は、本件補正発明の「前記第1の電圧供給回線と前記第1の接地電位との間に結合された第3のESDクランプであって、前記第3のMOSトランジスタのソースとドレインとの間につなげられる前記第3のESDクランプ」に相当する。 i 引用発明と「第4のESDクランプ」との対応関係引用発明の「寄生PN接合ダイオード15aとダイオード接続されたNMOSトランジスタ15」は、引用文献1の段落【0038】に記載されているように信号線13のノードAにおける、静電気放電による負の方向への電位の上昇を抑えるものであるから、「ESDクランプ」と呼び得るものである。また、引用発明では、「前記NMOSトランジスタ12_2及び前記NMOSトランジスタ15は、互いのソースを前記グラウンドGND2に接続し、前記NMOSトランジスタ12_2のゲートと前記NMOSトランジスタ15のドレインを前記信号線13に接続」するものであるから、「NMOSトランジスタ15」は、「NMOSトランジスタ12_2」のソースとゲートとの間につなげられているといえ、また、「NMOSトランジスタ12_2」は、「電源VDD2とグラウンドGND2との間」に備えられたものであるから、「NMOSトランジスタ15」も、「電源VDD2とグラウンドGND2との間」に備えられたものであるといえる。よって、引用発明の「寄生PN接合ダイオード15aとダイオード接続されたNMOSトランジスタ15」は、本件補正発明の「前記第2の電圧供給回線と前記第2の接地電位との間に結合された第4のESDクランプであって、前記第4のMOSトランジスタのソースとゲートとの間につなげられる前記第4のESDクランプ」に相当する。 j 引用発明と「インターフェース線」との対応関係引用発明では、上記dの記載から、「PMOSトランジスタ11_1」及び「NMOSトランジスタ11_2」はドライバを形成し、上記eの記載から、「PMOSトランジスタ12_1」及び「NMOSトランジスタ12_2」はドライバを形成するものである。また、引用発明では、「前記信号線13の一端は、PMOSトランジスタ11_1のドレインと前記NMOSトランジスタ11_2のドレインに接続され、前記信号線13の他端は、前記PMOSトランジスタ12_1のゲートと前記NMOSトランジスタ12_2のゲートに接続」されている。また、「前記PMOSトランジスタ11_1及び前記PMOSトランジスタ16は、互いのソースを前記電源VDD1に接続し、互いのドレインを前記信号線13に接続し」、「前記PMOSトランジスタ12_1及び前記PMOSトランジスタ17は、互いのソースを前記電源VDD2に接続し、前記PMOSトランジスタ12_1のゲートと前記PMOSトランジスタ17のドレインを前記信号線13に接続し」、「前記NMOSトランジスタ11_2及び前記NMOSトランジスタ14は、互いのソースを前記グラウンドGND1に接続し、互いのドレインを前記信号線13に接続し」、「前記NMOSトランジスタ12_2及び前記NMOSトランジスタ15は、互いのソースを前記グラウンドGND2に接続し、前記NMOSトランジスタ12_2のゲートと前記NMOSトランジスタ15のドレインを前記信号線13に接続した」ものとなっている。即ち、PMOSトランジスタ11_1のドレインは、信号線13を介してPMOSトランジスタ12_1のゲートに接続され、信号線13は、直接、電源VDD1、電源VDD2、グラウンドGND1及びグラウンドGND2に接続されない接続構成になっている。よって、引用発明も、「前記第1のドライバと前記第2のドライバとは、該第1のドライバがインターフェース線を介して該第2のドライバを駆動するようにインターフェースを形成し、前記第1のMOSトランジスタのドレイン、前記第2のMOSトランジスタのゲート、及び該インターフェース線は、該第1のMOSトランジスタのドレイン、該第2のMOSトランジスタのゲート、及び該インターフェース線が前記第1の接地電位、前記第2の接地電位、前記第1の電圧供給回線、及び前記第2の電圧供給回線の何れとも直接接続されないように前記集積回路の内部に設けられ」たものであると認められる。 (2)本件補正発明と引用発明の一致点について上記の対応関係から、本件補正発明と引用発明は、下記の点で一致する。「多数の電力領域を持つ集積回路の内部ノードを保護するための静電放電(ESD)保護回路であって、第1の電圧供給回線と第1の接地電位との間に結合された第1の金属酸化膜半導体(MOS)トランジスタと、第2の電圧供給回線と、第2の接地電位との間に結合された第2のMOSトランジスタと、前記第1の電圧供給回線と前記第1の接地電位との間に結合された第3のMOSトランジスタであって、該第3のMOSトランジスタのドレインが前記第1のMOSトランジスタのドレインと結合され、該第1のMOSトランジスタと該第3のMOSトランジスタとが第1のドライバを形成する、第3のMOSトランジスタと、前記第2の電圧供給回線と、前記第2の接地電位との間に結合された第4のMOSトランジスタであって、該第4のMOSトランジスタのゲートが前記第2のMOSトランジスタのゲートと結合され、該第2のMOSトランジスタと該第4のMOSトランジスタとが第2のドライバを形成する、第4のMOSトランジスタと、前記第1の電圧供給回線と前記第1の接地電位との間に結合された第1のESDクランプであって、前記第1のMOSトランジスタのソースとドレインとの間につなげられる前記第1のESDクランプと、前記第2の電圧供給回線と、前記第2の接地との間に結合された第2のESDクランプであって、前記第2のMOSトランジスタのソースとゲートとの間につなげられる前記第2のESDクランプと、前記第1の電圧供給回線と前記第1の接地電位との間に結合された第3のESDクランプであって、前記第3のMOSトランジスタのソースとドレインとの間につなげられる前記第3のESDクランプと、前記第2の電圧供給回線と前記第2の接地電位との間に結合された第4のESDクランプであって、前記第4のMOSトランジスタのソースとゲートとの間につなげられる前記第4のESDクランプと、前記第1のMOSトランジスタと前記第2のMOSトランジスタとの間に結合されたインターフェース線と、を具備し、前記第1のドライバと前記第2のドライバとは、該第1のドライバがインターフェース線を介して該第2のドライバを駆動するようにインターフェースを形成し、前記第1のMOSトランジスタのドレイン、前記第2のMOSトランジスタのゲート、及び該インターフェース線は、該第1のMOSトランジスタのドレイン、該第2のMOSトランジスタのゲート、及び該インターフェース線が前記第1の接地電位、前記第2の接地電位、前記第1の電圧供給回線、及び前記第2の電圧供給回線の何れとも直接接続されないように前記集積回路の内部に設けられた、ESD保護回路。」 (3)本件補正発明と引用発明の相違点について本件補正発明と引用発明は、下記の点で相違する。 (相違点1) 本件補正発明は、「前記第1のMOSトランジスタと前記第2のMOSトランジスタとの間に結合されたインピーダンス回路を含むインターフェース線」であるのに対し、引用発明の信号線13はインピーダンス回路を含んだものではない点。 (相違点2) 本件補正発明は、「前記第1のMOSトランジスタはESD電流の第1の部分を伝導し、前記第1のESDクランプは前記ESD電流の第2の部分を伝導し、前記第1の部分及び前記第2の部分は、前記第1の電圧供給回線上で発生中のESD事象に応じて前記インピーダンス回路内に供給され、前記第2の部分は、第2のMOSトランジスタのゲート、及び第4のMOSトランジスタのゲート、のうちの少なくとも一つを絶縁破壊から保護するために、前記インピーダンス回路における電圧降下を増大させる」ものであるのに対して、引用発明はそのような構成ではない点。 3.4 当審の判断 (1)相違点1、2について相違点1では、インピーダンス回路という特定の回路が設けられている点が相違点になっており、相違点2では、該インピーダンス回路を設けたことによるESD事象に対する作用が相違点になっていると認められることから、最初に、引用発明の信号線13にインピーダンス回路を設けて相違点1を構成することが容易であるかについて検討し、次に、引用発明において、信号線13にインピーダンス回路を設けた場合に、相違点2に特定されたESD事象に対して同様の作用を奏するかについて検討する。アナログ回路とデジタル回路が混在した半導体集積回路では、アナログ回路とデジタル回路間のインターフェイス部において、静電破壊による入力側MOSFETのゲート絶縁破壊が発生する。そこで、入力回路を構成するゲートが信号伝送路に共に接続されたPチャンネル型MOSFETとNチャンネル型MOSFETの静電気破壊耐性を向上させるために、該Pチャンネル型MOSFETのゲートと電源間にダイオード形態にされた電圧クランプ用のPチャンネル型MOSFETを接続し、該Nチャンネル型MOSFETのゲートと接地電位間にダイオード形態にされた電圧クランプ用のNチャンネル型MOSFETを接続することで、信号伝送路の電圧が上昇したとしても該電圧クランプにより信号伝送路の電圧をクランプさせるとともに、さらに信号伝送路の途中に保護抵抗を設ける事により信号伝送路の急峻な電圧変動を抑えることで、入力MOSFETQ12とQ13の静電気破壊耐圧の向上を実現する構成が、上記引用文献2に記載されている。一方、引用発明は、ゲートが信号線13に共に接続されたPMOSトランジスタ12_1とNMOSトランジスタ12_2にも、それぞれダイオード接続されたPMOSトランジスタ17とNMOSトランジスタ15を接続することでESDクランプ機能を備え、信号線13の電圧が上昇したとしても該ESDクランプの機能により信号線13の電圧をクランプさせるものであるが、引用文献2に接した当業者であれば、引用発明の信号線13の途中に保護抵抗を設ければ、信号線13の急峻な電圧変動を抑えるために有効であることは容易に推考できるものである。また、引用発明の信号線13の途中に保護抵抗を設けた場合には、ESD保護回路を構成する各要素と各要素の接続は本願補正発明と同一となるため、電源VDD1を供給する回線にESD事象が生じた場合には、本願補正発明と同様に、引用発明の「PMOSトランジスタ11_1」には「ESD電流の第1の部分」に相当する電流1が伝導し、「寄生PN接合ダイオード16aとダイオード接続されたPMOSトランジスタ16」には「ESD電流の第2の部分」に相当する電流2が伝導するとともに、電流1及び電流2は保護抵抗に供給されるものと認められる。その結果、保護抵抗では電流1及び電流2による電圧降下が生じることは自明であるから、保護抵抗を設けたことによって、信号線13の電圧上昇が低減され、PMOSトランジスタ12_1及びNMOSトランジスタ12_2の破壊の防止がさらに図られるものになると認められる。してみると、引用発明の信号線13の途中に保護抵抗となるインピーダンス回路を設けることで、相違点1の構成とすることは、引用文献2の記載から当業者が容易に想到し得たものであり、さらに、引用発明において信号線13の途中に保護抵抗を設けた場合には、電源VDD1を供給する回線にESD事象が生じたとしても、相違点2の「前記第1のMOSトランジスタはESD電流の第1の部分を伝導し、前記第1のESDクランプは前記ESD電流の第2の部分を伝導し、前記第1の部分及び前記第2の部分は、ESD事象に応じて前記インピーダンス回路内に供給され、前記第2の部分は、第2のMOSトランジスタのゲート、及び第4のMOSトランジスタのゲート、のうちの少なくとも一つを絶縁破壊から保護するために、前記インピーダンス回路における電圧降下を増大させる」ことと同じ作用効果を奏するものと認められるので、相違点2の事項は、格別なものとはいえない。 (2)本件補正発明の作用効果について審判請求人は、平成26年3月26日付けの審判請求書の「(3-2)本願発明の特許性に関して」において、「引用文献3(審決注:当審決の「引用文献2」)は、抵抗R1の値がMOSFETQ12及びQ13の寄生容量に依存することを示しております。従って、引用文献3に記載の回路は、高電圧を緩和するための機能がMOSFETQ12及びQ13の寸法によって制限されます。これは、全ESD事象中の高電圧の緩和を可能にする本願発明のESDクランプのような構成が引用文献3においては考慮されておらず、むしろ、保護抵抗R1並びにMOSFETQ12及びQ13の寄生容量によるRC時定数に制限される、引用文献3の図5に記載のような高電圧の緩和手法を用いているためです。更に申し上げれば、引用文献3は本願発明の発明構成要素であるESDクランプについて全く言及していないため、本願発明の技術的特徴である、『第2の部分は、第2のMOSトランジスタのゲート、及び第4のMOSトランジスタのゲート、のうちの少なくとも一つを絶縁破壊から保護するために、前記インピーダンス回路における電圧降下を増大させる』を自明とすることはできません。」「引用文献4(審決注:当審決の「引用文献1」)は、引用文献2と同様に、補正後の請求項に係る本願発明の発明特定事項である、『前記第1の部分及び前記第2の部分は、前記第1の電圧供給回線上で発生中のESD事象に応じて前記インピーダンス回路内に供給され、前記第2の部分は、第2のMOSトランジスタのゲート、及び第4のMOSトランジスタのゲート、うちの少なくとも一つを絶縁破壊から保護するために、前記インピーダンス回路における電圧降下を増大させる』について全く言及しておりません。」と主張している。しかしながら、引用文献3(当審決の「引用文献2」)には、上記3.4(1)に記載したように、「信号伝送路の電圧が上昇したとしても該電圧クランプにより信号伝送路の電圧をクランプさせるとともに、さらに信号伝送路の途中に保護抵抗を設ける事により信号伝送路の急峻な電圧変動を抑えることで、入力MOSFETQ12とQ13の静電気破壊耐圧の向上を実現する構成」、即ち、ESDクランプに相当するクランプと保護抵抗の2つの構成を基づいて、「入力MOSFETQ12とQ13の静電気破壊耐圧の向上を実現する」ことが記載されている。また、引用文献4(審決注:当審決の「引用文献1」)に記載された発明(当審決の「引用発明」)については、上記3.4(1)に記載したように、「ゲートが信号線13に共に接続されたPMOSトランジスタ12_1とNMOSトランジスタ12_2にも、それぞれダイオード接続されたPMOSトランジスタ17とNMOSトランジスタ15が接続することでESDクランプ機能を備えさせ、信号線13の電圧が上昇したとしても該ESDクランプの機能により信号線13の電圧をクランプさせることになる」、即ち、ESD電流が入力される側は引用文献3(審決注:当審決の「引用文献2」)と同様の2つの入力MOSFETに電圧クランプを備えた構成であることから、引用文献3と同様に信号線13においても急峻な電圧変動に対処する必要性があるものと認められるので、当業者であれば、信号線13の途中に保護抵抗を設けることは容易に推考できるものであるところ、信号線13の途中に保護抵抗を設けた場合には、上記3.4(1)に記載したように、「保護抵抗では電流1及び電流2による電圧降下が生じることは自明であるから、保護抵抗を設けたことによって、信号線13の電圧上昇が低減され、PMOSトランジスタ12_1及びNMOSトランジスタ12_2の破壊の防止がさらに図られるものになる」と認められる。よって、上記審判請求人の主張を採用することはできない。そして、本件補正発明の作用効果も、引用発明、引用文献2に記載された事項から当業者が予測できる範囲のものである。 3.5 むすびよって、本件補正発明は、引用発明及び引用文献2に記載された事項から当業者が容易に発明をすることができたものであり、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができないものであるから、本件補正は、特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。第3 補正却下の決定を踏まえた検討 1 本願発明平成26年3月26日付けの手続補正は、上記のとおり却下されたので、本願に係る発明は、平成25年8月14日付け手続補正書の特許請求の範囲の請求項1乃至20に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、上記「第2」「1」の「(補正後)」の「【請求項1】」に記載したとおりのものである。 2 引用文献これに対して、原査定の拒絶の理由に引用された引用文献1乃至引用文献2の記載事項及び引用発明は、上記「第2」「3」「3.2」に記載したとおりである。 3 対比・判断本願発明は、上記「第2」「2」で検討した本件補正発明における限定を省いたものである。そうすると、本願発明の構成要素を全て含み、さらに特定の点に限定を施したものに相当する本件補正発明が、上記「第2」「3」「3.4」に記載したとおり、引用発明、引用文献2に記載された事項に基いて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明、引用文献2に記載された事項に基いて、当業者が容易に発明をすることができたものである。 4 むすび以上のとおり、本願発明は、当業者が引用発明、引用文献2に記載された事項に基いて容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。したがって、本件は、他の請求項について検討するまでもなく、拒絶されるべきものである。よって、結論のとおり審決する。
審理終結日	2015-03-11
結審通知日	2015-03-12
審決日	2015-03-24
出願番号	特願2008-57606(P2008-57606)
審決分類	P 1 8・ 121- Z (H01L) P 1 8・ 575- Z (H01L)
最終処分	不成立
前審関与審査官	今井聖和、小田浩
特許庁審判長	鈴木匡明
特許庁審判官	松本貢飯田清司
発明の名称	改善された静電放電保護のための方法および装置
代理人	越智隆夫
代理人	岡部讓
代理人	吉澤弘司
代理人	臼井伸一
代理人	川崎孝
代理人	新井剛

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