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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H03B 審判 査定不服 5項独立特許用件 特許、登録しない。 H03B 審判 査定不服 特17条の2、3項新規事項追加の補正 特許、登録しない。 H03B |
|---|---|
| 管理番号 | 1308592 |
| 審判番号 | 不服2014-13987 |
| 総通号数 | 194 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2016-02-26 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2014-07-17 |
| 確定日 | 2015-12-16 |
| 事件の表示 | 特願2012-510031「VCO周波数チューニングのための、オーバーラップする2セグメントキャパシタバンク」拒絶査定不服審判事件〔平成22年11月11日国際公開、WO2010/129925、平成24年10月25日国内公表、特表2012-526492〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1.手続の経緯 本願は、2010年(平成22年)5月7日(パリ条約による優先権主張2009年5月7日、米国)を国際出願日とする出願であって、平成25年3月21日付けで拒絶理由が通知され、平成25年9月20日付けで意見書、手続補正書が提出されたものの、平成26年3月10日付けで拒絶査定がなされたものである。 本件は、上記拒絶査定を不服として平成26年7月17日付けで請求された拒絶査定不服審判であって、請求と同時に手続補正書が提出されたものである。 第2.平成26年7月17日付け手続補正についての補正却下の決定 [補正却下の決定の結論] 平成26年7月17日付けの手続補正(以下「本件補正」という。)を却下する。 [理由] 1.本件補正 本件補正は、平成25年9月20日付けで補正された特許請求の範囲の請求項1?19を補正して、補正後の特許請求の範囲の請求項1?19とする補正であり、補正前後の請求項1は各々次のとおりである。なお、下線は請求人が付与した。 [補正前] 「【請求項1】 第1発振ノードと、 第2発振ノードと、 第1の複数の第1同調キャパシタエレメント(tuning capacitor elements)であって、第1状態において各第1同調キャパシタエレメントが前記第1及び前記第2発振ノード間に第1キャパシタンスを供給し、第2状態において各第1同調キャパシタエレメントが前記第1及び前記第2発振ノード間に実質的にキャパシタンスを供給しない、前記第1の複数の第1同調キャパシタエレメントと、 第2の複数の第2同調キャパシタエレメントであって、第1状態において各第2同調キャパシタエレメントが前記第1及び前記第2発振ノード間に第2キャパシタンスを供給し、第2状態において各第2同調キャパシタエレメントが前記第1及び前記第2発振ノード間に実質的にキャパシタンスを供給せず、前記第2キャパシタンスが前記第1キャパシタンスよりも小さい、前記第2の複数の第2同調キャパシタエレメントと、 前記第1の複数の第1同調キャパシタエレメントと前記第2の複数の第2同調キャパシタエレメントとの両方に結合された、ある量のキャパシタバンク選択ロジックであって、前記ある量のキャパシタバンク選択ロジックは、前記発振器の発振周波数とターゲット発振周波数との差に応じて第1キャパシタバンクコードおよび第2キャパシタバンクコードを生成する、ある量のキャパシタバンク選択ロジックと、 を備える発振器。」 [補正後] 「【請求項1】 第1発振ノードと、 第2発振ノードと、 第1の複数の第1同調キャパシタエレメント(tuning capacitor elements)であって、第1状態において各第1同調キャパシタエレメントが前記第1及び前記第2発振ノード間に第1キャパシタンスを供給し、第2状態において各第1同調キャパシタエレメントが前記第1及び前記第2発振ノード間に実質的にキャパシタンスを供給しない、前記第1の複数の第1同調キャパシタエレメントと、 第2の複数の第2同調キャパシタエレメントであって、第1状態において各第2同調キャパシタエレメントが前記第1及び前記第2発振ノード間に第2キャパシタンスを供給し、第2状態において各第2同調キャパシタエレメントが前記第1及び前記第2発振ノード間に実質的にキャパシタンスを供給せず、前記第2キャパシタンスが前記第1キャパシタンスよりも小さい、前記第2の複数の第2同調キャパシタエレメントと、 前記第1の複数の第1同調キャパシタエレメントと前記第2の複数の第2同調キャパシタエレメントとの両方に結合された、ある量のキャパシタバンク選択ロジックであって、前記ある量のキャパシタバンク選択ロジックは、前記発振器の発振周波数とターゲット発振周波数との差に応じて第1キャパシタバンクコードおよび第2キャパシタバンクコードを生成する、ある量のキャパシタバンク選択ロジックと、 を備え、 ここで、前記第2の複数の第2同調キャパシタエレメントのすべてが前記第1状態であるときの前記第2キャパシタンスの合計は、前記第1キャパシタンスよりも大きい、発振器。」 2.本件補正についての検討 補正後の請求項1は、補正前の請求項1に、「前記第2の複数の第2同調キャパシタエレメントのすべてが前記第1状態であるときの前記第2キャパシタンスの合計は、前記第1キャパシタンスよりも大きい」との事項を追加するものであり、願書に最初に添付した明細書の【0040】段落には、「この好適な実施形態では、15個の微同調キャパシタエレメントのキャパシタンス値が、2つの粗同調キャパシタエレメントに実質的に同様となるよう、キャパシタンス値Bが選択される。」とあり、ここで、微同調キャパシタエレメントが第2同調キャパシタエレメントに、粗同調キャパシタエレメントが第1キャパシタエレメントに、それぞれ対応するから、第2キャパシタンスの合計は、第1キャパシタンス2個分と実質的に同じ、つまり第1キャパシタンス1個分よりも大きいことは、願書に最初に添付した明細書には実質記載されているから、本件補正は、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされた補正であり、特許法第17条の2第3項の規定を満たしている。さらに、「第2キャパシタンスの合計は、前記第1キャパシタンスよりも大きい」と、「第1キャパシタンス」と「第2キャパシタンス」の容量の関係について限定するものであるから、本件補正は、補正前の請求項1に記載された発明を特定するために必要な事項を限定するものである。 したがって、本件補正は、特許法第17条の2第5項第2号の特許請求の範囲の減縮を目的とするものに該当する。 そこで、本件補正後の請求項1に記載された発明(以下、「本願補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか(特許法第17条の2第6項において準用する同法第126条第7項の規定に適合するか)について以下に検討する。 (1)本願補正発明 本願補正発明は、「第2.平成26年7月17日付け手続補正についての補正却下の決定」、「1.本件補正」において、[補正後]として記載したとおりのものである。 (2)引用発明 原査定の拒絶の理由で引用された特開2009-10599号公報(以下、「引用例1」という。)には、図面とともに以下の事項が記載されている。なお、下線は当審が付与した。 「【0028】 本発明の周波数シンセサイザにおいて、各第1の可変容量素子と、第2の可変容量素子とは互いに物理的構造が異なっていてもよい。 【0029】 本発明の周波数シンセサイザにおいて、各第1の可変容量素子は、配線間容量素子とスイッチとを含み、各第2の可変容量素子は、MOSバラクタ素子であってもよい。」 「【0049】 (第1の実施形態) 本発明の第1の実施形態について図面を参照して説明する。図1は第1の実施形態に係る周波数シンセサイザの回路構成を示している。図1に示すように本実施形態の周波数シンセサイザは、デジタル制御発振(DCO)回路10の発振周波数を発振周波数制御部20によりループ制御するフェーズドロックループ(PLL)回路である DCO回路10は、インダクタ11と可変容量部12と負性抵抗生成部13と出力アンプ19とを有するLC発振回路であり、可変容量部12の容量値を変化させることにより、発振周波数を変化させることができる。 【0050】 可変容量部12は、第1の容量素子群14と第2の容量素子群15とを有している。第1の容量素子群14は、印加する電圧によって第1の容量状態(低容量状態)と第1の容量状態よりも容量値が大きい第2の容量状態(高容量状態)との間で容量値が変化する複数の第1の可変容量素子により構成されている。第2の容量素子群15は、印加する電圧によって第3の容量状態(低容量状態)と第3の容量状態よりも容量値が大きい第4の容量状態(高容量状態)との間で容量値が変化する複数の第2の可変容量素子により構成されている。従って、第1の可変容量素子及び第2の可変容量素子を低容量状態から高容量状態又は高容量状態から低容量状態に変化させることにより、第1の容量素子群14の容量値及び第2の容量素子群15の容量値を変化させることができる。 【0051】 各第1の可変容量素子及び各第2の可変容量素子の容量状態の切り換えは、発振周波数制御部20により行う。DCO回路10の出力は、比較信号生成部36において分周及び積分等の処理が行われて、比較信号に変換される。比較信号は、信号比較部34において基準信号と比較される。基準信号は、例えば基準信号作成部35に入力された周波数選局データと参照周波数信号とから生成される。信号比較部34は、比較信号と基準信号との位相、周波数又は位相と周波数との両方を比較し、そのずれに応じた比較結果を出力する。比較結果は、ループゲイン調整部33により、適切なループゲインに調整されると共に、多ビットのデジタル制御データとして出力される。 【0052】 多ビットのデジタル制御データは、分数部を表す桁(ビット)と、整数部を表す桁とを含んでいる。分数部を表す桁の桁数は、必要とする発振周波数の分解能に応じて決定すればよい。整数部は、さらに上位ビットと下位ビットに分割されている。上位ビット及び下位ビットの桁数は、第1の可変容量素子及び第2の可変容量素子の個数に応じて決定すればよい。 【0053】 整数部上位ビットのデータは、第1の容量素子選択回路21に入力される。整数部下位ビットのデータは、加算器39によりΣΔ変調部37によりΣΔ変調された分数部ビットのデータが加算され、第2の容量素子選択回路22に入力される。ΣΔ変調部37は、DCO回路10の出力からディザリングクロック発生部38により生成されたディザリングクロックにより制御される。 【0054】 本実施形態の第1の容量素子選択回路21及び第2の容量素子選択回路22はエンコーダであり、入力されたデジタル制御データをサーモメータコードにそれぞれ変換して、対応する第1の可変容量素子及び第2の可変容量素子をそれぞれ選択して高容量状態とする。これにより、可変容量部12の容量値が変化し、DCO回路10の発振周波数が変化する。」 「【0059】 図3(a)及び(b)は、それぞれ第1の可変容量素子及び第2の可変容量素子の容量値と選択信号線の電圧との関係を示している。第1の可変容量素子は、選択信号線に印加された電圧がV_(L)の際には高容量状態となり容量値がC_(H)1となり、選択信号線に印加された電圧がV_(H)の際には低容量状態となり容量値はC_(L)1となる。従って、選択信号線に印加する電圧をV_(L)からV_(H)に変化させた際の容量値の変化量はC_(H)1-C_(L)1=ΔC1となる。一方、第2の可変容量素子は、選択信号線に印加された電圧がV_(L)の際には高容量状態となり容量値がC_(H)2となり、選択信号線に印加された電圧がV_(H)の際には低容量状態となり容量値はC_(L)2となる。従って、選択信号線に印加する電圧をV_(L)からV_(H)に変化させた際の容量値の変化量はC_(H)2-C_(L)2=ΔC2となる。また、ΔC1はΔC2の8倍となるように設定されている。」 「【0136】 また、第3の実施形態及びその変形例においては、第1の可変容量素子の個数をi個、第2の可変容量素子の個数を少なくとも2j+1個とし、第1の可変容量素子の容量値の変化量ΔC1を、第2の可変容量素子の容量値の変化量ΔC2の(j+1)倍とすればよい。」 【図1】には、発振周波数制御部20は、信号比較部34、ループゲイン調整部33、第1の容量素子選択回路21、第2の容量素子選択回路22を含み、第1の容量素子選択回路21は、第1の容量素子群14と矢印で結合されており、第2の容量素子選択回路22は、第2の容量素子群15と矢印で結合されていることが記載されている。 【図1】には、第1の容量素子群14と第2の容量素子群15とは、それぞれ、右側の線と左側の線とに、その両端を接続していることが記載されている。 ここで、上記記載について検討する。 【0049】段落の記載から、引用例1に記載されている発明は、デジタル制御発振(DCO)回路10の発振周波数を発振周波数制御部20によりループ制御する周波数シンセサイザに関するものであり、デジタル制御発振(DCO)回路10は、可変容量部12の容量値を変化させることにより、発振周波数を変化させることができるものである。 【0050】段落には、可変容量部12は、第1の容量素子群14と第2の容量素子群15とを有しており、第1の容量素子群14は、印加する電圧によって第1の容量状態(低容量状態)と第1の容量状態よりも容量値が大きい第2の容量状態(高容量状態)との間で容量値が変化する複数の第1の可変容量素子により構成され、第2の容量素子群15は、印加する電圧によって第3の容量状態(低容量状態)と第3の容量状態よりも容量値が大きい第4の容量状態(高容量状態)との間で容量値が変化する複数の第2の可変容量素子により構成されていることが記載されている。 【図1】には、第1の容量素子群14と第2の容量素子群15とは、それぞれ、右側の線と左側の線とに、その両端を接続していることが記載されている。 【0051】段落には、各第1の可変容量素子及び各第2の可変容量素子の容量状態の切り換えは、発振周波数制御部20により行うこと、具体的には、信号比較部34は、DCO回路10の出力から生成される比較信号と、参照周波数信号から生成される基準信号との周波数を比較し、そのずれに応じた比較結果を出力し、比較結果は、ループゲイン調整部33により、多ビットのデジタル制御データとして出力されることが記載されている。 【0052】,【0053】段落には、多ビットのデジタル制御データは、分数部を表す桁(ビット)と、整数部を表す桁とを含んでおり、整数部は、さらに上位ビットと下位ビットに分割され、整数部上位ビットのデータは、第1の容量素子選択回路21に入力され、整数部下位ビットのデータは、分数部ビットのデータが加算され、第2の容量素子選択回路22に入力されることが記載されている。 【0054】段落には、第1の容量素子選択回路21及び第2の容量素子選択回路22はエンコーダであり、入力されたデジタル制御データをサーモメータコードにそれぞれ変換して、対応する第1の可変容量素子及び第2の可変容量素子をそれぞれ選択して高容量状態とすることで、可変容量部12の容量値が変化し、DCO回路10の発振周波数が変化することが記載されている。 【0059】段落には、第1の可変容量素子の高容量状態と低容量状態との容量値の変化量はΔC1であり、第2の可変容量素子の高容量状態と低容量状態との容量値の変化量はΔC2であることが記載されている。 【0136】段落には、第1の可変容量素子の個数をi個、第2の可変容量素子の個数を少なくとも2j+1個とし、第1の可変容量素子の容量値の変化量ΔC1を、第2の可変容量素子の容量値の変化量ΔC2の(j+1)倍とすることが記載されている。 【図1】には、発振周波数制御部20は、信号比較部34、ループゲイン調整部33、第1の容量素子選択回路21、第2の容量素子選択回路22を含み、第1の容量素子選択回路21は、第1の容量素子群14と、第2の容量素子選択回路22は、第2の容量素子群15と、それぞれ結合されていることが記載されている。 したがって、引用例1には、以下の発明(以下、「引用例1発明」という。)が記載されている。 「デジタル制御発振(DCO)回路10の発振周波数を発振周波数制御部20によりループ制御する周波数シンセサイザであって、 デジタル制御発振(DCO)回路10は、可変容量部12の容量値を変化させることにより、発振周波数を変化させ、 可変容量部12は、第1の容量素子群14と第2の容量素子群15とを有しており、第1の容量素子群14は、印加する電圧によって第1の容量状態(低容量状態)と第1の容量状態よりも容量値が大きい第2の容量状態(高容量状態)との間で容量値が変化する複数の第1の可変容量素子により構成され、第2の容量素子群15は、印加する電圧によって第3の容量状態(低容量状態)と第3の容量状態よりも容量値が大きい第4の容量状態(高容量状態)との間で容量値が変化する複数の第2の可変容量素子により構成されており、 第1の容量素子群14と第2の容量素子群15とは、それぞれ、右側の線と左側の線とに、その両端を接続しており、 各第1の可変容量素子及び各第2の可変容量素子の容量状態の切り換えは、発振周波数制御部20により行うこと、具体的には、信号比較部34は、DCO回路10の出力から生成される比較信号と、参照周波数信号から生成される基準信号との周波数を比較し、そのずれに応じた比較結果を出力し、比較結果は、ループゲイン調整部33により、多ビットのデジタル制御データとして出力し、 多ビットのデジタル制御データは、分数部を表す桁(ビット)と、整数部を表す桁とを含んでおり、整数部は、さらに上位ビットと下位ビットに分割され、整数部上位ビットのデータは、第1の容量素子選択回路21に入力され、整数部下位ビットのデータは、分数部ビットのデータが加算され、第2の容量素子選択回路22に入力され、 第1の容量素子選択回路21及び第2の容量素子選択回路22はエンコーダであり、入力されたデジタル制御データをサーモメータコードにそれぞれ変換して、対応する第1の可変容量素子及び第2の可変容量素子をそれぞれ選択して高容量状態とすることで、可変容量部12の容量値が変化し、DCO回路10の発振周波数が変化し、 ここで、発振周波数制御部20は、信号比較部34、ループゲイン調整部33、第1の容量素子選択回路21、第2の容量素子選択回路22を含み、第1の容量素子選択回路21は、第1の容量素子群14と、第2の容量素子選択回路22は、第2の容量素子群15と、それぞれ結合されており、 第1の可変容量素子の個数をi個、第2の可変容量素子の個数を少なくとも2j+1個とし、第1の可変容量素子の容量値の変化量ΔC1を、第2の可変容量素子の容量値の変化量ΔC2の(j+1)倍であり、 ここにおいて、ΔC1は第1の可変容量素子の高容量状態と低容量状態との容量値の変化量であり、ΔC2は第2の可変容量素子の高容量状態と低容量状態との容量値の変化量である、周波数シンセサイザ。」 (3)対比 本願補正発明と引用例1発明とを対比する。 引用例1発明の「周波数シンセサイザ」は、デジタル制御発振(DCO)回路10の発振周波数を発振周波数制御部20によりループ制御ことで、所望の周波数を発振するものであるから、本願補正発明の「発振器」に対応する。 引用例1発明の「第1の容量素子群14」は複数の第1の可変容量素子により構成されており、本願補正発明の「第1の複数の第1同調キャパシタエレメント」に対応する。 引用例1発明の「第2の容量素子群15」は複数の第2の可変容量素子により構成されており、本願補正発明の「第2の複数の第2同調キャパシタエレメント」に対応する。 引用例1発明は、「第1の容量素子群14と第2の容量素子群15とは、それぞれ、右側の線と左側の線とに、その両端を接続しており」、「右側の線」と「左側の線」とは、それぞれ、本願補正発明の「第1発振ノード」と「第2発振ノード」とに対応する。 引用例1発明は、「第1の容量素子群14は、印加する電圧によって第1の容量状態(低容量状態)と第1の容量状態よりも容量値が大きい第2の容量状態(高容量状態)との間で容量値が変化する」ものであり、第1の容量素子群14が、右側の線と左側の線とに、その両端を接続してあることを考慮すれば、第1の容量状態や第2の容量状態とは、右側の線と左側の線との間にキャパシタンスを供給している状態であるといえるから、引用例1発明の「第1の容量素子群14」の「第2の容量状態(高容量状態)」とは、本願補正発明の「各第1同調キャパシタエレメントが前記第1及び前記第2発振ノード間に第1キャパシタンスを供給」する「第1状態」に対応するといえる。 同様に、引用例1発明は、「第2の容量素子群15は、印加する電圧によって第3の容量状態(低容量状態)と第3の容量状態よりも容量値が大きい第4の容量状態(高容量状態)との間で容量値が変化する」ものであるから、引用例1発明の「第2の容量素子群15」の「第4の容量状態(高容量状態)」とは、本願補正発明の「各第2同調キャパシタエレメントが前記第1及び前記第2発振ノード間に第2キャパシタンスを供給」する「第1状態」に対応するといえる。 引用例1発明の「発振周波数制御部20」は、本願補正発明の「ある量のキャパシタバンク選択ロジック」に対応する。 引用例1発明の「発振周波数制御部20」の内部の、エンコーダである第1の容量素子選択回路21及び第2の容量素子選択回路22は、デジタル制御データをサーモメータコードにそれぞれ変換するものであり、変換されたそれぞれのサーモメータコードは、本願補正発明の「第1キャパシタバンクコードおよび第2キャパシタバンクコード」に対応する。 引用例1発明の「発振周波数制御部20」が含んでいる「信号比較部34は、DCO回路10の出力から生成される比較信号と、参照周波数信号から生成される基準信号との周波数を比較し、そのずれに応じた比較結果を出力」するものであり、出力された比較結果に基いて、最終的にサーモメータコードが生成されること、および、「ずれ」とは比較対象の両者にどの程度の「差」があるかをみることであること、を考慮すれば、引用例1発明の「信号比較部34は、DCO回路10の出力から生成される比較信号と、参照周波数信号から生成される基準信号との周波数を比較し、そのずれに応じた比較結果を出力」することは、本願補正発明の「ある量のキャパシタバンク選択ロジックは、前記発振器の発振周波数とターゲット発振周波数との差に応じて第1キャパシタバンクコードおよび第2キャパシタバンクコードを生成する」ことに対応するといいえる。 引用例1発明において、「第1の容量素子選択回路21は、第1の容量素子群14と、第2の容量素子選択回路22は、第2の容量素子群15と、それぞれ結合されており」、発振周波数制御部20が、第1の容量素子選択回路21、および、第2の容量素子選択回路22を含んでいることを考慮すれば、引用例1発明の、「第1の容量素子選択回路21は、第1の容量素子群14と、第2の容量素子選択回路22は、第2の容量素子群15と、それぞれ結合されており」は、本願補正発明の「前記第1の複数の第1同調キャパシタエレメントと前記第2の複数の第2同調キャパシタエレメントとの両方に結合された、ある量のキャパシタバンク選択ロジック」に対応する。 したがって、本願発明と引用例1発明の一致点及び相違点は、次のとおりである。 ＜一致点＞ 「第1発振ノードと、 第2発振ノードと、 第1の複数の第1同調キャパシタエレメント(tuning capacitor elements)であって、第1状態において各第1同調キャパシタエレメントが前記第1及び前記第2発振ノード間に第1キャパシタンスを供給する、前記第1の複数の第1同調キャパシタエレメントと、 第2の複数の第2同調キャパシタエレメントであって、第1状態において各第2同調キャパシタエレメントが前記第1及び前記第2発振ノード間に第2キャパシタンスを供給する、前記第2の複数の第2同調キャパシタエレメントと、 前記第1の複数の第1同調キャパシタエレメントと前記第2の複数の第2同調キャパシタエレメントとの両方に結合された、ある量のキャパシタバンク選択ロジックであって、前記ある量のキャパシタバンク選択ロジックは、前記発振器の発振周波数とターゲット発振周波数との差に応じて第1キャパシタバンクコードおよび第2キャパシタバンクコードを生成する、ある量のキャパシタバンク選択ロジックと、 を備える、発振器。」 ＜相違点1＞ 本願補正発明は、第1同調キャパシタエレメント、および、第2同調キャパシタエレメントは、「第2状態において」、「前記第1及び前記第2発振ノード間に実質的にキャパシタンスを供給」しないのに対して、引用例1発明では、対応する「第1の容量状態」、「第3の容量状態」は低容量状態であるものの、実質的にキャパシタンスを供給しない状態については、記載されていない点。 ＜相違点2＞ 本願補正発明は、「前記第2キャパシタンスが前記第1キャパシタンスよりも小さい」値であり、「前記第2の複数の第2同調キャパシタエレメントのすべてが前記第1状態であるときの前記第2キャパシタンスの合計は、前記第1キャパシタンスよりも大きい」のに対して、引用例1発明は「第1の可変容量素子の個数をi個、第2の可変容量素子の個数を少なくとも2j+1個とし、第1の可変容量素子の容量値の変化量ΔC1を、第2の可変容量素子の容量値の変化量ΔC2の(j+1)倍であり、ここにおいて、ΔC1は第1の可変容量素子の高容量状態と低容量状態との容量値の変化量であり、ΔC2は第2の可変容量素子の高容量状態と低容量状態との容量値の変化量であ」るものであるから、 第2の可変容量素子の容量値の変化量ΔC2は、第1の可変容量素子の容量値の変化量ΔC1よりも小さく、第2の可変容量素子のすべてが高容量状態であるときのΔC2の合計は、ΔC1よりも大きいことは記載されてるものの、キャパシタンス(容量値)そのものについては記載されていない点。 4.判断 ＜相違点1について＞ 発振器に含まれる可変容量素子を、容量素子と該容量素子に直列接続されたスイッチとで構成することは、周知の技術思想である。 (例えば、原査定の拒絶の理由で例示された特開2007-174552号公報(【0022】段落「容量アレー11は、MOSFET M1,M2のドレイン端子間に直列に接続された容量C11-スイッチSW11-容量C21と、これらと並列に接続されたC12-SW12-C22,……C1n-SW1n-C2nとから構成されている。」、【0023】段落「一方、スイッチSW11?SW1nには、自動バンド選択回路からのバンド切替え制御信号VB1?VBnが供給され、VB1?VBnがそれぞれハイレベルかロウレベルのいずれかにされることによって発振周波数が段階的(2n段階)に変化されるように構成されている。」)、特開2004-159222号公報(【0017】段落、「可変容量回路100は、トランジスタQ1,Q2のコレクタ間に、直列形態の容量およびスイッチの組が3個並列に接続され、スイッチSW1,SW2,SW3のオン・オフ状態に応じてQ1,Q2のコレクタ間に接続される実質的な容量値が切替え可能に構成されている。容量C1とC2とC3の容量値はそれぞれ2のm乗(mは0,1,2のような正の整数)の重みを有するように設定されており、スイッチSW1?SW3のオン・オフ制御信号VB1?VB3の組合せに応じて容量値が8段階で変化されることによって、周波数が段階的に切り替えられる。」を参照。) 引用例1には、【0028】段落に「第1の可変容量素子と、第2の可変容量素子とは互いに物理的構造が異なっていてもよい。」ことが記載されており、「異なっていてもよい。」ということは、「同じでもよい。」ことが示唆されており、また、【0029】段落に「本発明の周波数シンセサイザにおいて、各第1の可変容量素子は、配線間容量素子とスイッチとを含み、各第2の可変容量素子は、MOSバラクタ素子であってもよい。」とあるから、具体的な可変容量素子としては、「配線間容量素子とスイッチ」を用いることや、「MOSバラクタ素子」を用いることが記載されており、上述したように、発振器に含まれる可変容量素子を、容量素子と該容量素子に直列接続されたスイッチとで構成することは、周知の技術思想であることを考慮すれば、第1の可変容量素子、および、第2の可変容量素子を、共に、容量素子と該容量素子に直列接続されたスイッチとで構成することは、当業者が容易に想到できるといえる。 なお、可変容量素子を、容量素子と該容量素子に直列接続されたスイッチとで構成した場合、スイッチを切ると、実質的にキャパシタンスを供給しない状態になることは自明であるから、低容量状態である第1の容量状態、および、第3の容量状態は、実質的にキャパシタンスを供給しない状態といえる。 したがって、第1の可変容量素子、および、第2の可変容量素子を、共に、容量素子と該容量素子に直列接続されたスイッチとで構成することで、低容量状態である第1の容量状態、および、第3の容量状態を、実質的にキャパシタンスを供給しない状態とすることは、当業者が容易に想到できるといえる。 ＜相違点2について＞ 引用例1発明には、第2の可変容量素子の容量値の変化量ΔC2は、第1の可変容量素子の容量値の変化量ΔC1よりも小さく、第2の可変容量素子のすべてが高容量状態であるときのΔC2の合計は、ΔC1よりも大きいことは記載されているものの、キャパシタンス(容量値)そのものについては記載されていないものであるが、上記＜相違点1について＞で検討したとおり、第1の可変容量素子、および、第2の可変容量素子を、共に、容量素子と該容量素子に直列接続されたスイッチとで構成した場合には、低容量状態である第1の容量状態、および、第3の容量状態は、実質的にキャパシタンス(容量値)を供給しない状態となるから、第2の可変容量素子の容量値の変化量ΔC2、および、第1の可変容量素子の容量値の変化量ΔC1は、実質的にそれぞれの容量値そのものを表すといいえる。 したがって、引用例1発明に、上記周知の技術思想を適用して、可変容量素子を、容量素子と該容量素子に直列接続されたスイッチとで構成することで、第2の可変容量素子の容量値が第1の可変容量素子の容量値よりも小さい値であり、第2の複数の第2の可変容量素子のすべてが前記第1状態であるときの前記第2の可変容量素子の容量値の合計は、前記第1の可変容量素子の容量値よりも大きい値とすることは、当業者が容易に想到できるといえる。 以上のとおり、相違点に係る本願補正発明の構成は、容易に想到できるといえ、本願補正発明の効果も、引用例1発明から当業者が容易に予測し得るものであり、格別顕著なものがあるとは認められない。 したがって、本願補正発明は、引用例1に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。 3.むすび 以上のとおり、本件補正は、特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので、同法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下すべきものである。 第3.本願発明 1.本願発明 平成26年7月17日付け手続補正、は上記「第2.平成26年7月17日付け手続補正についての補正却下の決定」に述べたとおり却下されたため、本願の特許請求の範囲に記載された発明は、平成25年9月20日付けで補正された特許請求の範囲の請求項1?19であるところ、その請求項1に係る発明(以下「本願発明」という。)は、「第2.平成26年7月17日付け手続補正についての補正却下の決定」の「1.本件補正」で[補正前]として記載したとおりのものである。 2.引用発明等 引用発明及び周知技術については,上記「第2.平成26年7月17日付け手続補正についての補正却下の決定」の「2.本件補正についての検討」の「(2)引用発明」、および、「第2.平成26年7月17日付け手続補正についての補正却下の決定」の「4.判断」にそれぞれ記載のとおりである。 3.対比・判断 本願補正発明は,本願発明を特定する事項に限定を附したものである。 そうすると,本願発明を特定する事項を全て含み、さらに、限定を附したものに相当する本願補正発明が、上記「第2.平成26年7月17日付け手続補正についての補正却下の決定」の「4.判断」において述べたとおり、当業者が容易に発明をすることができたものであるから、本願補正発明から附された限定を省いたものに相当する本願発明も同様に、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるといえる。 第4.むすび 以上のとおり、本願発明は、引用例1に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶すべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2015-06-26 |
| 結審通知日 | 2015-06-30 |
| 審決日 | 2015-07-28 |
| 出願番号 | 特願2012-510031(P2012-510031) |
| 審決分類 |
P
1
8・
561-
Z
(H03B)
P 1 8・ 575- Z (H03B) P 1 8・ 121- Z (H03B) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 白井 孝治、鬼塚 由佳 |
| 特許庁審判長 |
佐藤 智康 |
| 特許庁審判官 |
▲広▼島 明芳 本郷 彰 |
| 発明の名称 | VCO周波数チューニングのための、オーバーラップする2セグメントキャパシタバンク |
| 代理人 | 砂川 克 |
| 代理人 | 野河 信久 |
| 代理人 | 井関 守三 |
| 代理人 | 岡田 貴志 |
| 代理人 | 佐藤 立志 |
| 代理人 | 蔵田 昌俊 |
| 代理人 | 福原 淑弘 |
| 代理人 | 井上 正 |
| 代理人 | 峰 隆司 |
| 代理人 | 河野 直樹 |
| 代理人 | 堀内 美保子 |