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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H03H
審判 査定不服 2項進歩性 特許、登録しない。 H03H
管理番号 1309520
審判番号 不服2014-13956  
総通号数 194 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2016-02-26 
種別 拒絶査定不服の審決 
審判請求日 2014-07-17 
確定日 2016-01-04 
事件の表示 特願2012-525692「デジタルのチューナブル段間整合回路」拒絶査定不服審判事件〔平成23年 2月24日国際公開、WO2011/022549、平成25年 1月24日国内公表、特表2013-502846〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯

本願は、平成22年8月19日(パリ条約に基づく優先権主張 2009年8月19日 米国)の出願であって、平成25年7月29日付けで拒絶理由が通知され、これに対して平成25年10月15日付けで手続補正がなされ、平成26年3月13日付けで拒絶査定がなされ、これに対して平成26年7月17日に拒絶査定不服審判が請求され、同時に手続補正がなされ、平成27年1月7日付けで上申書が提出されたものである。


第2.平成26年7月17日付けの手続補正についての補正却下の決定

[補正却下の決定の結論]

平成26年7月17日付けの手続補正を却下する。


[理由]
1.補正の内容
平成26年7月17日付けの手続補正(以下、「本件補正」という。)は、平成25年10月15日付けの手続補正により補正された特許請求の範囲(以下、「補正前の特許請求の範囲」という。)について、以下のとおりの特許請求の範囲(以下、「補正後の特許請求の範囲」という。)に補正することを含むものである。

(補正前の特許請求の範囲)
「【請求項1】
第1の信号を受信し、第2の信号を提供するための第1の能動回路と、
第3の信号を受信し、第4の信号を提供するための第2の能動回路と、
前記第1の能動回路と前記第2の能動回路の間に接続され、前記第2の信号を受信し、前記第3の信号を提供するためのチューナブル段間整合回路であって、前記第1の能動回路と前記第2の能動回路の間のインピーダンス整合を調整するために個別のステップで変化できるチューナブルキャパシタを備えるチューナブル段間整合回路とを備え、
前記チューナブルキャパシタが、
並列に接続され、2進重み付けされた静電容量値を有する複数のキャパシタと、
前記複数のキャパシタに対してキャパシタごとに1つ接続された複数のスイッチであって、それぞれが、関連するキャパシタを選択するためにオンにされるか、または前記関連するキャパシタの選択を解除するためにオフにされるスイッチとを備える、装置。

【請求項2】?【請求項22】 (省略) 」

(補正後の特許請求の範囲)
「【請求項1】
第1の信号を受信し、第2の信号を提供するための第1の能動回路と、
第3の信号を受信し、第4の信号を提供するための第2の能動回路と、
前記第1の能動回路と前記第2の能動回路の間に接続され、前記第2の信号を受信し、前記第3の信号を提供するためのチューナブル段間整合回路であって、前記第1の能動回路と前記第2の能動回路の間のインピーダンス整合を調整するために個別のステップで変化できるチューナブルキャパシタを備えるチューナブル段間整合回路とを備え、
前記チューナブルキャパシタが、
並列に接続され、2進重み付けされた静電容量値を有する複数のキャパシタと、
前記複数のキャパシタに対してキャパシタごとに1つ接続された複数のスイッチであって、それぞれが、関連するキャパシタを選択するためにオンにされるか、または前記関連するキャパシタの選択を解除するためにオフにされるスイッチとを備え、前記複数のキャパシタと並列に接続され、かつ常に選択される固定キャパシタをさらに備え、前記複数のキャパシタの全静電容量は、前記チューナブルキャパシタの全静電容量の3分の1?5分の1である、装置。

【請求項2】?【請求項20】 (省略) 」


2.本件補正の目的

本件補正は、本件補正前の請求項1に記載した発明に係る「チューナブルキャパシタ」の構成について、「前記複数のキャパシタと並列に接続され、かつ常に選択される固定キャパシタをさらに備え、前記複数のキャパシタの全静電容量は、前記チューナブルキャパシタの全静電容量の3分の1?5分の1である、」と限定する補正事項を含むものであるから、特許法第17条の2第5項第2号の特許請求の範囲の減縮を目的とするものに該当する。

そこで、本件補正後の前記請求項1に記載された発明(以下、「本願補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか(特許法17条の2第6項において準用する同法126条第7項の規定に適合するか)について検討する。


3.引用例

3-1.国際公開第2008/014029号

原査定の拒絶の理由に引用された国際公開第2008/014029号(以下、「引用例1」という。)には、図面とともに以下の事項が記載されている。なお、仮訳は特表2009-545240号公報の記載を用い、下線は当審にて付した。

(ア)「[0028] Accordingly, the various system components of low/high frequency PA line-up 210 are each individually and/or collectively configurable to match the overall impedance of PA line-up 210 to the impedance required by antenna 294. Moreover, in accomplishing the impedance requirement, each of variable matching circuits 212, 214, and 216 are configurable to match the impedance of signals 205 to the inputs and outputs of the system components with which they are respectively coupled between for both low frequency signals and high frequency signals.」

(仮訳)
「それ故、低/高周波数PAラインナップ210の種々のシステム構成要素は、PAラインナップ210の総インピーダンスを、アンテナ294が必要とするインピーダンスと整合させるために、それぞれ個別におよび/または一括して構成することができる。さらに、インピーダンス要件を満たす際に、各可変整合回路212、214および216は、低周波数信号および高周波数信号の両方に対して、信号205のインピーダンスを、これらの回路が、それぞれその間に結合しているシステム構成要素の入力および出力に整合するように構成することができる。」(【0023】)

(イ)「 [0032] Variable capacitive elements 2160 and 2161 may each be any device capable of variably storing charge for a given electric potential. In addition, capacitive elements 2160 and 2161 may each be any variable capacitor or variable capacitive element known in the art or developed in the future. In accordance with one embodiment, variable capacitive elements 2160 and 2161 are each micro-electro-mechanical systems (MEMS) capacitive elements. In another embodiment, capacitive elements 2160 and 2161 are variable capacitive elements. In yet another embodiment, variable capacitive elements 2160 and 2161 are each MEMS variable capacitive elements with separate direct current and radio frequency terminals. In still another embodiment, variable capacitive elements 2160 and 2161 are each tunable MEMS variable capacitive elements with separate direct current and radio frequency terminals. In still another embodiment, variable capacitive elements 2160 and 2161 are each binary MEMS variable capacitive elements with separate DC and RF terminals.」

(仮訳)
「可変容量素子2160、および2161は、それぞれ、所与の電位のために電荷を可変的に蓄えることができる任意の装置であってもよい。さらに、容量素子2160および2161は、それぞれ、当業者であれば周知のまたはこれから開発される任意の可変コンデンサまたは可変容量素子であってもよい。一実施形態の場合には、可変容量素子2160および2161は、それぞれ、微小電子機械システム(MEMS)容量素子である。他の実施形態の場合には、容量素子2160および2161は、可変容量素子である。さらに他の実施形態の場合には、可変容量素子2160および2161は、それぞれ、別々の直流および無線周波端子を含むMEMS可変容量素子である。さらに他の実施形態の場合には、可変容量素子2160および2161は、それぞれ、別々の直流および無線周波端子を含む同調可能なMEMS可変容量素子である。さらに他の実施形態の場合には、可変容量素子2160および2161は、それぞれ、別々の直流およびRF端子を備える2進MEMS可変容量素子である。」

(ウ)「[0035] In the embodiment illustrated in FIG. 3, variable capacitive element 2160 is coupled in parallel with capacitive element 2162, and variable capacitive element 2160 and capacitive element 2162 are coupled to inductive element 2164 via a node 2166. In addition, inductive element 2165 is coupled to node 2166 and coupled to variable capacitive element 2161 and capacitive element 2163 via a node 2167, wherein variable capacitive element 2161 and capacitive element 2163 are coupled in parallel with each other. Notably, variable matching circuit 216 is illustrated with two variable capacitive elements, two capacitive elements, and two inductive elements, however, various embodiments contemplate the use of any number of variable capacitive elements, capacitive elements, and inductive elements to realize the re-configuration of PA 230 output matching for operation in different frequency bands.」

(仮訳)
「図3の実施形態の場合には、可変容量素子2160は、容量素子2162と並列に結合していて、可変容量素子2160および容量素子2162は、ノード2166を介して誘導素子2164と結合している。さらに、誘導素子2165は、ノード2166と結合していて、ノード2167を介して可変容量素子2161および容量素子2163と結合している。この場合、可変容量素子2161および容量素子2163は、相互に並列に結合している。特に、図に示すように、可変整合回路216は、2つの可変容量素子、2つの容量素子、および2つの誘導素子を含んでいるが、種々の実施形態は、異なる周波数帯域で動作を行う目的で、PA230の出力整合の再構成を行うために、任意の数の可変容量素子、容量素子および誘導素子を使用することができる。」(【0030】)

(エ)「[0051] Various other embodiments include a system for matching signal impedance between a power amplifier line-up and an antenna. In one embodiment, the system comprises a first matching circuit comprising a first input, a first output, and at least a first capacitive element, wherein the input is configured to be coupled to a signal generator and receive a signal from the signal generator, the first matching circuit is configured to impedance match the signal to produce a first impedance-matched signal; a driver comprising a second input and a second output, wherein the second input is coupled to the first output and configured to receive the first impedance-matched signal, the driver is configured to amplify the first impedance-matched signal to produce a first amplified, impedance-matched signal; a second matching circuit comprising a third input, a third output, and at least a second capacitive element, wherein the third input is coupled to the second output and configured to receive the first amplified, impedance-matched signal, the second matching circuit is configured to impedance match the first amplified, impedance- matched signal to produce a second impedance-matched signal; a power amplifier including a fourth input and a fourth output, wherein the fourth input is coupled to the third output and configured to receive the second impedance-matched signal, the power amplifier is configured to amplify the second impedance-matched signal to produce a second, amplified impedance-matched signal; a variable matching circuit comprising a fifth input, a fifth output, and at least a first variable capacitive element, wherein the fifth input is configured to receive signals from the fourth output, the variable matching circuit is configured to selectively enable the first variable capacitive element to produce a third impedance-matched signal; and a variable harmonic filter comprising a sixth input, a sixth output, and at least a second variable capacitive element, wherein the sixth input is coupled to the fifth output and configured to receive the third impedance-matched signal, the variable harmonic filter is configured to selectively enable the second variable capacitive element to filter out undesirable harmonics of the third impedance-matched signal to produce a filtered, third impedance-matched signal, and the sixth output is configured to be coupled to the antenna. 」

(仮訳)
「種々の他の実施形態は、電力増幅器ラインナップとアンテナとの間で信号インピーダンスを整合させるためのシステムを含む。一実施形態の場合には、このシステムは、第1の入力、第1の出力、および少なくとも第1の容量素子を含む第1の整合回路を備え、入力が、信号発生器と結合し、信号発生器から信号を受信するように構成され、第1のインピーダンス整合した信号を発生するために、信号のインピーダンス整合を行うように構成されている第1の整合回路と;第2の入力および第2の出力を備え、第2の入力が第1の出力と結合し、第1のインピーダンス整合した信号を受信するように構成され、第1の増幅したインピーダンス整合した信号を発生するために、第1のインピーダンス整合した信号を増幅するように構成されているドライバと、第3の入力、第3の出力、および少なくとも第2の容量素子を備え、第3の入力が第2の出力と結合し、第1の増幅したインピーダンス整合した信号を受信するように構成され、第2のインピーダンス整合した信号を発生するために、第1の増幅したインピーダンス整合した信号をインピーダンス整合するように構成されている第2の整合回路と;第4の入力および第4の出力とを備え、第4の入力が第3の出力と結合し、第2のインピーダンス整合した信号を受信するように構成され、第2の増幅したインピーダンス整合した信号を発生するために、第2のインピーダンス整合した信号を増幅するように構成されている電力増幅器と;第5の入力、第5の出力および少なくとも第1の可変容量素子を備え、第5の入力が第4の出力から信号を受信するように構成され、第1の可変容量素子が、第3のインピーダンス整合した信号を発生することを選択的に可能にするように構成されている可変整合回路と;第6の入力、第6の出力、および少なくとも第2の可変容量素子とを備え、第6の入力が、第5の出力と結合し、第3のインピーダンス整合した信号を受信するように構成され、フィルタリングし、第3のインピーダンス整合した信号を発生するために、第2の可変容量素子が、第3のインピーダンス整合した信号の望ましくない高調波をフィルタリング除去することを選択的に可能にするように構成され、第6の出力がアンテナと結合するように構成される可変高調波フィルタとを備える。」(【0046】)

(オ)「[0053] The first variable capacitive element and/or the second variable capacitive element, in one embodiment, comprises at least one direct current (DC) terminal and at least one radio frequency (RF) terminal separate from the DC terminal. In another embodiment, the first variable capacitive element and/or the second variable capacitive element is a/are micro-electro-mechanical systems (MEMS) capacitive element(s). In yet another embodiment, the first variable capacitive element and/or the second variable capacitive element is a/are tunable MEMS capacitive element(s). In still another embodiment, the first variable capacitive element and/or the second variable capacitive element is a/are binary MEMS capacitive element(s).」

(仮訳)
「一実施形態の場合には、第1の可変容量素子および/または第2の可変容量素子は、少なくとも1つの直流(DC)端子、およびDC端子から分離している少なくとも1つの無線周波(RF)端子を含む。他の実施形態の場合には、第1の可変容量素子および/または第2の可変容量素子は、1つまたは複数の微小電子機械システム(MEMS)容量素子である。さらに他の実施形態の場合には、第1の可変容量素子および/または第2の可変容量素子は、1つまたは複数の同調可能なMEMS容量素子である。さらに他の実施形態の場合には、第1の可変容量素子および/または第2の可変容量素子は、1つまたは複数の2進MEMS容量素子である。」(【0048】)

したがって、上記摘記事項(ア)、(イ)、(ウ)、(エ)、(オ)の記載から引用例1には、

「第2のインピーダンス整合した信号を受信し、前記第2のインピーダンス整合した信号を増幅した信号を出力する電力増幅器と、
第3のインピーダンス整合した信号を受信し、前記第3のインピーダンス整合した信号の望ましくない高調波をフィルタリング除去した信号を出力する可変高調波フィルタと、
前記電力増幅器と前記可変高調波フィルタの間に接続され、前記第2の増幅したインピーダンス整合した信号を受信し、前記第3のインピーダンス整合した信号を出力するための可変整合回路であって、前記電力増幅器と前記可変高調波フィルタの間のインピーダンス整合を選択的に可能にする回路を備える可変整合回路とを備え、
前記(電力増幅器と可変高調波フィルタの間のインピーダンス整合を選択的に可能にする)回路が、
複数の2進MEMS容量素子と、
前記複数の2進MEMS容量素子と並列に接続された容量素子を備え、
た電力増幅器ラインナップ。」(以下、「引用発明1」という。)が開示されているものと認められる。


3-2.特開2008-219758号公報
原査定の拒絶の理由に引用された特開2008-219758号公報(以下、「引用例2」という。)には、図面とともに以下の事項が記載されている。

(カ)「本発明は、MMIC回路、インピーダンス整合回路、及び電力増幅器に係り、特にマイクロ波、ミリ波帯のMMICで用いるキャパシタの回路構成に関する。」(【0001】)

(キ)「上記目的を達成するため、本発明は、キャパシタを有するMMIC回路において、前記キャパシタは、容量の異なる複数のキャパシタを互いに並列接続して構成され、前記複数のキャパシタは、それぞれオンオフ切り替え可能なスイッチを有し、前記スイッチのオンオフ切り替えにより、前記複数のキャパシタの内の所望のキャパシタを選択可能に構成されることを特徴とする。」(【0009】)

(ク)「第1のキャパシタ11、21、31、41、51、61、71と、第2のキャパシタ12、22、32、42、52、62、72と、第3のキャパシタ13、23、33、43、53、63、73とは、電力増幅器100のDC(直流)カットやインピーダンス整合回路として使用しているキャパシタであり、いずれもオンオフ切り替え可能なMEMS(Micro Electro Mechanical Systems 微小電子機械システム)スイッチを有している。このMEMSスイッチの構造は、キャパシタをオンオフ切り替え可能なものであれば、いずれのタイプでも利用でき、公知のものや将来的に開発されるものであってもよい。」(【0018】)

したがって、上記摘記事項(カ)、(キ)、(ク)の記載から引用例2には、
「インピーダンス整合回路で用いるキャパシタの回路構成であって、オンオフ切り替え可能なMEMS(Micro Electro Mechanical Systems 微小電子機械システム)スイッチを有している容量の異なる複数のキャパシタを互いに並列接続した回路構成」(以下、「引用発明2」という。)が開示されているものと認められる。


4.対比
本願補正発明と引用発明1とを比較する。

引用発明1の「第2のインピーダンス整合した信号」は、本願補正発明の「第1の信号」に相当し、同様に、引用発明1の「第2のインピーダンス整合した信号を増幅した信号」、「電力増幅器」、「第3のインピーダンス整合した信号」、「第3のインピーダンス整合した信号の望ましくない高調波をフィルタリング除去した信号」、「可変高調波フィルタ」、「可変整合回路」は、それぞれ本願補正発明の「第2の信号」、「第1の能動回路」、「第3の信号」、「第4の信号」、「第2の能動回路」、「チューナブル段間整合回路」に相当する。

引用発明1の「電力増幅器と可変高調波フィルタの間のインピーダンス整合を選択的に可能にする回路」は、『複数の2進MEMS容量素子と、前記複数の2進MEMS容量素子と並列に接続された容量素子』とから構成されるものであるから、本願補正発明の「チューナブルキャパシタ」に相当する。

また、複数の2進MEMS容量素子は、電力増幅器と可変高調波フィルタの間のインピーダンス整合を選択的に可能にするために、必要な容量素子を選択可能なスイッチ機能を備えていることは周知である。

なお、引用発明1の「電力増幅器ラインナップ」は、引用例1のFig.2を参酌するに、いわゆる「装置」であることは明らかである。

したがって、両者は、
「第1の信号を受信し、第2の信号を提供するための第1の能動回路と、
第3の信号を受信し、第4の信号を提供するための第2の能動回路と、
前記第1の能動回路と前記第2の能動回路の間に接続され、前記第2の信号を受信し、前記第3の信号を提供するためのチューナブル段間整合回路であって、前記第1の能動回路と前記第2の能動回路の間のインピーダンス整合を調整するために個別のステップで変化できるチューナブルキャパシタを備えるチューナブル段間整合回路とを備え、
前記チューナブルキャパシタが、
2進重み付けされた静電容量値を有する複数のキャパシタと、
前記複数のキャパシタに対してキャパシタごとに1つ接続された複数のスイッチであって、それぞれが、関連するキャパシタを選択するためにオンにされるか、または前記関連するキャパシタの選択を解除するためにオフにされるスイッチと前記複数のキャパシタと並列に接続され、かつ常に選択される固定キャパシタを備える、装置。」
の点で一致し、以下の点で相違している。

[相違点1]
本願補正発明は、チューナブルキャパシタの構成である「2進重み付けされた静電容量値を有する複数のキャパシタ」の接続形態について『並列に接続され、』と特定されているのに対し、引用発明1にはその旨特定されていない点。

[相違点2]
本願補正発明は、チューナブルキャパシタについて「(並列に接続され、2進重み付けされた静電容量値を有する)複数のキャパシタの全静電容量は、チューナブルキャパシタの全静電容量の3分の1?5分の1である」との発明特定事項を備えているのに対し、引用発明1にはその旨明示されていない点。


5.判断
[相違点1]について
引用例2に開示されているように、インピーダンス整合回路で用いるキャパシタの回路構成として、オンオフ切り替え可能なMEMS(Micro Electro Mechanical Systems 微小電子機械システム)スイッチを有している容量の異なる複数のキャパシタを互いに並列接続する、ことは本願の優先日前において既に用いられている接続形態であり、引用発明1に係る「複数の2進MEMS容量素子」の具体的な接続形態として、引用発明2の接続形態を適用することは、複数のキャパシタの内の所望のキャパシタを選択可能とするという機能およびインピーダンス整合回路に用いられるという技術分野の共通性を鑑みて当業者が容易に想到し得るものと認められる。

[相違点2]について
上記摘記事項(イ)、(ウ)、(エ)、(オ)の記載から明らかなように、第1の可変容量素子である『複数の2進MEMS容量素子』は、当該『複数の2進MEMS容量素子』と並列に接続された『容量素子』と共に電力増幅器と高調波フィルタとの間のインピーダンス整合のために選択的に使用されるものであり、当該『複数の2進MEMS容量素子』の全静電容量を『電力増幅器と可変高調波フィルタの間のインピーダンス整合を選択的に可能にする回路』(本願補正発明でいうところの「チューナブルキャパシタ」に相当)の全静電容量に対してどの程度の割合にするか、即ち、3分の1?5分の1とすることについては当業者が適宜決定し得る設計的事項であると認められる。

また、本願補正発明の構成によってもたらされる効果は、引用発明1および引用発明2より当業者ならば容易に予測することができる程度のものである。

したがって、本願補正発明は引用発明1および引用発明2に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができないものである。


6.むすび
以上のとおり、本件補正は、特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。


第3.本願発明について

平成26年7月17日付けの手続補正は上記のとおり却下されたので、本願の請求項1に係る発明(以下、「本願発明」という。)は、平成25年10月15日付け手続補正書の特許請求の範囲の請求項1に記載された事項(上記「第2」の1.における(補正前の特許請求の範囲)の【請求項1】参照。)により特定されるものである。


1.引用発明

原査定の拒絶の理由に引用された引用発明1および引用発明2は、前記「第2」の3.に記載したとおりである。

2.対比・判断

本願発明は、前記「第2」の2.で検討した本願補正発明における「チューナブルキャパシタ」についての限定事項を省いたものである。

そうすると、本願発明と引用発明との相違点は、前記「第2」の4.で言及した[相違点1]のみとなるから、本願発明は、前記「第2」の5.で示したように、引用発明1および引用発明2に基づいて、当業者が容易に発明をすることができたものである。

3.むすび

以上のとおり、本願発明は、引用例1および引用例2に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

したがって、本願のその余の請求項に係る発明について検討するまでもなく、本願は拒絶されるべきものである。

よって、結論のとおり審決する。
 
審理終結日 2015-07-29 
結審通知日 2015-08-04 
審決日 2015-08-18 
出願番号 特願2012-525692(P2012-525692)
審決分類 P 1 8・ 575- Z (H03H)
P 1 8・ 121- Z (H03H)
最終処分 不成立  
前審関与審査官 畑中 博幸  
特許庁審判長 近藤 聡
特許庁審判官 久松 和之
佐藤 智康
発明の名称 デジタルのチューナブル段間整合回路  
代理人 野河 信久  
代理人 岡田 貴志  
代理人 堀内 美保子  
代理人 福原 淑弘  
代理人 井上 正  
代理人 河野 直樹  
代理人 井関 守三  
代理人 峰 隆司  
代理人 佐藤 立志  
代理人 砂川 克  
代理人 蔵田 昌俊  

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