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審決分類 審判 査定不服 特17 条の2 、4 項補正目的 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 1項3号刊行物記載 特許、登録しない。 H01L
管理番号 1311132
審判番号 不服2014-19904  
総通号数 196 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2016-04-28 
種別 拒絶査定不服の審決 
審判請求日 2014-10-03 
確定日 2016-02-10 
事件の表示 特願2011-539583「エネルギー障壁がトランジスタ・チャネルに隣接したトランジスタを有する半導体デバイス構造体および関連方法」拒絶査定不服審判事件〔平成22年 6月10日国際公開、WO2010/065332、平成24年 5月17日国内公表、特表2012-511256〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、2009年11月19日(パリ条約による優先権主張外国庁受理2008年12月5日、アメリカ合衆国)を国際出願日とする出願であって、平成25年4月23日付けの拒絶理由通知に対して、同年8月21日に手続補正がなされるとともに、同日に意見書が提出され、平成26年2月5日付けの拒絶理由通知に対して、同年5月9日に手続補正がなされるとともに、同日に意見書が提出され、同年6月5日付けで拒絶査定がなされ、それに対して、同年10月3日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされたものである。

2.補正の却下の決定
〔補正の却下の決定の結論〕
平成26年10月3日になされた手続補正を却下する。

〔理由〕
(1) 補正の内容
平成26年10月3日になされた手続補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1ないし12を、補正後の特許請求の範囲の請求項1ないし12に補正するものであり、そのうちの補正前後の請求項1は、以下のとおりである。(注.補正箇所に当審で下線を付した。)

(補正前)
「 【請求項1】
ベース基板の第1の半導体材料上に炭化珪素および炭酸珪素の少なくとも1つからなるエネルギー障壁と、
前記エネルギー障壁を覆う少なくとも1つのトランジスタは、
ソース領域、ドレイン領域、及び前記ソース領域と前記ドレイン領域との間のチャネルの直下に、前記ソース領域、前記ドレイン領域、及び前記チャネルの全体の長さに延びるエネルギー障壁を含む第2の半導体材料と、
前記第2の半導体材料の上に設けられたゲートと、
を含む半導体デバイス。」

(補正後)
「 【請求項1】
ベース基板の第1の半導体材料上にシリコンカーバイトおよびシリコン炭化物の少なくとも1つからなるエネルギー障壁と、
前記エネルギー障壁を覆う少なくとも1つのトランジスタは、
前記エネルギー障壁上の、ソース領域、ドレイン領域、及び前記ソース領域と前記ドレイン領域との間のチャネルよりなる第2の半導体材料と、
前記第2の半導体材料の上に設けられたゲートと、
を含み、
前記エネルギー障壁は、第2の半導体材料の直下に、前記ソース領域、前記ドレイン領域、及び前記チャネルの全体の長さに延びることを特徴とする半導体デバイス。」

(2) 補正事項の整理
(補正事項a) 補正前の請求項1の「ベース基板の第1の半導体材料上に炭化珪素および炭酸珪素の少なくとも1つからなるエネルギー障壁」との記載を、補正後の請求項1の「ベース基板の第1の半導体材料上にシリコンカーバイトおよびシリコン炭化物の少なくとも1つからなるエネルギー障壁」と補正すること。

(補正事項b) 補正前の請求項1の「前記エネルギー障壁を覆う少なくとも1つのトランジスタは、ソース領域、ドレイン領域、及び前記ソース領域と前記ドレイン領域との間のチャネルの直下に、前記ソース領域、前記ドレイン領域、及び前記チャネルの全体の長さに延びるエネルギー障壁を含む第2の半導体材料」「を含む」との記載を、補正後の請求項1の「前記エネルギー障壁を覆う少なくとも1つのトランジスタは、前記エネルギー障壁上の、ソース領域、ドレイン領域、及び前記ソース領域と前記ドレイン領域との間のチャネルよりなる第2の半導体材料」「を含み、前記エネルギー障壁は、第2の半導体材料の直下に、前記ソース領域、前記ドレイン領域、及び前記チャネルの全体の長さに延びることを特徴とする」と補正すること。

(3) 補正の適法性についての検討
(3-1) 補正事項aについて
ア 補正事項aが、特許法第17条の2第5項第1号に掲げる「請求項の削除」を目的とするものでないことは明らかである。
イ 補正事項aは、補正前の請求項1に係る発明の発明特定事項である「エネルギー障壁」の材料を、「炭化珪素および炭酸珪素の少なくとも1つ」から「シリコンカーバイトおよびシリコン炭化物の少なくとも1つ」へと変えるものである。
しかし、補正前の請求項1に記載の「炭酸珪素」なる用語の意味内容が不明であり、「炭酸珪素」なる用語と、「シリコンカーバイト」なる用語、及び「シリコン炭化物」なる用語との意味内容における関係が不明であるので、補正後の請求項1に記載の「シリコンカーバイトおよびシリコン炭化物」は、概念的に、補正前の請求項1に記載の「炭化珪素および炭酸珪素」より下位のものとは認められない。
そうすると、補正事項aは、特許法第17条の2第5項第2号に掲げる「特許請求の範囲の減縮(第36条第5項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであつて、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。)」を目的とするものとは認められない。
ウ 補正前の請求項1に記載の「炭酸珪素」なる用語の意味内容が不明であるため、補正前の請求項1に記載の「ベース基板の第1の半導体材料上に炭化珪素および炭酸珪素の少なくとも1つからなるエネルギー障壁」なる発明特定事項の内容は不明確である。
そして、補正後の請求項1は「ベース基板の第1の半導体材料上にシリコンカーバイトおよびシリコン炭化物の少なくとも1つからなるエネルギー障壁」と記載され、補正前の請求項1に記載の「炭酸珪素」なる用語を用いることなく、発明特定事項が記載されている。
してみれば、「炭酸珪素」なる用語に起因する補正前の請求項1における上記の記載の不明りょうな点は、補正事項aにより解消されたということはできる。
ところで、特許法の第17条の2第5項第4号の規定によれば、「明りょうでない記載の釈明」は、拒絶理由通知(第50条(第159条第2項(第174条第2項において準用する場合を含む。)及び第163条第2項において準用する場合を含む。以下この項において同じ。)の規定による通知。)で指摘された拒絶の理由に示す事項についてするものに限られており、これにより、拒絶理由通知で指摘していなかった事項についての補正によって、既に審査・審理した部分が補正され、新たな拒絶理由が生じることを防止している。
そして、補正前の請求項1における上記の記載の意味が明りょうでないことによる、特許請求の範囲の記載不備は、拒絶理由通知に係る拒絶の理由として記載されていない。
そうすると、補正事項aは、それによって、補正前の請求項1において意味が明りょうでない上記の記載の意味が明りょうになるものであるとしても、特許法第17条の2第5項第4号に掲げる「明りょうでない記載の釈明(拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る。)」を目的としたものとは認められない。
エ 補正前の請求項1に記載の「炭酸珪素」なる用語の意味内容が不明であり、「炭酸珪素」なる用語と、「シリコンカーバイト」なる用語、及び「シリコン炭化物」なる用語との意味内容における関係が不明であるので、補正前の請求項1に記載の「ベース基板の第1の半導体材料上に炭化珪素および炭酸珪素の少なくとも1つからなるエネルギー障壁と、」を、補正後の請求項1における「ベース基板の第1の半導体材料上にシリコンカーバイトおよびシリコン炭化物の少なくとも1つからなるエネルギー障壁と、」との記載に補正することが、誤記の訂正とは認められない。
そうすると、補正事項aは、特許法第17条の2第5項第3号に掲げる「誤記の訂正」を目的とするものとは認められない。
オ 以上から、補正事項aは、特許法第17条の2第5項の第1号ないし第4号に掲げるいずれを目的としたものにも該当しない。

(3-2) 補正事項bについて
補正前の請求項1に係る発明の発明特定事項である「エネルギー障壁」は、ソース領域、ドレイン領域、及び前記ソース領域と前記ドレイン領域との間のチャネルの直下に、前記ソース領域、前記ドレイン領域、及び前記チャネルの全体の長さに延びるものであり、補正後の請求項1に係る発明の発明特定事項である「エネルギー障壁」は、ソース領域、ドレイン領域、及び前記ソース領域と前記ドレイン領域との間のチャネルよりなる第2の半導体材料の直下に、前記ソース領域、前記ドレイン領域、及び前記チャネルの全体の長さに延びるものであることから、補正事項bは、特許請求の範囲を減縮するものとは認められない。
そうすると、補正事項bは、特許法第17条の2第5項第2号に掲げる「特許請求の範囲の減縮(第36条第5項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであつて、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。)」を目的とする補正とは認められない。
また、補正事項bは、特許法第17条の2第5項の他の各号に掲げる、「請求項の削除」、「誤記の訂正」、「明りょうでない記載の釈明(拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る。)」のいずれを目的としたものとも認められない。
以上から、補正事項bは、特許法第17条の2第5項の第1号ないし第4号に掲げるいずれを目的としたものにも該当しない。

(3-3) 補正の適法性についてのまとめ
したがって、補正事項a及びbを含む本件補正は、特許法第17条の2第5項の規定に違反するので、請求項2ないし12の補正事項について検討するまでもなく、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

(4) 独立特許要件について
(4-1) はじめに
上記(3)において検討したとおり、本件補正は、特許法第17条の2第5項の規定に違反するものであるが、仮に本件の請求項1に係る補正が、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものを含むものであるとして、本件補正が、特許法第17条の2第6項において準用する同法第126条第7項の規定に適合するか否かについて、以下、検討する。

(4-2) 補正後の請求項1に係る発明
本件補正による補正後の請求項1ないし12に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その請求項1ないし12に記載されている事項により特定されるとおりのものであって、そのうちの補正後の請求項1に係る発明(以下「補正後の発明」という。)は、その請求項1に記載されている事項により特定される上記2.(1)の補正後の請求項1として記載したとおりのものである。

(4-3)
(4-3-1) 原査定の拒絶の理由に引用され、本願の優先権主張の日の前である2008年6月に外国において頒布された刊行物であるJ. W. HAN et al.,Band offset FinFET-based URAM (Unified-RAM) built on SiC for multi-functioning NVM and capacitorless 1T-DRAM,2008 Symposium on VLSI Technology Digest of Technical Papers,2008年 6月,p.200-201(以下「引用文献」という。)には、図1ないし13とともに、以下の事項が記載されている。(合議体において翻訳。また、下線は、当合議体において付与したものである。以下、同じ。)

ア 「Device Fabrication
The process sequence is summarized in Fig. 2. First, a Si/Si_(0.99)C_(0.0l) layer is epitaxially grown for the band offset, and buried n-implantation is carried out in the case of the control group. The subsequent steps correspond with those of the bulk FinFET SONOS process flow [7]. The fabricated device dimensions and parameters are summarized in Table 1. SEM/TEM images are shown in Fig. 3.」(200ページ左欄第29行?第35行)
(訳:デバイスの製造
プロセスの順序は、図2にまとめられている。まず、バンドオフセットのために、Si/Si_(0.99)C_(0.01)層がエピタキシャル成長され、対照群として埋め込みn注入が実施された。その後の工程は、バルクFinFETのSONOSプロセスフローに対応する[7]。製造されたデバイスの寸法およびパラメーターは、表1にまとめられている。SEM/TEM像は、図3に示されている。)

イ 「1T-DRAM characteristics - A floating body effect in bulk devices is originated from the buried n-well or the valence band offset of Si/SiC. Fig. 7 shows the 1T-DRAM operation mechanism. For programming, the holes generated by impact ionization are stored in the Si body on band offset. For erasing, accumulated holes are eliminated by the forward biased drain. As evidence of holes accumulation, a kink appears in the I_(D)-V_(D) curves, as shown in Fig. 8. A simulated contour of the hole concentration in Fig. 9 clearly shows that both the buried n-well and the band offset of Si/SiC can store holes.」(200ページ右欄第1行?第9行)
(訳:1T-DRAMの特性 - バルクデバイスにおけるフローティングボディ効果は、埋め込みnウェルまたはSi/SiCにおける価電子帯のオフセットに由来している。図7は、1T-DRAMの動作メカニズムを示している。プログラミングについて、インパクトイオン化によって発生したホールは、バンドオフセット上のSiボディに蓄積される。消去について、蓄積されたホールは、順方向バイアスされたドレインによって除去される。図8に示すように、ホールが蓄積された証拠として、I_(D)-V_(D)カーブにキンクが現れている。図9のシミュレートされたホール濃度の等値線は、埋め込みnウェルとSi/SiCにおけるバンドオフセットの両方とも、ホールを蓄積することができることをはっきりと示している。)

ウ 「As shown in Fig. 12 , positive V_(SUB)(0.1V)0.4V reduces the retention time due to a forwardly biased substrate-drain junction. Although doubled retention time was observed in the buried n-well device by optimal V_(SUB), Si/SiC still shows superior performance to the buried n-well device. Furthermore, these characteristics the Si/SiC device can be improved by increment of the content of C in SiC, as this will provide an enlarged valence band offset [8].」(200ページ右欄第19行?第27行)
(訳:図12に示すように、正のV_(SUB)(0.1V<V_(SUB)<0.3V)は、バリア高さを上昇させ、結果として保持時間の増加をもたらす。対照的に、V_(SUB)>0.4Vは、順方向にバイアスされた基板とドレインとの接合に起因して、保持時間を減少させる。2倍の保持時間が、埋め込みnウェルデバイスにおいて最適のV_(SUB)付近で観察されたが、Si/SiCは、埋め込みnウエルデバイスよりもさらに優れた性能を示している。さらに、Si/SiCデバイスのこれらの特性は、SiC中のC含有量の増加によって改善することができ、このことによって、価電子帯のオフセットが拡大されるようになる。)

エ また、引用文献の図2には、Si/SiCをエピタキシャル成長した後に、フィンパターニング、STI形成、O/N/OとポリSi形成、ゲートパターニング、S/D形成が行われることや、フィンの上にゲートが形成されている様子が記載されている。

オ また、引用文献の図3には、フィンがp型基板上部のSiと、SiCの層と、Siの層からなる様子や、SiCの層と、Siの層とがほぼ同じ幅である様子や、フィンのSiの層の上にゲートが形成されている様子や、フィンのゲートの両側の部分にS/Dが形成されている様子が記載されている。

カ また、引用文献の図7や図9には、SiCの上のSiの部分にホールが蓄積している様子が記載されている。

キ また、引用文献の図12には、Si/SiCのデバイスの保持時間が、埋め込みnウェルのデバイスの保持時間よりも長い様子が記載されている。

(4-3-2) そうすると、引用文献には、以下の発明(以下「引用発明1」という。)が記載されているものと認められる。

「p型基板の上に、Si_(0.99)C_(0.01)の層と、Siの層が形成され、Siの層の上にゲートが形成され、Siの層のゲートの両側の部分にS/Dが形成されることによりFinFETが形成され、Si_(0.99)C_(0.01)の層とSiの層とにより価電子帯のオフセットがもたらされ、Siの層にホールが蓄積されるデバイス。」

(4-4) 対比
(4-4-1) 引用発明1の「p型基板」は、補正後の発明の「ベース基板の第1の半導体材料」に相当する。

(4-4-2) 引用発明1の「Si_(0.99)C_(0.01)の層」は、「Siの層」との間に、価電子帯のオフセットをもたらし、Siの層にホールを蓄積するものであることから、補正後の発明の「シリコンカーバイトおよびシリコン炭化物の少なくとも1つからなるエネルギー障壁」と、「エネルギー障壁」である点で共通する。

(4-4-3) 引用発明1の「S/D」は、補正後の発明の「ソース領域」及び「ドレイン領域」に相当し、この「S/D」が形成されている「Siの層」は、補正後の発明の「前記エネルギー障壁上の、ソース領域、ドレイン領域、及び前記ソース領域と前記ドレイン領域との間のチャネルよりなる第2の半導体材料」に相当する。

(4-4-4) 引用発明1の「Siの層の上」に形成されている「ゲート」は、補正後の発明の「前記第2の半導体材料の上に設けられたゲート」に相当する。

(4-4-5) 引用発明1の「FinFET」は、「Siの層の上にゲートが形成され、Siの層のゲートの両側の部分にS/Dが形成されることにより」形成されるものであることから、補正後の発明の「前記エネルギー障壁を覆う少なくとも1つのトランジスタ」に相当する。

(4-4-6) 引用発明1の「デバイス」は、「Siの層」をその構成とするものであることから、補正後の発明の「半導体デバイス」に相当する。

(4-4-7) そうすると、補正後の発明と引用発明1とは、
「ベース基板の第1の半導体材料上のエネルギー障壁と、
前記エネルギー障壁を覆う少なくとも1つのトランジスタは、
前記エネルギー障壁上の、ソース領域、ドレイン領域、及び前記ソース領域と前記ドレイン領域との間のチャネルよりなる第2の半導体材料と、
前記第2の半導体材料の上に設けられたゲートと、
を含む半導体デバイス。」
である点で一致し、次の2点で相違する。

(相違点1) 補正後の発明の「エネルギー障壁」は、「シリコンカーバイトおよびシリコン炭化物の少なくとも1つからなる」のに対して、引用発明1の「Si_(0.99)C_(0.01)の層」は、1%のCを含むものである点。

(相違点2) 補正後の発明の「エネルギー障壁」は、「第2の半導体材料の直下に、前記ソース領域、前記ドレイン領域、及び前記チャネルの全体の長さに延びることを特徴とする」ものであるのに対して、引用発明1は、そのような特定がない点。

(4-5) 判断
(4-5-1) 相違点1について
はじめに、補正後の発明の「シリコン炭化物」について検討する。
本願明細書には、補正後の発明の「シリコン炭化物」について「他の実施形態では、エネルギー障壁18が、いわゆる「シリコン炭化物(carbonated silicon)」すなわちSi:Cを含むことがあるが、こうしたシリコン炭化物中では、結晶構造中の分子のうち約1.4%もの分子が炭素を含んでいる。」(段落0014)と記載されている。
してみれば、補正後の発明の「シリコン炭化物」は、約1.4%の炭素原子を含むものであると解することができる。
次に、引用発明1について検討する。
上記(4-3-1)ウより、引用文献には「2倍の保持時間が、埋め込みnウェルデバイスにおいて最適のV_(SUB)付近で観察されたが、Si/SiCは、埋め込みnウエルデバイスよりもさらに優れた性能を示している。さらに、Si/SiCデバイスのこれらの特性は、SiC中のC含有量の増加によって改善することができ、このことによって、価電子帯のオフセットが拡大されるようになる。」ことが記載されていると認められ、引用発明1において、「Si_(0.99)C_(0.01)の層」のC含有量を増加させることは、引用文献の上記の記載に接した当業者が当然に行い得るものであるといえる。
そうすると、引用発明1において、「Si_(0.99)C_(0.01)の層」のC含有量を増加させて約1.4%の炭素原子を含むものとすることは、当業者が適宜なし得たものと認められる。
また、仮に、出願当初の特許請求の範囲の請求項12の「前記シリコン炭化物が、最大で約1.4%の炭素原子を含む」との記載を参酌して、本願明細書の上記記載を、「シリコン炭化物(carbonated silicon)」すなわちSi:Cを含むことがあるが、こうしたシリコン炭化物中では、結晶構造中の分子のうち最大で約1.4%もの分子が炭素を含んでいる。」のことであると解したとすると、「1%」は「最大で約1.4%」に含まれるから、引用発明1の「Si_(0.99)C_(0.01)の層」は、補正後の発明の「シリコン炭化物」からなる「エネルギー障壁」に相当するといえる。
よって、相違点1は、引用発明1において当業者が適宜なし得たものであるか、あるいは実質的な相違点とはいえないものである。

(4-5-2) 相違点2について
上記(4-3-1)ア及びエより、引用発明1の「Si_(0.99)C_(0.01)の層」及び「Siの層」は、「p型基板」の上にSi/SiCをエピタキシャル成長した後に、フィンパターニングをすることにより形成されたものであり、上記(4-3-1)オより、引用発明1の「Si_(0.99)C_(0.01)の層」と、「Siの層」とはほぼ同じ幅であることから、引用発明1の「Si_(0.99)C_(0.01)の層」は、「Siの層」の全体の下に存在しているといえる。
よって、相違点2は、補正後の発明と引用発明1との実質的な相違点であるとはいえず、仮にそうでないとしても、引用発明1において、当業者が適宜なし得たものである。

(4-5-3) 審判請求人の主張について
請求人は、審判請求書において、「引用文献1には、本願の補正後の請求項1に係る発明の特有の構成は、記載も、教示も、示唆もされていません。」と主張している。
しかしながら、引用文献に、本願の補正後の請求項1に係る発明のどの構成についての主張であるのかについて、具体的な記載がない。
よって、請求人の上記の主張は採用することはできない。

(4-6) 独立特許要件についてのまとめ
以上検討したとおり、補正後の発明と引用発明1との相違点は、当業者が適宜なし得たものであるか、あるいは、実質的な相違点であるとはいえないものであることから、補正後の発明は、特許法第29条第2項の規定、又は、特許法第29条第1項第3号の規定により、特許出願の際、独立して特許を受けることができない。
よって、仮に本件の請求項1に係る補正が、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものを含むものであるとしても、本件補正は、特許法第17条の2第6項において準用する同法第126条第7項の規定に適合しないものであることから、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

(5) さらなる検討
上記(3)において検討したとおり、本件補正は、特許法第17条の2第5項の規定に違反するものであるが、仮に本件補正が、特許法第17条の2第5項第3号に掲げる事項、又は、特許法第17条の2第5項第4号に掲げる事項を目的とする補正であり、適法なものであると認めたと場合には、上記(4)において検討したとおり、補正後の発明は、特許法第29条第2項の規定、又は、特許法第29条第1項第3号の規定により、特許を受けることができないから、本願は、拒絶をすべきものである。

3.本願発明
平成26年10月3日になされた手続補正は上記のとおり却下されたので、本願の請求項1ないし12に係る発明は、平成26年5月9日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その請求項1ないし12に記載されている事項により特定されるのものであるといえる。
しかしながら、上記2.のとおり、本願の請求項1に記載の「炭酸珪素」なる用語の意味内容が不明であり、本願の請求項1に係る発明は、その要旨を認定することができないものである。
一方、本願の請求項11に係る発明は、「炭酸珪素」なる用語が記載されておらず、その要旨を認定することができるものである。
そこで、本願の請求項11に係る発明は、原査定の理由により拒絶すべきものであるか否かについて、検討する。
本願の請求項11に係る発明(以下「本願発明」という。)は、その請求項11に記載されている事項により特定される以下のとおりのものである。

「 【請求項11】
トランジスタのチャネル内に電荷が蓄積される期間を長くする方法であって、
ベース基板の半導体材料の表面上にシリコンカーバイトとシリコン炭化物の少なくとも1つにより構成されるエネルギー障壁を形成するステップと、
ソース領域、ドレイン領域、及びエネルギー障壁上のトランジスタのチャネルを形成するステップと、
前記チャネルに電荷を蓄積するステップと、
を含む方法。」

4.引用文献に記載された発明
これに対して、原査定の拒絶の理由に引用された上記の引用文献には、上記2.(4-3-1)に記載したとおりの事項が記載されているものと認められ、以下の発明(以下「引用発明2」という。)が記載されているものと認められる。

「p型基板の上に、Si_(0.99)C_(0.01)の層と、Siの層を形成し、Siの層の上にゲートを形成し、Siの層のゲートの両側の部分にS/Dを形成することによりFinFETを形成し、インパクトイオン化によって発生したホールを、バンドオフセット上のSiボディに蓄積する方法であって、Si/SiCの保持時間は、埋め込みnウェルの保持時間よりも長い。」

5.対比
(1) 引用発明2の「p型基板」は、本願発明の「ベース基板の第1の半導体材料」に相当する。

(2) 引用発明2の「p型基板の上に、Si_(0.99)C_(0.01)の層」「を形成」する工程は、本願発明の「ベース基板の半導体材料の表面上にシリコンカーバイトとシリコン炭化物の少なくとも1つにより構成されるエネルギー障壁を形成するステップ」と、「ベース基板の半導体材料の表面上にエネルギー障壁を形成するステップ」である点で共通する。

(3) 引用発明2の「Siの層」は、「Si_(0.99)C_(0.01)の層」の上に形成され、「Siの層のゲートの両側の部分にS/Dを形成」する工程において、SとDの間には本願発明の「チャネル」に相当する構成が形成されるものといえるから、引用発明2の「p型基板の上に」「Siの層を形成し、Siの層の上にゲートを形成し、Siの層のゲートの両側の部分にS/Dを形成することによりFinFETを形成」する構成は、本願発明の「ソース領域、ドレイン領域、及びエネルギー障壁上のトランジスタのチャネルを形成するステップ」に相当する。

(4) 引用発明2の「バンドオフセット上のSiボディ」は、本願発明の「チャネル」に相当し、引用発明2の「インパクトイオン化によって発生したホールを、バンドオフセット上のSiボディに蓄積する」との構成は、本願発明の「前記チャネルに電荷を蓄積するステップ」に相当する。

(5) 引用発明2は、「p型基板の上に、Si_(0.99)C_(0.01)の層と、Siの層を形成し、Siの層の上にゲートを形成し、Siの層のゲートの両側の部分にS/Dを形成することによりFinFETを形成」する工程を含み、「Si/SiCの保持時間は、埋め込みnウェルの保持時間よりも長い」ものであることから、引用発明2の「方法」は、本願発明の「トランジスタのチャネル内に電荷が蓄積される期間を長くする方法」に相当する。

(6) そうすると、本願発明と引用発明2とは、
「トランジスタのチャネル内に電荷が蓄積される期間を長くする方法であって、
ベース基板の半導体材料の表面上にエネルギー障壁を形成するステップと、
ソース領域、ドレイン領域、及びエネルギー障壁上のトランジスタのチャネルを形成するステップと、
前記チャネルに電荷を蓄積するステップと、
を含む方法。」
である点で一致し、次の1点で相違する。

(相違点3) 本願発明の「エネルギー障壁」は、「シリコンカーバイトおよびシリコン炭化物の少なくとも1つからなる」のに対して、引用発明2の「Si_(0.99)C_(0.01)の層」は、1%のCを含むものである点。

6.判断
上記2.(4-5-1)において検討した相違点1の判断と同様の判断により、相違点3は、引用発明2において当業者が適宜なし得たものであるか、あるいは実質的な相違点とはいえないものである。

よって、本願発明は、特許法第29条第2項の規定、又は、特許法第29条第1項第3号の規定により、特許を受けることができない。

7.むすび
以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2015-09-08 
結審通知日 2015-09-15 
審決日 2015-09-28 
出願番号 特願2011-539583(P2011-539583)
審決分類 P 1 8・ 57- Z (H01L)
P 1 8・ 121- Z (H01L)
P 1 8・ 113- Z (H01L)
最終処分 不成立  
前審関与審査官 大橋 達也  
特許庁審判長 河口 雅英
特許庁審判官 加藤 浩一
綿引 隆
発明の名称 エネルギー障壁がトランジスタ・チャネルに隣接したトランジスタを有する半導体デバイス構造体および関連方法  
代理人 大菅 義之  
代理人 野村 泰久  
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