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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1312335
審判番号 不服2014-25993  
総通号数 197 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2016-05-27 
種別 拒絶査定不服の審決 
審判請求日 2014-12-19 
確定日 2016-03-09 
事件の表示 特願2010- 11238「半導体装置の製造方法」拒絶査定不服審判事件〔平成23年 1月20日出願公開、特開2011- 14867〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成22年1月21日(パリ条約による優先権主張2009年7月3日、大韓民国)の出願であって、平成26年2月7日付けの拒絶理由通知に対して、同年5月13日に意見書及び手続補正書が提出されたが、同年8月7日付けで拒絶査定がなされ、これに対して、同年12月19日に拒絶査定を不服とする審判請求がなされるとともに手続補正書が提出されたものである。

第2.補正の却下の決定
【補正の却下の決定の結論】
平成26年12月19日に提出された手続補正書でした手続補正(以下「本件補正」という。)を却下する。

【理由】
1.本件補正の内容
本件補正は、補正前の特許請求の範囲の請求項1?28を、補正後の特許請求の範囲の請求項1?28に補正するものであり、その内容は以下のとおりである。

(補正前)
「 【請求項1】
基板の全面にプラグ導電膜を形成するステップと、
前記プラグ導電膜及び基板をエッチングして第1トレンチを形成するステップと、
前記第1トレンチをギャップフィルする素子分離膜を形成するステップと、
前記プラグ導電膜をエッチングしてランディングプラグを形成するステップと、
前記ランディングプラグ間の基板及び前記素子分離膜をエッチングして第2トレンチを形成するステップと、
前記第2トレンチの表面上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に前記第2トレンチの一部を埋め込む埋め込みゲートを形成するステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項2】
前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップと、
前記プラグ導電膜を露出させるコンタクトホールを形成するステップと、
をさらに含むことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記シール膜は、酸化膜、窒化膜、及び窒化膜と酸化膜とが積層された二重膜から選択されたいずれか1つを含むことを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項4】
前記プラグ導電膜は、金属膜またはポリシリコン膜を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項5】
前記ランディングプラグを形成するステップ及び第2トレンチを形成するステップは、
ハードマスク膜をエッチングバリアとして用いて行われることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項6】
前記プラグ導電膜上にハードマスク窒化膜をさらに形成し、前記ハードマスク窒化膜が、前記埋め込みゲートの形成時に除去されることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項7】
基板に素子分離膜を形成するステップと、
前記基板の全面にプラグ導電膜を形成するステップと、
前記プラグ導電膜をエッチングしてランディングプラグを形成するステップと、
前記ランディングプラグ間の基板及び前記素子分離膜をエッチングしてトレンチを形成するステップと、
前記トレンチの表面上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項8】
前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップと、
前記ランディングプラグの表面を露出させるコンタクトホールを形成するステップと、
をさらに含むことを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項9】
前記シール膜は、酸化膜、窒化膜、及び窒化膜と酸化膜とが積層された二重膜から選択されたいずれか1つを含むことを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項10】
前記プラグ導電膜は、金属膜またはポリシリコン膜を含むことを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項11】
前記ランディングプラグを形成するステップ及びトレンチを形成するステップは、
ハードマスク膜をエッチングバリアとして用いて行われることを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項12】
セル領域と周辺領域とが画定された基板の前記周辺領域上にゲート絶縁膜及びゲート導電膜を形成するステップと、
前記基板の全面にプラグ導電膜を形成するステップと、
前記プラグ導電膜及び基板をエッチングして第1トレンチを形成するステップと、
前記第1トレンチをギャップフィルする素子分離膜を形成するステップと、
前記プラグ導電膜をエッチングして前記セル領域にランディングプラグを形成するステップと、
前記ランディングプラグ間の基板及び前記素子分離膜をエッチングして第2トレンチを形成するステップと、
前記第2トレンチの表面上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に前記第2トレンチの一部を埋め込む埋め込みゲートを形成するステップと、
前記周辺領域においてゲートを形成するためのゲートパターニングを行うステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項13】
前記ゲートパターニングを行うステップの前に、
前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップと、
前記シール膜を含む基板の全面を覆うキャップ膜を形成するステップと、
前記周辺領域がオープンされるように前記キャップ膜をエッチングするステップと、
をさらに含むことを特徴とする請求項12に記載の半導体装置の製造方法。
【請求項14】
前記シール膜は、酸化膜、窒化膜、及び窒化膜と酸化膜とが積層された二重膜から選択されたいずれか1つを含むことを特徴とする請求項13に記載の半導体装置の製造方法。
【請求項15】
前記キャップ膜は、窒化膜と酸化膜とを積層して形成されることを特徴とする請求項13に記載の半導体装置の製造方法。
【請求項16】
前記セル領域に残留するキャップ膜の一部をエッチングして前記ランディングプラグの表面を露出させるコンタクトホールを形成するステップをさらに含むことを特徴とする請求項13に記載の半導体装置の製造方法。
【請求項17】
前記プラグ導電膜は、金属膜またはポリシリコン膜を含むことを特徴とする請求項12に記載の半導体装置の製造方法。
【請求項18】
前記ランディングプラグを形成するステップ及び第2トレンチを形成するステップは、
ハードマスク膜をエッチングバリアとして用いて行われることを特徴とする請求項12に記載の半導体装置の製造方法。
【請求項19】
前記周辺領域上に選択的にゲート絶縁膜及びゲート導電膜を形成するステップは、
前記基板の全面に前記ゲート絶縁膜及びゲート導電膜を順に形成するステップと、
セル領域オープン工程により前記ゲート導電膜及びゲート絶縁膜を前記周辺領域にのみ残留させるステップと、
を含むことを特徴とする請求項12に記載の半導体装置の製造方法。
【請求項20】
前記プラグ導電膜上にハードマスク窒化膜をさらに形成し、前記ハードマスク窒化膜が、前記埋め込みゲートの形成時に除去されることを特徴とする請求項12に記載の半導体装置の製造方法。
【請求項21】
セル領域と周辺領域とが画定された基板に素子分離膜を形成するステップと、
前記周辺領域の基板上に選択的にゲート絶縁膜及びゲート導電膜を形成するステップと、
前記基板の全面にプラグ導電膜を形成するステップと、
前記プラグ導電膜をエッチングして前記セル領域にランディングプラグを形成するステップと、
前記ランディングプラグ間の基板及び前記素子分離膜をエッチングしてトレンチを形成するステップと、
前記トレンチの表面上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、
前記周辺領域においてゲートを形成するためのゲートパターニングを行うステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項22】
前記ゲートパターニングを行うステップの前に、
前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップと、
前記シール膜を含む基板の全面を覆うキャップ膜を形成するステップと、
前記周辺領域がオープンされるように前記キャップ膜をエッチングするステップと、
をさらに含むことを特徴とする請求項21に記載の半導体装置の製造方法。
【請求項23】
前記シール膜は、酸化膜、窒化膜、及び窒化膜と酸化膜とが積層された二重膜から選択されたいずれか1つを含むことを特徴とする請求項22に記載の半導体装置の製造方法。
【請求項24】
前記キャップ膜は、窒化膜と酸化膜とを積層して形成されることを特徴とする請求項22に記載の半導体装置の製造方法。
【請求項25】
前記セル領域に残留するキャップ膜の一部をエッチングして前記ランディングプラグの表面を露出させるコンタクトホールを形成するステップをさらに含むことを特徴とする請求項21に記載の半導体装置の製造方法。
【請求項26】
前記プラグ導電膜は、金属膜またはポリシリコン膜を含むことを特徴とする請求項21に記載の半導体装置の製造方法。
【請求項27】
前記ランディングプラグを形成するステップ及びトレンチを形成するステップは、
ハードマスク膜をエッチングバリアとして用いて行われることを特徴とする請求項21に記載の半導体装置の製造方法。
【請求項28】
前記周辺領域上に選択的にゲート絶縁膜及びゲート導電膜を形成するステップは、
前記基板の全面に前記ゲート絶縁膜及びゲート導電膜を順に形成するステップと、
セル領域オープン工程により前記ゲート導電膜及びゲート絶縁膜を前記周辺領域にのみ残留させるステップと、
を含むことを特徴とする請求項21に記載の半導体装置の製造方法。」

(補正後)
「 【請求項1】
基板の全面にプラグ導電膜を形成するステップと、
前記プラグ導電膜及び基板をエッチングして第1トレンチを形成するステップと、
前記第1トレンチをギャップフィルする素子分離膜を形成するステップと、
前記プラグ導電膜をエッチングしてランディングプラグを形成するステップと、
前記ランディングプラグ間の基板をエッチングして第2トレンチを形成するステップと、
前記第2トレンチの表面上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に前記第2トレンチの一部を埋め込む埋め込みゲートを形成するステップと、
前記埋め込みゲートの上部及び前記ライディングプラグ間をギャップフィルするシール膜を形成するステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項2】
前記プラグ導電膜を露出させるコンタクトホールを形成するステップをさらに含むことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記シール膜は、酸化膜、窒化膜、及び窒化膜と酸化膜とが積層された二重膜から選択されたいずれか1つを含むことを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項4】
前記プラグ導電膜は、金属膜またはポリシリコン膜を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項5】
前記ランディングプラグを形成するステップ及び第2トレンチを形成するステップは、
ハードマスク膜をエッチングバリアとして用いて行われることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項6】
前記プラグ導電膜上にハードマスク窒化膜をさらに形成し、前記ハードマスク窒化膜が、前記埋め込みゲートの形成時に除去されることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項7】
基板に素子分離膜を形成するステップと、
前記基板の全面にプラグ導電膜を形成するステップと、
前記プラグ導電膜をエッチングしてランディングプラグを形成するステップと、
前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップと、
前記トレンチの表面上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、
前記埋め込みゲートの上部及び前記ライディングプラグ間をギャップフィルするシール膜を形成するステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項8】
前記ランディングプラグの表面を露出させるコンタクトホールを形成するステップをさらに含むことを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項9】
前記シール膜は、酸化膜、窒化膜、及び窒化膜と酸化膜とが積層された二重膜から選択されたいずれか1つを含むことを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項10】
前記プラグ導電膜は、金属膜またはポリシリコン膜を含むことを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項11】
前記ランディングプラグを形成するステップ及びトレンチを形成するステップは、
ハードマスク膜をエッチングバリアとして用いて行われることを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項12】
セル領域と周辺領域とが画定された基板の前記周辺領域上にゲート絶縁膜及びゲート導電膜を形成するステップと、
前記基板の全面にプラグ導電膜を形成するステップと、
前記プラグ導電膜及び基板をエッチングして第1トレンチを形成するステップと、
前記第1トレンチをギャップフィルする素子分離膜を形成するステップと、
前記プラグ導電膜をエッチングして前記セル領域にランディングプラグを形成するステップと、
前記ランディングプラグ間の基板をエッチングして第2トレンチを形成するステップと、
前記第2トレンチの表面上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に前記第2トレンチの一部を埋め込む埋め込みゲートを形成するステップと、
前記埋め込みゲートの上部及び前記ライディングプラグ間をギャップフィルするシール膜を形成するステップと、
前記周辺領域においてゲートを形成するためのゲートパターニングを行うステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項13】
前記ゲートパターニングを行うステップの前に、
前記シール膜を含む基板の全面を覆うキャップ膜を形成するステップと、
前記周辺領域がオープンされるように前記キャップ膜をエッチングするステップと、
をさらに含むことを特徴とする請求項12に記載の半導体装置の製造方法。
【請求項14】
前記シール膜は、酸化膜、窒化膜、及び窒化膜と酸化膜とが積層された二重膜から選択されたいずれか1つを含むことを特徴とする請求項13に記載の半導体装置の製造方法。
【請求項15】
前記キャップ膜は、窒化膜と酸化膜とを積層して形成されることを特徴とする請求項13に記載の半導体装置の製造方法。
【請求項16】
前記セル領域に残留するキャップ膜の一部をエッチングして前記ランディングプラグの表面を露出させるコンタクトホールを形成するステップをさらに含むことを特徴とする請求項13に記載の半導体装置の製造方法。
【請求項17】
前記プラグ導電膜は、金属膜またはポリシリコン膜を含むことを特徴とする請求項12に記載の半導体装置の製造方法。
【請求項18】
前記ランディングプラグを形成するステップ及び第2トレンチを形成するステップは、
ハードマスク膜をエッチングバリアとして用いて行われることを特徴とする請求項12に記載の半導体装置の製造方法。
【請求項19】
前記周辺領域上に選択的にゲート絶縁膜及びゲート導電膜を形成するステップは、
前記基板の全面に前記ゲート絶縁膜及びゲート導電膜を順に形成するステップと、
セル領域オープン工程により前記ゲート導電膜及びゲート絶縁膜を前記周辺領域にのみ残留させるステップと、
を含むことを特徴とする請求項12に記載の半導体装置の製造方法。
【請求項20】
前記プラグ導電膜上にハードマスク窒化膜をさらに形成し、前記ハードマスク窒化膜が、前記埋め込みゲートの形成時に除去されることを特徴とする請求項12に記載の半導体装置の製造方法。
【請求項21】
セル領域と周辺領域とが画定された基板に素子分離膜を形成するステップと、
前記周辺領域の基板上に選択的にゲート絶縁膜及びゲート導電膜を形成するステップと、
前記基板の全面にプラグ導電膜を形成するステップと、
前記プラグ導電膜をエッチングして前記セル領域にランディングプラグを形成するステップと、
前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップと、
前記トレンチの表面上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、
前記埋め込みゲートの上部及び前記ライディングプラグ間をギャップフィルするシール膜を形成するステップと、
前記周辺領域においてゲートを形成するためのゲートパターニングを行うステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項22】
前記ゲートパターニングを行うステップの前に、
前記シール膜を含む基板の全面を覆うキャップ膜を形成するステップと、
前記周辺領域がオープンされるように前記キャップ膜をエッチングするステップと、
をさらに含むことを特徴とする請求項21に記載の半導体装置の製造方法。
【請求項23】
前記シール膜は、酸化膜、窒化膜、及び窒化膜と酸化膜とが積層された二重膜から選択されたいずれか1つを含むことを特徴とする請求項22に記載の半導体装置の製造方法。
【請求項24】
前記キャップ膜は、窒化膜と酸化膜とを積層して形成されることを特徴とする請求項22に記載の半導体装置の製造方法。
【請求項25】
前記セル領域に残留するキャップ膜の一部をエッチングして前記ランディングプラグの表面を露出させるコンタクトホールを形成するステップをさらに含むことを特徴とする請求項22に記載の半導体装置の製造方法。
【請求項26】
前記プラグ導電膜は、金属膜またはポリシリコン膜を含むことを特徴とする請求項21に記載の半導体装置の製造方法。
【請求項27】
前記ランディングプラグを形成するステップ及びトレンチを形成するステップは、
ハードマスク膜をエッチングバリアとして用いて行われることを特徴とする請求項21に記載の半導体装置の製造方法。
【請求項28】
前記周辺領域上に選択的にゲート絶縁膜及びゲート導電膜を形成するステップは、
前記基板の全面に前記ゲート絶縁膜及びゲート導電膜を順に形成するステップと、
セル領域オープン工程により前記ゲート導電膜及びゲート絶縁膜を前記周辺領域にのみ残留させるステップと、
を含むことを特徴とする請求項21に記載の半導体装置の製造方法。」

2.補正事項の整理
(補正事項a)
(補正事項a-1)補正前の請求項1の「前記ランディングプラグ間の基板及び前記素子分離膜をエッチングして第2トレンチを形成するステップ」を、補正後の請求項1の「前記ランディングプラグ間の基板をエッチングして第2トレンチを形成するステップ」と補正すること。

(補正事項a-2)補正前の請求項1の「前記ゲート絶縁膜上に前記第2トレンチの一部を埋め込む埋め込みゲートを形成するステップと、を含む」を、補正後の請求項1の「前記ゲート絶縁膜上に前記第2トレンチの一部を埋め込む埋め込みゲートを形成するステップと、前記埋め込みゲートの上部及び前記ライディングプラグ間をギャップフィルするシール膜を形成するステップと、を含む」と補正すること。

(補正事項b)補正前の請求項2の「前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップと、前記プラグ導電膜を露出させるコンタクトホールを形成するステップと、をさらに含む」を、補正後の請求項2の「前記プラグ導電膜を露出させるコンタクトホールを形成するステップをさらに含む」と補正すること。

(補正事項c)
(補正事項c-1)補正前の請求項7の「前記ランディングプラグ間の基板及び前記素子分離膜をエッチングしてトレンチを形成するステップ」を、補正後の請求項7の「前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップ」と補正すること。

(補正事項c-2)補正前の請求項7の「前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、を含む」を、補正後の請求項7の「前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、前記埋め込みゲートの上部及び前記ライディングプラグ間をギャップフィルするシール膜を形成するステップと、を含む」と補正すること。

(補正事項d)補正前の請求項8の「前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップと、前記ランディングプラグの表面を露出させるコンタクトホールを形成するステップと、をさらに含む」を、補正後の請求項8の「前記ランディングプラグの表面を露出させるコンタクトホールを形成するステップをさらに含む」と補正すること。

(補正事項e)
(補正事項e-1)補正前の請求項12の「前記ランディングプラグ間の基板及び前記素子分離膜をエッチングして第2トレンチを形成するステップ」を、補正後の請求項12の「前記ランディングプラグ間の基板をエッチングして第2トレンチを形成するステップ」と補正すること。

(補正事項e-2)
補正前の請求項12の「前記ゲート絶縁膜上に前記第2トレンチの一部を埋め込む埋め込みゲートを形成するステップと、前記周辺領域においてゲートを形成するためのゲートパターニングを行うステップと、を含む」を、補正後の請求項12の「前記ゲート絶縁膜上に前記第2トレンチの一部を埋め込む埋め込みゲートを形成するステップと、前記埋め込みゲートの上部及び前記ライディングプラグ間をギャップフィルするシール膜を形成するステップと、前記周辺領域においてゲートを形成するためのゲートパターニングを行うステップと、を含む」と補正すること。

(補正事項f)補正前の請求項13の「前記ゲートパターニングを行うステップの前に、前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップと、前記シール膜を含む基板の全面を覆うキャップ膜を形成するステップと、」を、補正後の請求項13の「前記ゲートパターニングを行うステップの前に、前記シール膜を含む基板の全面を覆うキャップ膜を形成するステップと、」と補正すること。

(補正事項g)
(補正事項g-1)補正前の請求項21の「前記ランディングプラグ間の基板及び前記素子分離膜をエッチングしてトレンチを形成するステップ」を、補正後の請求項21の「前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップ」と補正すること。

(補正事項g-2)補正前の請求項21の「前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、前記周辺領域においてゲートを形成するためのゲートパターニングを行うステップと、を含む」を、補正後の請求項21の「前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、前記埋め込みゲートの上部及び前記ライディングプラグ間をギャップフィルするシール膜を形成するステップと、前記周辺領域においてゲートを形成するためのゲートパターニングを行うステップと、を含む」と補正すること。

(補正事項h)補正前の請求項22の「前記ゲートパターニングを行うステップの前に、前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップと、前記シール膜を含む基板の全面を覆うキャップ膜を形成するステップと、」を、補正後の請求項22の「前記ゲートパターニングを行うステップの前に、前記シール膜を含む基板の全面を覆うキャップ膜を形成するステップと、」と補正すること。

3.新規事項の追加の有無及び補正の目的の適否についての検討
(1)補正事項aについて
(1-1)補正事項a-1について
補正事項a-1は、補正前の請求項1に係る発明の発明特定事項である「前記ランディングプラグ間の基板及び前記素子分離膜をエッチングして第2トレンチを形成するステップ」について、「素子分離膜」をエッチングするという発明特定事項を削除する補正であり、特許請求の範囲の拡張に該当するので、特許法第17条の2第5項の各号に掲げられたいずれの事項を目的とするものにも該当しない。
したがって、補正事項a-1は、特許法第17条の2第5項に規定する要件を満たしていない。
また、補正事項a-1は、発明特定事項を削除する補正であるから、補正事項a-1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項a-1は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしている。

(1-2)補正事項a-2について
補正事項a-2は、補正前の請求項1に、補正前の請求項1には存在しなかった発明特定事項である「前記埋め込みゲートの上部及び前記ライディングプラグ間をギャップフィルするシール膜を形成するステップ」を加入する補正であり、補正前の請求項1に係る発明の発明特定事項を限定的に減縮する補正ではないので、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものには、該当しない。
そして、補正事項a-2が、特許法第17条の2第5項第1号に掲げる請求項の削除、同項第3号に掲げる誤記の訂正、及び、同項第4号に掲げる明りょうでない記載の釈明のいずれにも該当しないことは、明らかである。
したがって、補正事項a-2は、特許法第17条の2第5項に規定する要件を満たしていない。
また、補正事項a-2により補正された部分は、当初明細書等における図3Eの記載に基づくものであって、補正事項a-2は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項a-2は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしている。

(2)補正事項bについて
補正事項bは、補正事項a-2にともない、補正前の請求項2に係る発明の発明特定事項である「前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップ」を削除する補正である。
ところで、補正事項a-2は、補正事項bによって補正前の請求項2に係る発明から削除された発明特定事項である「前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップ」を、「ライディングプラグ間」も「ギャップフィルする」と限定的に減縮した発明特定事項を、補正前の請求項1に加入する補正である。
したがって、補正事項bは補正事項a-2を勘案すると、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
よって、補正事項bは補正事項a-2を勘案すると、特許法第17条の2第5項の規定する要件を満たす。
また、補正事項bは、発明特定事項を削除する補正であるから、補正事項bは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項bは、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしている。

(3)補正事項cについて
(3-1)補正事項c-1について
補正事項c-1は、補正前の請求項7に係る発明の発明特定事項である「前記ランディングプラグ間の基板及び前記素子分離膜をエッチングしてトレンチを形成するステップ」について、「素子分離膜」をエッチングするという発明特定事項を削除する補正であり、特許請求の範囲の拡張に該当するので、特許法第17条の2第5項の各号に掲げられたいずれの事項を目的とするものにも該当しない。
したがって、補正事項c-1は、特許法第17条の2第5項に規定する要件を満たしていない。
また、補正事項c-1は、発明特定事項を削除する補正であるから、補正事項c-1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項c-1は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしている。

(3-2)補正事項c-2について
補正事項c-2は、補正前の請求項7に、補正前の請求項7には存在しなかった発明特定事項である「前記埋め込みゲートの上部及び前記ライディングプラグ間をギャップフィルするシール膜を形成するステップ」を加入する補正であり、補正前の請求項7に係る発明の発明特定事項を限定的に減縮する補正ではないので、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものには、該当しない。
そして、補正事項c-2が、特許法第17条の2第5項第1号に掲げる請求項の削除、同項第3号に掲げる誤記の訂正、及び、同項第4号に掲げる明りょうでない記載の釈明のいずれにも該当しないことは、明らかである。
したがって、補正事項c-2は、特許法第17条の2第5項に規定する要件を満たしていない。
また、補正事項c-2により補正された部分は、当初明細書等における図2Gの記載に基づくものであって、補正事項c-2は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項c-2は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしている。

(4)補正事項dについて
補正事項dは、補正事項c-2にともない、補正前の請求項8に係る発明の発明特定事項である「前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップ」を削除する補正である。
ところで、補正事項c-2は、補正事項dによって補正前の請求項8に係る発明から削除された発明特定事項である「前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップ」を、「ライディングプラグ間」も「ギャップフィルする」と限定的に減縮した発明特定事項を、補正前の請求項7に加入する補正である。
したがって、補正事項dは補正事項c-2を勘案すると、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
よって、補正事項dは補正事項c-2を勘案すると、特許法第17条の2第5項の規定する要件を満たす。
また、補正事項dは、発明特定事項を削除する補正であるから、補正事項dは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項dは、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしている。

(5)補正事項eについて
(5-1)補正事項e-1について
補正事項e-1は、補正前の請求項12に係る発明の発明特定事項である「前記ランディングプラグ間の基板及び前記素子分離膜をエッチングして第2トレンチを形成するステップ」について、「素子分離膜」をエッチングするという発明特定事項を削除する補正であり、特許請求の範囲の拡張に該当するので、特許法第17条の2第5項の各号に掲げられたいずれの事項を目的とするものにも該当しない。
したがって、補正事項e-1は、特許法第17条の2第5項に規定する要件を満たしていない。
また、補正事項e-1は、発明特定事項を削除する補正であるから、補正事項e-1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項e-1は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしている。

(5-2)補正事項e-2について
補正事項e-2は、補正前の請求項12に、補正前の請求項12には存在しなかった発明特定事項である「前記埋め込みゲートの上部及び前記ライディングプラグ間をギャップフィルするシール膜を形成するステップ」を加入する補正であり、補正前の請求項12に係る発明の発明特定事項を限定的に減縮する補正ではないので、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものには、該当しない。
そして、補正事項e-2が、特許法第17条の2第5項第1号に掲げる請求項の削除、同項第3号に掲げる誤記の訂正、及び、同項第4号に掲げる明りょうでない記載の釈明のいずれにも該当しないことは、明らかである。
したがって、補正事項e-2は、特許法第17条の2第5項に規定する要件を満たしていない。
また、補正事項e-2により補正された部分は、当初明細書等における図5Hの記載に基づくものであって、補正事項e-2は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項e-2は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしている。

(6)補正事項fについて
補正事項fは、補正事項e-2にともない、補正前の請求項13に係る発明の発明特定事項である「前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップ」を削除する補正である。
ところで、補正事項e-2は、補正事項fによって補正前の請求項13に係る発明から削除された発明特定事項である「前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップ」を、「ライディングプラグ間」も「ギャップフィルする」と限定的に減縮した発明特定事項を、補正前の請求項12に加入する補正である。
したがって、補正事項fは補正事項e-2を勘案すると、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
よって、補正事項fは補正事項e-2を勘案すると、特許法第17条の2第5項の規定する要件を満たす。
また、補正事項fは、発明特定事項を削除する補正であるから、補正事項fは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項fは、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしている。

(7)補正事項gについて
(7-1)補正事項g-1について
補正事項g-1は、補正前の請求項21に係る発明の発明特定事項である「前記ランディングプラグ間の基板及び前記素子分離膜をエッチングしてトレンチを形成するステップ」について、「素子分離膜」をエッチングするという発明特定事項を削除する補正であり、特許請求の範囲の拡張に該当するので、特許法第17条の2第5項の各号に掲げられたいずれの事項を目的とするものにも該当しない。
したがって、補正事項g-1は、特許法第17条の2第5項に規定する要件を満たしていない。
また、補正事項g-1は、発明特定事項を削除する補正であるから、補正事項g-1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項g-1は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしている。

(7-2)補正事項g-2について
補正事項g-2は、補正前の請求項21に、補正前の請求項21には存在しなかった発明特定事項である「前記埋め込みゲートの上部及び前記ライディングプラグ間をギャップフィルするシール膜を形成するステップ」を加入する補正であり、補正前の請求項21に係る発明の発明特定事項を限定的に減縮する補正ではないので、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものには、該当しない。
そして、補正事項g-2が、特許法第17条の2第5項第1号に掲げる請求項の削除、同項第3号に掲げる誤記の訂正、及び、同項第4号に掲げる明りょうでない記載の釈明のいずれにも該当しないことは、明らかである。
したがって、補正事項g-2は、特許法第17条の2第5項に規定する要件を満たしていない。
また、補正事項g-2により補正された部分は、当初明細書等における図4Gの記載に基づくものであって、補正事項g-2は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項g-2は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしている。

(8)補正事項hについて
補正事項hは、補正事項g-2にともない、補正前の請求項22に係る発明の発明特定事項である「前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップ」を削除する補正である。
ところで、補正事項g-2は、補正事項hによって補正前の請求項22に係る発明から削除された発明特定事項である「前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップ」を、「ライディングプラグ間」も「ギャップフィルする」と限定的に減縮した発明特定事項を、補正前の請求項21に加入する補正である。
したがって、補正事項hは補正事項g-2を勘案すると、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
よって、補正事項hは補正事項g-2を勘案すると、特許法第17条の2第5項の規定する要件を満たす。
また、補正事項hは、発明特定事項を削除する補正であるから、補正事項hは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項hは、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしている。

(9)新規事項の追加の有無及び補正の目的の適否についてのまとめ
以上検討したとおり、補正事項a-1?hは、特許法第17条の2第3項に規定する要件を満たしている。よって、本件補正は特許法第17条の2第3項に規定する要件を満たしている。
一方、補正事項b、d、f、hは、補正事項a-2,c-2、e-2、g-2を勘案すると、特許法第17条の2第5項に規定する要件を満たすが、補正事項a-1,a-2、c-1,c-2、e-1、e-2、g-1、g-2は特許法第17条の2第5項に規定する要件を満たしていない。よって、本件補正は特許法第17条の2第5項に規定する要件を満たしていない。

4.独立特許要件の検討
上記「3.新規事項の追加の有無及び補正の目的の適否についての検討」において検討したとおり、本件補正は特許法第17条の2第5項に規定する要件を満たしていない。
しかしながら、本項では、仮に、本件補正が当該要件を満たすとした場合において、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が、いわゆる独立特許要件を満たすものであるか否かについて、請求項7に係る発明に関して、検討する。

(1)補正発明
本件補正による補正後の請求項1?28に係る発明は、本件補正により補正された特許請求の範囲からみて、その特許請求の範囲の請求項1?28に記載されている事項により特定されるとおりのものであり、そのうちの請求項7に係る発明(以下「補正発明」という。)は、次のとおりである。

「【請求項7】
基板に素子分離膜を形成するステップと、
前記基板の全面にプラグ導電膜を形成するステップと、
前記プラグ導電膜をエッチングしてランディングプラグを形成するステップと、
前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップと、
前記トレンチの表面上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、
前記埋め込みゲートの上部及び前記ライディングプラグ間をギャップフィルするシール膜を形成するステップと、
を含むことを特徴とする半導体装置の製造方法。」

(2)各引用例の記載事項と引用発明
(2-1)引用例1
(2-1-1)引用例1の記載事項
本願の優先権主張の日前に外国において頒布され、原査定の根拠となった拒絶理由通知で引用された刊行物である、米国特許第7071059号明細書(以下「引用例1」という。)には、 "METHOD FOR FORMING RECESS GATE OF SEMICONDUCTOR DEVICE"(発明の名称)に関して、Fig.1?Fig.2jとともに、以下の事項が記載されている(なお、摘記箇所に続いて当審訳を記載する。また下線は当審において付加した。以下同じ。)。

a.「In accordance with the above-described conventional method for forming a recess gate of a semiconductor device, when misalignment between a device isolation film and the gate structure occurs resistance of a storage node contact region of one cell of the two sharing one active region occurs due to overlay.」(第1欄第34行?第39行)
(当審訳:半導体装置のリセスゲートを形成する上述した従来の方法に従って、素子分離膜とゲート構造との間のズレが生じたとき、オーバーレイにより、1つの活性領域を共有する2つのセルのうち一方のストレージノードコンタクト領域に抵抗が生じる。)

b.「Moreover, the misalignment between the device isolation film and the gate structure causes the storage contact region to be not completely exposed in a subsequent etching process for forming a landing plug contact hole. As a result, the tWR characteristic of the device is deteriorated.」(第1欄第40行?第44行)
(当審訳:また、素子分離膜とゲート構造との間のズレは、ランディングプラグコンタクトホールを形成するための後続のエッチング工程において、ストレージコンタクト領域が完全に露出しない原因となる。その結果、デバイスのtWR特性が劣化する。)

c.「FIGS. 2 a through 2 d illustrate a method for forming a recess gate of a semiconductor device according to a preferred embodiment of the present invention.」(第2欄第33行?第35行)
(当審訳:図2a-2dは、本発明の好適な実施形態に従って、半導体装置のリセスゲートの形成方法を示している。)

d.「Referring to FIG. 2 a, a device isolation film 110 defining an active region is formed on a semiconductor substrate 100 」(第2欄第36行?第37行)
(当審訳:図2aを参照するに、活性領域を画定する素子分離膜110が半導体基板100に形成される。)

e.「Referring to FIG. 2 b, a polysilicon layer 120 is formed on the entire surface including a surface of the semiconductor substrate 100 . A first photoresist film pattern 130 covering a contact region and exposing a recess gate region is then formed on the polysilicon layer 120 .」(第2欄第38行?第42行)
(当審訳:図2bを参照するに、ポリシリコン層120が半導体基板100の表面を含む全面に形成される。コンタクト領域を覆いリセスゲート領域を露出する第1フォトレジスト膜パターン130がポリシリコン層120上に形成される。)

f.「Referring to FIG. 2 c, the polysilicon layer 120 is etched using the first photoresist film pattern 130 as an etching mask to form a polysilicon layer pattern 125 covering the contact region. Thereafter, the first photoresist film pattern 130 is removed.」(第2欄第43行?第47行)
(当審訳:図2cを参照するに、ポリシリコン層120が第1フォトレジスト膜パターン130をエッチングマスクとして用いてエッチングされ、コンタクト領域を覆うポリシリコン層パターン125が形成される。その後、第1フォトレジスト膜パターン130は除去される。)

g.「Referring to FIG. 2 e, a predetermined thickness of the semiconductor substrate 100 is etched using the polysilicon layer pattern 125 including the insulating film 155 as an etching mask to form the recess gate region 160 in the active region. Preferably, the predetermined thickness of the semiconductor substrate 100 etched ranges from 80 nm to 150 nm.」(第2欄第55行?第61行)
(当審訳:図2eを参照するに、半導体基板100の所定の厚みが、エッチングマスクとして機能する絶縁膜155を含むポリシリコン層パターン125を用いてエッチングされ、活性領域においてリセスゲート領域160を形成する。好ましくは、半導体基板100の所定の厚みは、80nmから150nmの範囲でエッチングされる。)

h.「Referring to FIG. 2 f, a planarized gate polysilicon layer 170 at least filling up the recess gate region 160 is formed on the entire surface.」(第2欄第62行?第64行)
(当審訳:図2fを参照するに、少なくともリセスゲート領域160を充てんする、平坦化されたゲートポリシリコン層170が全面に形成される。)

i.Fig.2eには、リセスゲート領域160をポリシリコン層パターン125とポリシリコン層パターン125の間に形成することが記載されている。

(2-1-2)引用発明
ア.上記d.で記載したとおり、引用例1には、活性領域を画定する素子分離膜110が半導体基板100に形成されることが記載されている。すなわち、引用例1には、活性領域を画定する素子分離膜110を半導体基板100に形成することが記載されている。

イ.上記e.で記載したとおり、引用例1には、ポリシリコン層120が半導体基板100の表面を含む全面に形成されることが記載されている。すなわち、引用例1には、ポリシリコン層120を半導体基板100の表面を含む全面に形成することが記載されている。

ウ.上記f.で記載したとおり、引用例1には、ポリシリコン層120が第1フォトレジスト膜パターン130をエッチングマスクとして用いてエッチングされ、コンタクト領域を覆うポリシリコン層パターン125が形成されることが記載されている。すなわち、引用例1には、ポリシリコン層120を第1フォトレジスト膜パターン130をエッチングマスクとして用いてエッチングし、コンタクト領域を覆うポリシリコン層パターン125を形成することが記載されている。

エ.上記g.で記載したとおり、引用例1には、半導体基板100の所定の厚みが、エッチングマスクとして機能する絶縁膜155を含むポリシリコン層パターン125を用いてエッチングされ、活性領域においてリセスゲート領域160を形成することが記載されている。すなわち、引用例1には、半導体基板100の所定の厚みを、エッチングマスクとして機能する絶縁膜155を含むポリシリコン層パターン125を用いてエッチングし、活性領域においてリセスゲート領域160を形成することが記載されている。
また上記i.で指摘したFig.2eの図示態様には、リセスゲート領域160をポリシリコン層パターン125とポリシリコン層パターン125の間に形成することが記載されている。
以上をまとめると、引用例1には、半導体基板100の所定の厚みを、エッチングマスクとして機能する絶縁膜155を含むポリシリコン層パターン125を用いてエッチングし、活性領域においてリセスゲート領域160を形成するとともに、リセスゲート領域160をポリシリコン層パターン125とポリシリコン層パターン125の間に形成することが記載されている。

オ.上記h.で記載したとおり、引用例1には、少なくともリセスゲート領域160を充てんする、平坦化されたゲートポリシリコン層170が全面に形成されることが記載されている。すなわち、引用例1には、少なくともリセスゲート領域160を充てんする、平坦化されたゲートポリシリコン層170を全面に形成することが記載されている。

カ.上記c.で記載したとおり、引用例1には、半導体装置のリセスゲートの形成方法が記載されている。

キ.以上のア.?カ.から、引用例1には次の発明(以下、「引用発明」という。)が記載されている。

「活性領域を画定する素子分離膜110を半導体基板100に形成し、
ポリシリコン層120を前記半導体基板100の表面を含む全面に形成し、
前記ポリシリコン層120を第1フォトレジスト膜パターン130をエッチングマスクとして用いてエッチングし、コンタクト領域を覆うポリシリコン層パターン125を形成し、
前記半導体基板100の所定の厚みを、エッチングマスクとして機能する絶縁膜155を含む前記ポリシリコン層パターン125を用いてエッチングし、前記活性領域においてリセスゲート領域160を形成するとともに、前記リセスゲート領域160を前記ポリシリコン層パターン125と前記ポリシリコン層パターン125の間に形成し、
少なくとも前記リセスゲート領域160を充てんする、平坦化されたゲートポリシリコン層170を全面に形成する
半導体装置のリセスゲートの形成方法。」

(2-2)引用例2
(2-2-1)引用例2の記載事項
本願の優先権主張の日前に外国において頒布され、原査定の根拠となった拒絶理由通知において引用された刊行物である、韓国公開特許第10-2007-0069755号公報には、図1?図7とともに、次の記載がある。
a.


(当審訳:以下、添付した図面を参照し、本発明の望ましい実施例を詳細に説明する。

まず、本発明の技術的原理を説明すれば、本発明は、バルブ型ゲート及び自己整列コンタクトを有する半導体素子の製造方法に関するものであり、上記素子分離膜用ハードマスク膜を、ポリシリコン膜と窒化膜の積層膜で形成する。次に、上記ポリシリコン膜と窒化膜をリセスゲート用ハードマスク膜として利用し、溝を形成する。

図1?図7は、本発明の半導体素子の製造方法を説明するための工程別断面図で、これを詳しく説明すると、次の通りである。

図1を見ると、アクティブ領域及び素子分離領域が具備された半導体基板(10)上に、ポリシリコン膜(20)と窒化膜(30)を順に蒸着する。次に、上記窒化膜(30)上に素子分離領域を露出させる第1感光膜パターン(図示せず)を形成する。その次に、上記窒化膜(30)とポリシリコン膜(20)をエッチングした後、上記第1感光膜パターンを除去する。続いて、上記露出した基板部分をエッチングし、素子分離領域にトレンチ(40)を形成する。

図2を見ると、上記トレンチ(40)を含むエッチングされた窒化膜(30)上に、ゲート予定領域を露出させる第2感光膜パターン(図示せず)を形成する。次に、上記窒化膜(30)とポリシリコン膜(20)をエッチングし、基板のアクティブ領域のゲート予定領域を露出させる。その次に、上記第2感光膜パターンを除去した状態で、上記トレンチを埋めるように、基板結果物上に素子分離用絶縁膜を蒸着してから、これをCMPした後、続いて、上記CMPした素子分離用絶縁膜を基板部分が露出するまでエッチングし、素子分離膜(50)を形成する。

図3を見ると、上記素子分離膜(50)を含む基板全面上に、ポリシリコン膜(20)と後続のゲート電極物質間の絶縁のためのスペーサ用絶縁膜を形成する。次に、上記スペーサ用絶縁膜を全面エッチングして、上記残留したポリシリコン膜(20)と窒化膜(30)の両側壁にスペーサ(60)を形成する。その次に、上記スペーサ(60)を含む基板全面上に絶縁膜(70)を蒸着する。この時、上記絶縁膜(70)は、シリコン窒化膜(SiN)とシリコン酸化膜(SiO)を順次積層して形成させるか、又は、シリコン窒化膜とシリコン酸化膜を少なくとも2層以上繰り返し積層する。

図4を見ると、上記絶縁膜(70)上に、ゲート予定領域を露出させる第3感光膜パターン(図示せず)を形成する。次に、上記絶縁膜(70)を全面エッチングし、基板のアクティブ領域のゲート予定領域を露出させる。

図5を見ると、上記露出した基板をエッチングし、バルブ型プロファイルを持つ溝(80)を形成すると共に、絶縁膜エッチング時に残留した絶縁膜を除去する。

すなわち、溝を形成するための基板部分のエッチング時、基板に対する低選択比を有するシリコン窒化膜により、基板の深さ(横)は増加するようになり、基板に対する高選択比を有するシリコン膜酸化膜により、基板の幅(縦)が広くなり、結果的にバルブ型プロファイルを持つ溝(80)を形成することになる。

つまり、溝を形成するための基板エッチング時、基板に対する低選択比と高選択比を有するシリコン窒化膜とシリコン酸化膜により、バルブ型プロファイルを有する溝(80)を形成することになる。

図6を見ると、上記溝(80)上にゲート絶縁膜(90a)を形成した後、上記ゲート絶縁膜(90a)が形成された溝(80)及び素子分離膜(50)上にゲート導電膜(90b)を蒸着する。次に、上記ゲート導電膜(90b)をエッチングして、リセスゲート(90)を形成する。

ここで、本発明は、溝を形成するための基板エッチング工程時に使用する露光工程と、ゲート形成のためのゲート材料エッチング工程時に使用する露光工程のような2回の高分解能装置の工程を1回に減らし、ゲートと溝の間に起こるずれの問題を解決することができる。

又、上記シリコン窒化膜とシリコン酸化膜を利用して溝を形成することにより、工程簡略化が可能となる。

図7を見ると、上記エッチングされたゲート導電膜(90b)を含む基板上に、層間絶縁膜(100)を蒸着する。次に、上記ポリシリコン膜(20)が露出するまで層間絶縁膜(100)をCMPしてポリシリコン膜(20)を露出させると共に、ゲート(90)間にランディングプラグコンタクト(110)を形成する。

ここで、本発明は、素子分離用エッチングマスクとして使用するポリシリコン膜をランディングプラグコンタクトとして使用することにより、ずれのないランディングプラグコンタクトを形成することができる。

したがって、本発明は、リセスゲート及びランディングプラグコンタクトをずれなく形成することができ、又、工程段階を簡素化することにより、結果的に素子の歩留まりの向上を期待することができる。

以後は、図示していないが、公知の一連の後続工程を順番に行い、本発明による半導体素子を製造する。)

b.dｒaｗing6、dｒaｗing7の図示態様には、ゲート導電膜(90b)の高さをポリシリコン膜(20)の高さより低くすることが記載されている。

(2-2-2)引用例2に記載の技術
上記(2-2-1)から,引用例2には,次の技術事項が記載されていると認められる。

「ゲート導電膜(90b)をエッチングして、ゲート導電膜(90b)の高さをポリシリコン膜(20)の高さより低くし、エッチングされたゲート導電膜(90b)を含む基板上に、層間絶縁膜(100)を蒸着し、ポリシリコン膜(20)が露出するまで層間絶縁膜(100)をCMPしてポリシリコン膜(20)を露出させ、ポリシリコン膜をランディングプラグコンタクトとして使用すること。」

(3)対比
補正発明と引用発明とを対比する。

ア.引用発明の「素子分離膜110」は、補正発明の「素子分離膜」に相当する。
また引用発明の「半導体基板100」は、補正発明の「基板」に相当する。
したがって、引用発明の「活性領域を画定する素子分離膜110を半導体基板100に形成」することは、補正発明の「基板に素子分離膜を形成するするステップ」に相当する。

イ.引用発明の「ポリシリコン層120」は、補正発明の「プラグ導電膜」に相当する。
したがって、引用発明の「ポリシリコン層120を前記半導体基板100の表面を含む全面に形成」することは、補正発明の「前記基板の全面にプラグ導電膜を形成するステップ」に相当する。

ウ.引用発明の「ポリシリコン層パターン125」は、補正発明の「ランディングプラグ」に相当する。
したがって、引用発明の「前記ポリシリコン層120を第1フォトレジスト膜パターン130をエッチングマスクとして用いてエッチングし、コンタクト領域を覆うポリシリコン層パターン125を形成」することは、補正発明の「前記プラグ導電膜をエッチングしてランディングプラグを形成するステップ」に相当する。

エ.引用発明の「リセスゲート領域160」は、「絶縁膜155を含むポリシリコン層パターン125」を「エッチングマスク」として、「半導体基板100の所定の厚み」を「エッチング」したものであるから、「リセスゲート領域160」が「半導体基板100」に形成されたトレンチであるということができる。
したがって、引用発明の「前記半導体基板100の所定の厚みを、エッチングマスクとして機能する絶縁膜155を含む前記ポリシリコン層パターン125を用いてエッチングし、前記活性領域においてリセスゲート領域160を形成するとともに、前記リセスゲート領域160を前記ポリシリコン層パターン125と前記ポリシリコン層パターン125の間に形成」することは、補正発明の「前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップ」に相当する。

オ.引用発明では、少なくとも「リセスゲート領域160」を「充てん」する、平坦化された「ゲートポリシリコン層170」を全面に形成することから、引用発明の「ゲートポリシリコン層170」は、「リセスゲート領域160」を埋め込むものと認められる。
したがって、引用発明の「少なくとも前記リセスゲート領域160を充てんする、平坦化されたゲートポリシリコン層170を全面に形成」することと、補正発明の「前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップ」とは、「前記トレンチを埋め込む埋め込みゲートを形成するステップ」という点で共通する。

カ.引用発明の「半導体装置のリセスゲートの形成方法」は、補正発明の「半導体装置の製造方法」に相当する。

キ.そうすると、補正発明と引用発明とは、以下の点で一致し、以下の各点で相違している。

≪一致点≫
「基板に素子分離膜を形成するステップと、
前記基板の全面にプラグ導電膜を形成するステップと、
前記プラグ導電膜をエッチングしてランディングプラグを形成するステップと、
前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップと、
前記トレンチを埋め込む埋め込みゲートを形成するステップと、
を含むことを特徴とする半導体装置の製造方法。」

≪相違点1≫
補正発明は、トレンチの表面上に「ゲート絶縁膜」を形成し、「ゲート絶縁膜」上に埋め込みゲートを形成するのに対して、引用発明にはその点が特定されていない点。

≪相違点2≫
補正発明は、トレンチの「一部を埋め込む埋め込みゲートを形成する」のに対して、引用発明では、ゲートポリシリコン層170はリセスゲート領域160を充てんする点。

≪相違点3≫
補正発明は、前記埋め込みゲートの上部及び前記ライディングプラグ間をギャップフィルするシール膜を形成するのに対して、引用発明ではその点が特定されていない点。

(4)当審の判断
(4-1)相違点1について
ア.半導体基板に形成したトレンチにゲートを形成する際、トレンチの表面上にゲート絶縁膜を形成し、ゲート絶縁膜上に埋め込みゲートを形成することは、以下に示す周知例1?3に記載されるように従来から周知の技術である。

イ.周知例1:特開2009-76909号公報
本願の優先権主張の日前に日本国内において頒布された刊行物である、特開2009-76909号公報には、「ストレージノードを有する半導体装置及びその形成方法」(発明の名称)に関して、図1及び図4とともに、次の記載がある。

a.「【0049】
図1、及び図4Aないし図4Cに示すように、本発明の態様によって、前記パッド基底膜13及びパッドマスク膜16をマスクとして用いてモールディングホール19にゲート絶縁膜23を図4Aのように形成させる。前記ゲート絶縁膜23は、シリコンオキサイド、シリコンオキシナイトライド及び金属オキサイドを用いて形成される。前記ゲート絶縁膜23上に位置してモールディングホール19を部分的にそれぞれ埋め込むゲート26を図4Aのように形成させる。前記ゲート26は金属ナイトライドを用いて形成させる。前記ゲート26上に位置してパッド基底膜13及びパッドマスク膜16を覆うゲートキャッピング膜29を図4Aないし図4Cのように形成させる。前記ゲートキャッピング膜29はパッドマスク膜16と同一のエッチング率を有する絶縁物質を用いて形成させる。」

ウ.周知例2:特開2009-76912号公報
本願の優先権主張の日前に日本国内において頒布された刊行物である、特開2009-76912号公報には、「厚さが減少した半導体素子、これらを採用する電子製品及びその製造方法」(発明の名称)に関して、図3及び図5とともに、次の記載がある。

a.「【0080】
図3、図5A及び図5Bに示すように、前記セルゲートトレンチ15を有する半導体基板上にセルゲート誘電膜21を形成することができる。前記セルゲート誘電膜21は少なくとも前記セル活性領域3a内の前記セルゲートトレンチ15内壁を覆うように形成することができる。前記セルゲート誘電膜21はシリコン酸化膜及び高誘電膜のうちの少なくとも一つを含むように形成することができる。
【0081】
前記セルゲート誘電膜21を有する半導体基板上に、前記セルゲートトレンチ15を埋め込むセルゲートパターン24を形成することができる。前記セルゲートパターン24は前記セルゲートトレンチ15の少なくとも一部を埋め込むことができる。そして、前記セルゲートパターン24は前記セル活性領域3aの上部表面よりも低いレベルに位置するように前記セルゲートトレンチ15を部分的に埋め込むことができる。前記セル活性領域3aを横切る部分における前記セルゲートパターン24はセルゲート電極として定義することができる。前記セルゲートパターン24は、金属膜、金属窒化膜、金属シリサイド膜及びポリシリコン膜のうちの少なくとも一つを含むように形成することができる。前記セルソース/ドレイン領域18、前記セルゲート誘電膜21、及び前記セルゲートパターン24は、セルトランジスタCT1、CT2を形成することができる。すなわち、前記セルトランジスタCT1、CT2は埋め込みチャネルアレイトランジスタ(bｕｒied channel aｒｒaｙ ｔｒanｓiｓｔｏｒ;BCAT)とすることができる。
【0082】
前記セルゲートトレンチ15の残り部分を埋め込むセルゲートキャッピングパターン27を形成することができる。前記セルゲートキャッピングパターン27は、シリコン酸化膜、シリコン窒化膜及びシリコン酸窒化膜のうちの少なくとも一つを含むように形成することができる。」

エ.周知例3:特開平7-66297号公報
本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平7-66297号公報には、「半導体記憶装置」(発明の名称)に関して、図4及び図5とともに、次の記載がある。

a.「【0022】次いで、図4(a) および図4(b) に示すように、コンケーブトレンチ4の表面処理を行った後、表面酸化を行いゲート絶縁膜5を形成し、さらにこの上層に多結晶シリコン膜からなるゲート電極6を埋め込む。ここでゲート電極の高さは基板表面よりも低くなるようにして完全に埋め込まれた形状となるようにする。そしてこの上層にCVD法により酸化シリコン膜12を形成するこの後、マスクMを剥離し、表面に酸化シリコン膜を形成し、周辺回路部ではこれをゲート絶縁膜15として用いる。そしてこの周辺回路部のゲート絶縁膜15を保護するために、全面に多結晶シリコン膜16を形成し、さらに表面の酸化シリコン膜12とともにこれをパターニングしたのち拡散層7を形成する。この後、さらにこの多結晶シリコン膜16にビット線コンタクト8を形成し、多結晶シリコン9aとタングステンシリサイド膜9bとからなるポリサイド層9を形成する。これは後に、メモリセル部ではビット線9Bとして用い、周辺回路部ではゲート電極9Gとして用いる(図5(a) および図5(b) )。」

オ.引用発明は、半導体基板100に形成したリセスゲート領域160にゲートポリシリコン層170を形成するものであるから、上記周知技術を勘案して、リセスゲート領域160の表面上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲートポリシリコン層170を形成するよう構成することは、当業者が容易に想到し得た範囲に含まれる程度のものである。

(4-2)相違点2、3について
ア.上記(2-2-2)に記載したように、引用例2には次の技術事項が記載されていると認められる。

「ゲート導電膜(90b)をエッチングして、ゲート導電膜(90b)の高さをポリシリコン膜(20)の高さより低くし、エッチングされたゲート導電膜(90b)を含む基板上に、層間絶縁膜(100)を蒸着し、ポリシリコン膜(20)が露出するまで層間絶縁膜(100)をCMPしてポリシリコン膜(20)を露出させ、ポリシリコン膜をランディングプラグコンタクトとして使用すること。」

イ.引用例1と引用例2はいずれも、プラグとして用いるポリシリコンパターンを形成した後、ゲート用の溝を形成するという共通の技術分野に属するものである。
また引用発明は、コンタクト領域における抵抗の増加及びｔWR特性を抑えることを目的として、リセスゲート領域を形成する前に、コンタクト領域を覆うポリシリコン層パターンを設けることによってコンタクト領域を形成するものであるから、引用発明において、リセスゲート領域を形成した後、どのようにゲート電極を形成するかは、当業者が適宜選択し得る程度の事項である。
したがって、引用発明に引用例2に記載された技術事項を適用して、ゲートポリシリコン層170をエッチングして、ゲートポリシリコン層170の高さをポリシリコン層パターン125より低くし、エッチングされたゲートポリシリコン層170を含む半導体基板100上に、層間絶縁膜を蒸着し、ポリシリコン層パターン125が露出するまで層間絶縁膜をCMPしてポリシリコン層パターン125を露出させ、ポリシリコン層パターン125をランディングプラグコンタクトとして使用することは、当業者が適宜選択し得る程度の事項である。このとき、層間絶縁膜が、ゲートポリシリコン層170の上部及びポリシリコン層パターン125間を埋めていることは明らかである。
また、層間絶縁膜はゲートポリシリコン層170の上部及びポリシリコン層パターン125間に形成されることから、層間絶縁膜が、ゲートポリシリコン層170及びポリシリコン層パターン125の側面の酸化を抑制するシール機能を有していることは明らかである。

ウ.そして、引用発明に引用例2に記載された技術事項を適用して、ゲートポリシリコン層170をエッチングして、ゲートポリシリコン層170の高さをポリシリコン層パターン125より低くする際、ゲートポリシリコン層170の高さをどこまで低くするかは、当業者が適宜選択し得る程度の事項である。
また、トレンチに埋め込むゲート電極の高さを半導体基板より低くすることは、上記(4-1)に示した周知例1?3に記載されているように周知の技術である。
したがって、引用発明に引用例2に記載された技術事項を適用して、ゲートポリシリコン層170をエッチングして、ゲートポリシリコン層170の高さをポリシリコン層パターン125より低くする際、リセスゲート領域160に埋め込むゲートポリシリコン層170の高さを半導体基板100より低くする、すなわち、リセスゲート領域160の一部を埋め込むゲートポリシリコン層170を形成するよう構成することに何ら技術的困難性は認められない。

エ.なお、上記(4-1)に記載したように、引用発明において、上記(4-1)に記載した周知の技術を勘案して、リセスゲート領域160の表面上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲートポリシリコン層170を形成するよう構成することは、当業者が容易に想到し得た範囲に含まれる程度のものである。
このとき、ゲート絶縁膜がリセスゲート領域160の一部を埋め込み、ゲートポリシリコン層170がリセスゲート領域160の一部を埋め込むことは明らかである。
したがって、引用発明において、上記(4-1)に記載した周知の技術を勘案すると、リセスゲート領域160の表面上にゲート絶縁膜を形成し、ゲート絶縁膜上にリセスゲート領域160の一部を埋め込むゲートポリシリコン層170を形成することになるものと認められる。

オ.以上をまとめると、引用発明において、リセスゲート領域160の一部を埋め込むゲートポリシリコン層170を形成すること、及び、ゲートポリシリコン層170の上部及びポリシリコン層パターン125間を埋めるように層間絶縁膜を形成することは、当業者が容易に想到し得た範囲に含まれる程度のものである。

(4-3)審判請求人の主張について
ア.審判請求人は、審判請求書において、
「3.本願発明の内容
本発明の請求項1に係る半導体装置の製造方法(以下、「本願発明1」と略称します)は、埋め込みゲートの上部及びライディングプラグ間をギャップフィルするシール膜を形成するステップ(以下、シール膜形成ステップと称します)を有することを特徴とします。つまり、本願発明1のシール膜形成ステップでは、埋め込みゲートの上部だけでなくライディングプラグ間(ライディングプラグの側面間)をもシール膜でギャップフィルされます。換言すると、シール膜形成ステップでは、ライディングプラグ間の隙間を含む埋め込みゲートの上部をシール膜で埋め込みます。
この本願発明1によれば、シール膜形成ステップにおいて、埋め込みゲートの上部に加えてさらにランディングプラグ間がギャップフィルされるため、ランディングプラグを囲む別の絶縁膜が不要となります。つまり、本願発明1によれば、ランディングプラグを囲むための絶縁膜を別途形成する必要はありません。
本願発明1によれば、埋め込みゲートの酸化が抑制されるとともに、別途の絶縁膜形成を要することなく、ランディングプラグの側面も保護することができます。請求項7、12、21に係る発明においても上記同様の効果が発揮されます。」
と主張している。

イ.上記主張について検討する。
上記(4-2)イ.において記載したように、引用発明に引用例2に記載された技術事項を適用すると、層間絶縁膜はゲートポリシリコン層170の上部及びポリシリコン層パターン125間に形成されることから、層間絶縁膜が、ゲートポリシリコン層170及びポリシリコン層パターン125の側面の酸化を抑制するシール機能を有していることは明らかである。
また、既に所定の機能を有している場合、当該所定の機能を実現するための構成を追加する必要がないことは当然のことである。したがって、引用発明に引用例2に記載された技術事項を適用した場合、ゲートポリシリコン層170及びポリシリコン層パターン125の側面の酸化を抑制するという目的のために別途の絶縁膜が不要であることは明らかである。
よって、審判請求人の主張する本願特有の効果は、引用発明及び引用例2に記載された技術事項から、自明のことと認められる。

(5)独立特許要件についてのまとめ
以上のとおり、補正後の特許請求の範囲の請求項7に記載されている事項により特定される補正発明は特許出願の際独立して特許を受けることができないものであるから、本件補正は、特許法第17条の2第6項において準用する同法第126条第7項の規定に適合しない。

5.補正の却下の決定のむすび
以上検討したとおり、本件補正は、特許法第17条の2第5項に規定する要件を満たしていない。
また、仮に当該要件を満たすとしても、本件補正は、特許法第17条の2第6項において準用する同法第126条第7項の規定に適合しないものである。
したがって、本件補正は、特許法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明について
1.本願発明
前記のとおり、平成26年12月19日に提出された手続補正書による補正は却下されたので、本願の請求項1?28に係る発明は、平成26年5月13日に提出された手続補正書により補正された特許請求の範囲の記載からみて、その特許請求の範囲の請求項1?28に記載されている事項により特定されるとおりのものであり、そのうちの請求項7に係る発明(以下、「本願発明」という。)は、再掲すると次のとおりのものである。

「【請求項7】
基板に素子分離膜を形成するステップと、
前記基板の全面にプラグ導電膜を形成するステップと、
前記プラグ導電膜をエッチングしてランディングプラグを形成するステップと、
前記ランディングプラグ間の基板及び前記素子分離膜をエッチングしてトレンチを形成するステップと、
前記トレンチの表面上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、
を含むことを特徴とする半導体装置の製造方法。」

2.各引用例の記載事項と引用発明
2-1.引用例1
引用例1の記載事項については、第2.3.(2)(2-1)(2-1-1)a.?i.において摘記したとおりである。
そして、引用発明については、第2.3.(2)(2-1)(2-1-2)キ.において認定したとおりである。

2-2.引用例2
引用例2の記載事項については、第2.3.(2)(2-2)(2-2-1)a.?b.において摘記したとおりである。
そして、引用例2に記載の技術については、第2.3.(2)(2-2)(2-2-2)において認定したとおりである。

3.対比
本願発明と引用発明とを対比する。

ア.引用発明の「素子分離膜110」は、本願発明の「素子分離膜」に相当する。
また引用発明の「半導体基板100」は、本願発明の「基板」に相当する。
したがって、引用発明の「活性領域を画定する素子分離膜110を半導体基板100に形成」することは、本願発明の「基板に素子分離膜を形成するステップ」に相当する。

イ.引用発明における「ポリシリコン層120」は、本願発明の「プラグ導電膜」に相当する。
したがって、引用発明の「ポリシリコン層120を前記半導体基板100の表面を含む全面に形成」することは、本願発明の「前記基板の全面にプラグ導電膜を形成する」ステップに相当する。

ウ.引用発明の「ポリシリコン層パターン125」は、本願発明の「ランディングプラグ」に相当する。
したがって、引用発明の「前記ポリシリコン層120を第1フォトレジスト膜パターン130をエッチングマスクとして用いてエッチングし、コンタクト領域を覆うポリシリコン層パターン125を形成」することは、本願発明の「前記プラグ導電膜をエッチングしてランディングプラグを形成するステップ」に相当する。

エ.引用発明の「リセスゲート領域160」は、「絶縁膜155を含むポリシリコン層パターン125」を「エッチングマスク」として、「半導体基板100の所定の厚み」を「エッチング」したものであるから、「リセスゲート領域160」が「半導体基板100」に形成されたトレンチであるこということができる。
したがって、引用発明の「前記半導体基板100の所定の厚みを、エッチングマスクとして機能する絶縁膜155を含む前記ポリシリコン層パターン125を用いてエッチングし、前記活性領域においてリセスゲート領域160を形成するとともに、前記リセスゲート領域160を前記ポリシリコン層パターン125と前記ポリシリコン層パターン125の間に形成」することと、本願発明の「前記ランディングプラグ間の基板及び前記素子分離膜をエッチングしてトレンチを形成するステップ」とは、「前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップ」という点で共通する。

オ.引用発明では、少なくとも「リセスゲート領域160」を「充てん」する、平坦化されたゲートポリシリコン層170を全面に形成することから、引用発明の「ゲートポリシリコン層170」は、「リセスゲート領域160」を埋め込むものと認められる。
したがって、引用発明の「少なくとも前記リセスゲート領域160を充てんする、平坦化されたゲートポリシリコン層170を全面に形成」することと、本願発明の「前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップ」とは、「前記トレンチを埋め込む埋め込みゲートを形成するステップ」という点で共通する。

カ.引用発明の「半導体装置のリセスゲートの形成方法」は、本願発明の「半導体装置の製造方法」に相当する。

キ.そうすると、本願発明と引用発明とは、以下の点で一致し、以下の各点で相違している。

≪一致点≫
「基板に素子分離膜を形成するステップと、
前記基板の全面にプラグ導電膜を形成するステップと、
前記プラグ導電膜をエッチングしてランディングプラグを形成するステップと、
前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップと、
前記トレンチを埋め込む埋め込みゲートを形成するステップと、
を含むことを特徴とする半導体装置の製造方法。」

≪相違点4≫
本願発明は、「素子分離膜」をエッチングしてトレンチを形成するのに対して、引用発明ではその点が特定されていない点。

≪相違点5≫
本願発明は、トレンチの表面上に「ゲート絶縁膜」を形成し、「ゲート絶縁膜」上に埋め込みゲートを形成するのに対して、引用発明にはその点が特定されていない点。

≪相違点6≫
本願発明は、トレンチの「一部を埋め込む埋め込みゲートを形成する」のに対して、引用発明では、ゲートポリシリコン層170はリセスゲート領域160を充てんする点。

4.当審の判断
4-1.相違点4について
ア.メモリにおいて、基板及び素子分離膜にトレンチを形成し、当該トレンチにゲート絶縁膜及びゲート電極を形成することは、以下に示す周知例4?5に記載されるように周知である。

イ.周知例4:特開2008-135458号公報
本願の優先権主張の日前に日本国内において頒布された刊行物である、特開2008-135458号公報には、「半導体装置及びその製造方法」(発明の名称)に関して、図2?図11とともに、次の記載がある。

a.「【0016】
図2に示す断面構造に示す如く、半導体基板1においてトレンチ分離絶縁膜2に区画された活性領域Kにソース4a、ドレイン3、ソース4bが離間して形成され、ソース4aとドレイン3との間に半導体基板1を掘り下げて形成した溝11が形成され、ドレイン3とソース4bとの間の位置に半導体基板1を掘り下げて形成した溝12が形成され、これら溝11、12の両側に位置するトレンチ分離絶縁膜2の上にも溝13が形成されている。
これらの溝11、12はワード配線7に沿って連続形成されている。前記溝11はソース4aとドレイン3との間に位置するように形成され、前記溝12はドレイン3とソース4bとの間に位置するように形成されている。
この形態のトレンチゲート型のトランジスタ構造においては、ドレイン3、ソース4aおよび4bとの対比位置関係やチャネル形状に応じて溝の内壁部の形状を形成するので、図に示す形状には限るものではない。
【0017】
前記溝11、12の内周面と各溝周縁部の基板上面位置までゲート絶縁膜17が形成され、溝11、12の各ゲート絶縁膜17の内側には、各ゲート絶縁膜17に接するようにゲート電極8が各溝から若干上方にまで突出するように形成され、各ゲート電極8上にはワード配線7と絶縁膜ハードマスク15が積層形成され、半導体基板1から上方に突出されているゲート電極8の上部側とその上に位置するワード配線7の一部とその上に位置する絶縁膜ハードマスク15の両側に位置するようにLDDサイドウォール16が形成されている。なお、トレンチ分離絶縁膜2に形成された溝13の内部にもゲート電極材料8aが形成され、その上にワード配線7と絶縁膜ハードマスク15が積層形成されている。
図3は溝部を拡大した断面模式図である。溝11、12に形成されているゲート絶縁膜17は、溝11、12の内面側にほぼ均一の厚さに形成された薄膜部17aと、前記薄膜部17aに連続するように溝11、12の開口部内周縁に形成された厚膜部17bと、前記厚膜部17bに連続するように溝11、12の開口部外周縁の半導体基板1の表面側にまで形成された被覆部17cとから構成されている。なお、この被覆部17cの厚さは先の薄膜部17aの厚さと同等に形成されている。
本実施形態の構造においてゲート絶縁膜17は例えば半導体基板1のシリコンを熱酸化して形成されたものである。また、厚膜部17bについては、半導体基板1に対して後述するシリコンイオン注入を行い、注入部分をアモルファス化して酸化レートを上げ、更に熱酸化することにより他の部分より厚膜状に形成したものである。
【0018】
なお、図2において、前記ドレイン3、ソース4aおよび4bの各々の上方側には基板コンタクト用の導体部18a、18b、18cが積層形成され、これらの導体部により図1に示す基板コンタクト5a、5b、5cが構成されて、本願構造の半導体装置を後述するDRAMに適用した場合のDRAMのキャパシタ構造に接続できるように構成されている。」

b.「【0021】
次に、本発明構造に係るトレンチゲート型のトランジスタの製造方法の一例について、図4?図11を参照して工程順に説明する。
図4に示すように、シリコン基板40にSTI法によりトレンチ分離絶縁膜(素子分離絶縁膜)41を形成し、各々の活性領域を絶縁分離する。シリコン基板全面に熱酸化法により750?1100℃程度の温度で熱酸化膜を形成し、更にその上にCVD(Chemical Vapor Deposition)法でシリコン窒化膜(SiN膜)を積層し、これらをパターニングして所望の領域に熱酸化膜の絶縁膜42とSiN膜(窒化膜)43の積層パターンを残す。
【0022】
次に、図5に示すようにメモリセル内の熱酸化膜42とSiN膜43により覆われていないシリコン基板40を異方性ドライエッチングすることでトレンチゲートトランジスタのチャネル領域となる溝46を形成する。また、溝46、46の両側においてトレンチ分離絶縁膜41の上にも溝47が形成される。
先の溝46は先に説明した如く、間欠的に配列形成された活性領域内のトランジスタのチャネル領域に対応し、ソースとドレインとの間に位置するように形成する。
また、これらの溝形成後、必要に応じて水素雰囲気中において高温のベークを行うことが好ましい。」

c.「【0024】
酸及びフッ酸溶液での前処理を行った後、700?1100℃で熱酸化し、図6に示すように溝46、47の内側にゲート酸化膜(絶縁膜)48を半導体基板1上に絶縁膜48を形成する。この熱酸化膜形成工程において、先のシリコンのイオン注入によりアモルファス化された領域は、他の部分のシリコンよりも酸化レートが早いために、酸化膜が厚く成長する。このため、図12に拡大して示すように、溝46の内面側に薄膜状のゲート酸化膜48が形成され、溝46の開口部内周縁部にゲート酸化膜の厚膜部52が形成される。また、この厚膜部52の外側のシリコン基板40の表面側にも絶縁膜49が形成される。
また、この時、750℃H_(2)/O_(2)雰囲気の低温のウエット酸化を用いると、アモルファスシリコンとシリコン結晶の酸化レートの差が大きくなるので、厚膜部52を形成する上で有利となる。この条件では、トレンチ内ゲート酸化膜を6nmで形成する場合、シリコン注入したアモルファス領域には9nmの厚さの酸化膜を形成することができる。
さらに連続して不純物をドーピングしたシリコン膜からなるゲート導電膜44を500から600℃程度の温度でCVD法にて堆積する。
次に、ソースドレイン形成用の所望の領域に1×10^(12)?5×10^(14)cm^(-2)程度のPなどの不純物をイオン注入し、900?1100℃の温度でアニールを行い、不純物拡散層を活性化する。これによりソース、ドレインとなる不純物拡散層50を図7に示すように形成することができる。なお、不純物拡散層50の底面は、前記酸化促進部の底部に位置整合するように条件制御することができる。
次いで、図8に示すようにゲート導電膜44上に配線膜45と絶縁膜ハードマスク50を形成し、その上にレジストパターンを形成し、レジストパターンをマスクとして絶縁膜ハードマスク50および配線膜45及びゲート導電膜44を順次異方性ドライエッチングする。」

ウ.周知例5:特開2009-123998号公報
本願の優先権主張の日前に日本国内において頒布された刊行物である、特開2009-123998号公報には、「半導体装置の製造方法」(発明の名称)に関して、図3とともに、次の記載がある。

a.「【0003】
トランジスタのショートチャネル対策の1つとして、あるいは、DRAMのリフレッシュ特性向上のため、チャネルを3次元構造としたトレンチゲート(溝ゲート)トランジスタが開発されている。このトレンチゲートトランジスタとは、半導体基板に溝を形成し、3次元の溝界面をチャネルとして有効利用することでチャネル長を長くしたものである。このトレンチゲート構造を採用することにより、トランジスタのショートチャネル対策、DRAMのリフレッシュ特性向上を図ることができる。例えば、トレンチゲート構造を採用することで、チャネル長を長く保つことができるため、チャネルドーズを薄くすることができ、ソース、ドレイン領域のPN接合電界緩和によるリフレッシュ向上効果を実現できる。
【0004】
一般に、トレンチゲートトランジスタの製造方法は、図3(a)に示すように、基板100に、STI(Shallｏｗ Tｒench Iｓｏlaｔiｏn)技術により、酸化
シリコン等の絶縁膜101を埋め込んで埋設領域M1を形成するとともに、活性領域K1を形成する。
次に、パッドとなる酸化膜102を半導体基板100上に堆積し、ゲート電極の反転マスクとなるシリコン窒化膜103を堆積し、酸化膜102とシリコン窒化膜103をパターニングし、シリコン窒化膜103の両側面にサイドウォール膜104を形成する。次に、図3(b)に示すように、シリコン窒化膜103をマスクとしてエッチングを行なうことにより、活性領域K1に溝105a,105cを形成する。この際、埋設領域M1にも、溝105bが形成される。溝105a,105b,105cを形成するときに、シリコン酸化シリコンとのエッチング選択比の関係によって、各溝105a,105b,105cの活性領域K1とSTIの埋設領域M1境界近傍にシリコンが残り、尖った部分(以下、バリという)100a,100aが形成される。
この後、図3(c)に示すように、溝105a,105b,105cの内側に犠牲酸化膜106を形成して、溝105a,105b,105c内側表面のダメージとともに犠牲酸化膜106を除去する。次に、図3(d)に示すように、ゲート絶縁膜107を基板100上及び溝105a,105b,105c内側に堆積する。更に不純物をドープしたポリシリコン層108、窒化タングステン、タングステン等からなるタングステン層109を堆積した後、ゲート絶縁膜107、ポリシリコン層108、タングステン層109をエッチングしてゲート電極110a,110b,110cを形成する。
しかし、溝105a,105b,105cのエッチバックの際に副生されたバリ100a,100aは、通常犠牲酸化やゲート酸化を行っても除去不可能のため、最終的にゲート電極110a,110b,110c形成後に残ってしまう。」

エ.引用例1には、上記第2.3.(2)(2-1)(2-1-1)a.?b.において摘記したように、ストレージノードコンタクト領域を有すること、及び、ｔWR特性が問題となることが記載されていることから、引用例1に記載された半導体装がメモリを想定していることは明らかである。
したがって、上記ア.に記載した周知技術を引用発明に適用することは、当業者であれば容易に想到し得たことである。

4-2.相違点5について
ア.引用発明において、相違点5に係る本願発明の構成となすことは、上記第2.3.(4-1)ア.?オ.と同様の理由で、当業者が容易に想到し得た範囲に含まれる程度のものである。

4-3.相違点6について
ア.引用発明において、相違点6に係る本願発明の構成となすことは、上記第2.3.(4-2)ア.?オ.と同様の理由で、当業者が容易に想到し得た範囲に含まれる程度のものである。

第4.結言
以上の通り、本願発明は、引用例1及び引用例2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。
したがって、他の請求項について検討するまでもなく、本願は拒絶すべきものである。

よって、結論のとおり審決する。
 
審理終結日 2015-10-07 
結審通知日 2015-10-08 
審決日 2015-10-29 
出願番号 特願2010-11238(P2010-11238)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 石坂 博明、加藤 俊哉  
特許庁審判長 鈴木 匡明
特許庁審判官 中田 剛史
小野田 誠
発明の名称 半導体装置の製造方法  
代理人 大川 宏  

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