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| 審決分類 |
審判 査定不服 5項独立特許用件 特許、登録しない。 G06F 審判 査定不服 2項進歩性 特許、登録しない。 G06F |
|---|---|
| 管理番号 | 1312978 |
| 審判番号 | 不服2015-494 |
| 総通号数 | 197 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2016-05-27 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2015-01-09 |
| 確定日 | 2016-03-30 |
| 事件の表示 | 特願2013- 31583「複数のメモリからデータを提供するための装置および方法」拒絶査定不服審判事件〔平成26年 9月 4日出願公開、特開2014-160433〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1 手続の経緯 本願は、平成25年2月20日の出願であって、その手続の経緯は以下のとおりである。 平成25年10月10日:拒絶理由の通知 (起案日) 平成26年 1月 9日:意見書、手続補正書の提出 平成26年 8月28日:拒絶査定 (起案日) 平成27年 1月 9日:審判請求書、手続補正書の提出 第2 平成27年1月9日付けの手続補正についての補正の却下の決定 [補正の却下の決定の結論] 平成27年1月9日付けの手続補正(以下、「本件補正」という。)を却下する。 [理由] 1.本件補正の内容 本件補正は、特許請求の範囲についての補正を含むものであり、その特許請求の範囲の請求項15についての補正内容は次のとおりである。 (1)本件補正後の特許請求の範囲の請求項15の記載 本件補正により、特許請求の範囲の請求項15の記載は、次のとおり補正された。(下線部は、補正箇所である。) 「 【請求項15】 データを提供する方法であって、 アドレスを、共通のデータバスに接続され、共通のイネーブル信号によって有効化される第1のメモリおよび第2のメモリに提供することと、 前記アドレスに対して前記第1のメモリ内でアクセス操作を実行することと、 Nビットのデータを前記第1のメモリからNビット幅のバスに提供することと、 Nビットのデータを前記第2のメモリから前記Nビット幅のバスに、Nビットのデータを前記第1のメモリから提供するのとは異なる時に提供することと 第2のアドレスを前記第1のメモリおよび第2のメモリに提供することと、 前記第2のアドレスに対して、前記第1のメモリおよび第2のメモリ内でアクセス操作を実行することとを含み、 前記第2のアドレスに対する前記アクセス操作が完了する前に、前記第1のアドレスに対する、前記第1のメモリおよび第2のメモリからの前記Nビットのデータが、前記Nビット幅のバスに提供され、前記第1のメモリと第2のメモリは、それぞれ、前記アドレスに対し、同時にセンス操作を行うように構成されている、 方法。」 (2)本件補正前の特許請求の範囲の請求項15の記載 本件補正前の、平成26年1月9日付けの手続補正による特許請求の範囲の請求項15の記載は次のとおりである。 「 【請求項15】 データを提供する方法であって、 アドレスを第1のメモリおよび第2のメモリに提供することと、 前記アドレスに対して前記第1のメモリ内でアクセス操作を実行することと、 Nビットのデータを前記第1のメモリからNビット幅のバスに提供することと、 Nビットのデータを前記第2のメモリから前記Nビット幅のバスに、Nビットのデータを前記第1のメモリから提供するのとは異なる時に提供することと 第2のアドレスを前記第1のメモリおよび第2のメモリに提供することと、 前記第2のアドレスに対して、前記第1のメモリおよび第2のメモリ内でアクセス操作を実行することとを含み、 前記第2のアドレスに対する前記アクセス操作が完了する前に、前記第1のアドレスに対する、前記第1のメモリおよび第2のメモリからの前記Nビットのデータが、前記Nビット幅のバスに提供される、 方法。」 (3)上記特許請求の範囲の請求項15についての補正は、補正前の請求項15に記載した発明を特定するために必要な事項である「第1のメモリおよび第2のメモリ」、「前記第2のアドレスに対する前記アクセス操作が完了する前に、前記第1のアドレスに対する、前記第1のメモリおよび第2のメモリからの前記Nビットのデータが、前記Nビット幅のバスに提供される」という構成について、上記下線部の限定を付加するものであって、特許法第17条の2第5項第2号の特許請求の範囲の減縮を目的とするものに該当する。 2.本件補正の適否 そこで、本件補正後の請求項15に記載された発明(以下、「本件補正発明15」という。)が、特許出願の際独立して特許を受けることができるものであるか(特許法第17条の2第6項において準用する同法第126条第7項の規定に適合するか)について以下に検討する。 (1)本件補正発明15 本件補正発明15は、上記1.(1)に記載したとおりのものである。 (2)引用例の記載事項 ア.原査定の拒絶の理由(平成25年10月10日付け拒絶理由通知書で通知)で引用された、本願の出願日前に頒布された刊行物である、特開昭60-25097号公報(以下、「引用例」という。)には、図面とともに、次の記載がある。 (第2頁左上欄第14行目-右下欄第4行目。下線は当審で付与した。) 「〔発明の目的〕 本発明の目的は上記した従来技術の欠点をなくし、簡単な回路でより速くにデータを読み出すダイナミックRAM駆動回路を提供することにある。 〔発明の概要〕 本発明は上記目的を達成するために、ダイナミックRAM1,2のアドレス、かつRAS、CAS信号は常に同一のものを与え、同一アドレスからデータを読み出すための出力制御信号を異ならしめてダイナミックRAM1,2にそれぞれ与えることを特徴とする。 〔発明の実施例〕 第3図は本発明の一実施例要部を示すブロック図である。31,32はダイナミックRAM、33,34は出力制御信号、35はデータ線である。また第3図においてRAS、CAS、およびアドレス信号は同一の信号をそれぞれダイナミックRAM31,32に供給している。ダイナミックRAM31,32のデータ出力端子はデータ線35上でワイアードオアされており共通バスとして使用されている。 ここで第3図について第4図の波形図を用いて動作説明する。 まずアドレス信号線上に行アドレスを与えてからダイナミックRAM31,32に共通に使われているRAS信号を立ち下げる。それからアドレス信号線上に列アドレスを与えてからダイナミックRAM31,32に共通に使われているCAS信号を立ち下げる。そうするとカラムアクセス時間ｔ_(CAC)だけ遅れてデータ線35上にダイナミックRAM1からのデータ1が出力される。但しこの場合ダイナミックRAM31の出力制御信号OE1を、CAS信号が立ち下がってからデータが出力されるまでの時間ｔ_(CAC)よりも出力制御信号アクセス時間ｔ_(OAC1)以上前に“L”レベルにする必要がある。このようにすればダイナミックRAM31に列アドレスを与えてからデータ1が出力されるまでの時間は出力制御信号OE1によらないで単にｔ_(CAC)だけで決定される。そしてRAS信号、CAS信号、およびアドレス信号は変えないで、まず出力制御信号OE1を“H”レベルにしてダイナミックRAM31からデータ線35上へのデータ1の出力を禁止する。続いてダイナミックRAM32の出力制御信号を立ち下げてダイナミックRAM32からデータ線35上へのデータ2の出力を許可する。データ2は出力制御信号OE2が立ち下がってからｔ_(OAC2)時間後に出力されるが一般にｔ_(CAC) ＞ ｔ_(OAC)の関係にあるので従来より高速にダイナミックRAM32からデータ2が読めることが可能となる。」 イ.引用例の上記記載事項を、関連図面である第3-4図と技術常識に照らせば、以下のことがいえる。 (ア)上記「ダイナミックRAM1,2のアドレス…(中略)…は常に同一のものを与え、同一アドレスからデータを読み出す」という記載から、引用例にはデータを読み出す方法が記載されている。 (イ)上記「第3図においてRAS、CAS、およびアドレス信号は同一の信号をそれぞれダイナミックRAM31,32に供給している。ダイナミックRAM31,32のデータ出力端子はデータ線35上でワイアードオアされており共通バスとして使用されている。」という記載及び図3によれば、上記(ア)の方法は、「アドレスを、共通バスであるデータ線35に接続されるダイナミックRAM31およびダイナミックRAM32に提供すること」という過程を含んでいる。 (ウ)上記「アドレス信号線上に行アドレスを与えてからダイナミックRAM31,32に共通に使われているRAS信号を立ち下げる。それからアドレス信号線上に列アドレスを与えてからダイナミックRAM31,32に共通に使われているCAS信号を立ち下げる。そうするとカラムアクセス時間ｔ_(CAC)だけ遅れてデータ線35上にダイナミックRAM1からのデータ1が出力される。」という記載及び図3-4によれば、上記(ア)の方法は、「アドレスに対してダイナミックRAM31内でアクセス処理を実行し、データ線35のビット幅のデータをダイナミックRAM31からデータ線35に提供すること」という過程も含んでいる。 (エ)上記「続いてダイナミックRAM32の出力制御信号を立ち下げてダイナミックRAM32からデータ線35上へのデータ2の出力を許可する。」という記載及び図3-4によれば、上記(ア)の方法は、「データ線35のビット幅のデータをダイナミックRAM32からデータ線35に、データ線35のビット幅のデータをダイナミックRAM31から提供するのとは異なる時に提供すること」という過程も含んでいる。 (オ)引用例の図4は1つのアドレス入力に基づいたダイナミックRAM31,32からの1回のデータ出力を説明しているが、一般にメモリへのアクセスは多数回なされるものであり、図4の後に別のメモリアクセスとして別のアドレス入力がなされることが可能であって、その場合に図4と同様のダイナミックRAM31,32内でのアクセス処理が実行されることは、自明の事項である。 ウ.以上を踏まえると、引用例には、次の発明(以下、「引用発明」という。)が記載されているといえる。 (引用発明) 「データを読み出す方法であって、 アドレスを、共通バスであるデータ線35に接続される、ダイナミックRAM31およびダイナミックRAM32に提供することと、 前記アドレスに対してダイナミックRAM31内でアクセス処理を実行し、 データ線35のビット幅のデータをダイナミックRAM31からデータ線35に提供することと、 データ線35のビット幅のデータをダイナミックRAM32からデータ線35に、データ線35のビット幅のデータをダイナミックRAM31から提供するのとは異なる時に提供することと、 別のアドレスをダイナミックRAM31およびダイナミックRAM32に提供することと、 前記別のアドレスに対して、ダイナミックRAM31およびダイナミックRAM32内でアクセス処理を実行することとを含む、 方法。」 (3)引用発明との対比 ア.本件補正発明15と引用発明とを対比する。 (ア)引用発明の「データを読み出す方法」は、 本件補正発明15の「データを提供する方法」に相当する。 (イ)引用発明の「アドレス」、「共通バスであるデータ線35」、「ダイナミックRAM31」、「ダイナミックRAM32」は、 それぞれ本件補正発明15の「アドレス」、「共通のデータバス」、「第1のメモリ」、「第2のメモリ」に相当する。 (ウ)引用発明の「アクセス処理」、「データ線35のビット幅」、「データ線35」は、 それぞれ本件補正発明15の「アクセス操作」、「Nビット」、「Nビット幅のバス」に相当する。 (エ)引用発明の「データ線35のビット幅のデータをダイナミックRAM32からデータ線35に、データ線35のビット幅のデータをダイナミックRAM31から提供するのとは異なる時に提供すること」は、 本件補正発明15の「Nビットのデータを前記第2のメモリから前記Nビット幅のバスに、Nビットのデータを前記第1のメモリから提供するのとは異なる時に提供すること」に相当する。 (オ)引用発明の「別のアドレス」は、 本件補正発明15の「第2のアドレス」に相当し、それを踏まえると、 引用発明の「別のアドレスをダイナミックRAM31およびダイナミックRAM32に提供すること」、「前記別のアドレスに対して、ダイナミックRAM31およびダイナミックRAM32内でアクセス処理を実行すること」は、 それぞれ本件補正発明15の「第2のアドレスを前記第1のメモリおよび第2のメモリに提供すること」、「前記第2のアドレスに対して、前記第1のメモリおよび第2のメモリ内でアクセス操作を実行すること」に相当する。 イ.以上のことから、本件補正発明15と引用発明との一致点及び相違点は、次のとおりである。 (一致点) 「データを提供する方法であって、 アドレスを、共通のデータバスに接続される、第1のメモリおよび第2のメモリに提供することと、 前記アドレスに対して前記第1のメモリ内でアクセス操作を実行することと、 Nビットのデータを前記第1のメモリからNビット幅のバスに提供することと、 Nビットのデータを前記第2のメモリから前記Nビット幅のバスに、Nビットのデータを前記第1のメモリから提供するのとは異なる時に提供することと 第2のアドレスを前記第1のメモリおよび第2のメモリに提供することと、 前記第2のアドレスに対して、前記第1のメモリおよび第2のメモリ内でアクセス操作を実行することとを含む、 方法。」である点。 (相違点1) 本件補正発明15は、第1のメモリおよび第2のメモリが「共通のイネーブル信号によって有効化される」ものであるのに対し、 引用発明はその構成を有していない点。 (相違点2) 本件補正発明15は、「前記第2のアドレスに対する前記アクセス操作が完了する前に、前記第1のアドレスに対する、前記第1のメモリおよび第2のメモリからの前記Nビットのデータが、前記Nビット幅のバスに提供され」る構成を有しているのに対し、 引用発明はその構成を有していない点。 (相違点3) 本件補正発明15は、「前記第1のメモリと第2のメモリは、それぞれ、前記アドレスに対し、同時にセンス操作を行うように構成されている」のに対し、 引用発明はその構成を有していない点。 (4)判断 ア.(相違点1)について 複数のメモリに対して共通のイネーブル信号を用いて当該複数のメモリを有効化することは、本願の出願前に周知の技術である。このことは、特開平4-118730号公報(第1図及び第2頁左下欄第1-16行目、第2図及び第3頁右上欄第2-13行目参照。メモリ101・102に共通のイネーブル信号106が記載されている。)、特開平5-53904号公報(図1参照。図1のROM1・2のCE(チップイネーブル)端子に共通に接続されている線RDが記載されている。) そして、引用発明においてダイナミックRAM31およびダイナミックRAM32に対して、この共通のイネーブル信号を用いて有効化する技術を採用できない理由はなく、それを採用することは当業者が容易に推考し得たことである。 イ.(相違点2)について 以下の事情を総合すると、引用発明において、相違点2に係る本件補正発明15の構成を採用することは、当業者が容易に想到し得たことというべきである。 (ア)原査定の拒絶の理由である平成25年10月10日付けの拒絶理由通知において引用された特開2001-167578号公報(図1-2及び段落【0040】-【0044】参照。メモリサイクルCｒ2において、行アドレス・列アドレスが「B」・「Q」であるアクセスのアクセス処理が完了する前に、前のアクセスのアドレスである「A」・「P」に対するデータがDｏｕｔに出力されることが記載されている。)に記載されているように、 1つのメモリにおいてデータ読み出し時間の短縮を目的として、後続の別のアドレスに対するアクセス処理が完了する前に、前のアドレスに対するメモリからのデータを出力すること(1つのメモリにおけるパイプライン処理)は、周知の技術である。 (イ)この周知の技術に倣って、引用発明のダイナミックRAM31およびダイナミックRAM32のそれぞれにおいて、データ読み出し時間の短縮を目的として、この後続の別のアドレスに対するアクセス処理が完了する前に、前のアドレスに対するメモリからのデータを出力する技術を採用することは、当業者であれば容易になし得る。 (ウ)そして、上記(イ)のようにすると、引用発明において、別のアドレスに対するアクセス処理が完了する前に、前のアクセスのアドレスに対する、ダイナミックRAM31およびダイナミックRAM32からのデータ(データ線35のビット幅のデータ)がデータ線35に出力される構成となる。 (エ)以上のことは、引用発明において、相違点2に係る本件補正発明15の構成を採用することが、当業者にとって容易であったことを意味する。 ウ.(相違点3)について 引用例においては、ダイナミックRAM31およびダイナミックRAM32には同一のアドレス信号が供給されており、両者にアドレス(ロウアドレス及びカラムアドレス)が入るタイミングは同時である。 また、メモリにおいてデータを読み出す際にセンス操作を行うことは通常の構成である(例えば上記特開2001-167578号公報にもセンス操作が示されている)。 よって、引用発明において、ダイナミックRAM31およびダイナミックRAM32のセンス操作を同時に行う構成とすることは当業者であれば容易に想到し得る。 エ.本件補正発明15の効果について 本件補正発明15の構成によってもたらされる効果は、引用発明から容易に想到し得た構成のものが奏するであろうと当業者が予測し得る範囲を超えるものではなく、本願発明の進歩性を肯定する根拠となり得るものではない。 オ.まとめ したがって、本件補正発明15は、引用例に記載された発明、または、引用例に記載された発明及び周知の技術に基づいて当業者が容易に発明をすることができたものであり、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものである。 (5)本件補正の適否についてのむすび 以上のとおり、本件補正は、特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので、同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 よって、上記補正の却下の決定の結論のとおり決定する。 第3 本願発明15について 1.本願発明15 平成27年1月9日付けの手続補正は、上記のとおり却下されたので、本願の請求項15に係る発明は、平成26年1月9日付けの手続補正書の特許請求の範囲の請求項15に記載された事項により特定されるものである。 その請求項15に係る発明(以下、「本願発明15」という。)は、明細書及び図面の記載からみて、その請求項15に記載された事項により特定される、前記第2[理由]1.(2)に記載のとおりのものである。再掲すれば、次のとおり。 「 【請求項15】 データを提供する方法であって、 アドレスを第1のメモリおよび第2のメモリに提供することと、 前記アドレスに対して前記第1のメモリ内でアクセス操作を実行することと、 Nビットのデータを前記第1のメモリからNビット幅のバスに提供することと、 Nビットのデータを前記第2のメモリから前記Nビット幅のバスに、Nビットのデータを前記第1のメモリから提供するのとは異なる時に提供することと 第2のアドレスを前記第1のメモリおよび第2のメモリに提供することと、 前記第2のアドレスに対して、前記第1のメモリおよび第2のメモリ内でアクセス操作を実行することとを含み、 前記第2のアドレスに対する前記アクセス操作が完了する前に、前記第1のアドレスに対する、前記第1のメモリおよび第2のメモリからの前記Nビットのデータが、前記Nビット幅のバスに提供される、 方法。」 2.引用例の記載事項 原査定の拒絶の理由で引用された引用例の記載事項は、前記第2[理由]2.(2)に記載したとおりである。 3.対比・判断 本願発明15は、前記第2[理由]2.で検討した本件補正発明15から、 「共通のデータバスに接続され、共通のイネーブル信号によって有効化される」第1のメモリおよび第2のメモリという限定事項と、 「前記第1のメモリと第2のメモリは、それぞれ、前記アドレスに対し、同時にセンス操作を行うように構成されている」という限定事項を削除したものである。 そうすると、本願発明15の発明特定事項を全て含み、さらに他の事項を付加したものに相当する本件補正発明15が、前記第2[理由]2.(3)、(4)に記載したとおり、引用例に記載された発明、または、引用例に記載された発明及び周知の技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明15も同様の理由により、引用例に記載された発明、または、引用例に記載された発明及び周知の技術に基づいて当業者が容易に発明をすることができたものである。 4.むすび 以上のとおり、本願発明15は、特許法第29条第2項の規定により特許を受けることができない。したがって、本願は、他の請求項に係る発明について検討するまでもなく、拒絶されるべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2015-10-30 |
| 結審通知日 | 2015-11-04 |
| 審決日 | 2015-11-17 |
| 出願番号 | 特願2013-31583(P2013-31583) |
| 審決分類 |
P
1
8・
121-
Z
(G06F)
P 1 8・ 575- Z (G06F) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 堀 拓也、原 秀人 |
| 特許庁審判長 |
小曳 満昭 |
| 特許庁審判官 |
山澤 宏 桜井 茂行 |
| 発明の名称 | 複数のメモリからデータを提供するための装置および方法 |
| 代理人 | 野村 泰久 |
| 代理人 | 大菅 義之 |