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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1318662
審判番号 不服2015-11809  
総通号数 202 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2016-10-28 
種別 拒絶査定不服の審決 
審判請求日 2015-06-23 
確定日 2016-09-13 
事件の表示 特願2010-236394「半導体装置」拒絶査定不服審判事件〔平成24年 5月10日出願公開、特開2012- 89737、請求項の数(2)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成22年10月21日の出願であって,その手続の経緯は以下のとおりである。
平成25年 9月13日 審査請求
平成27年 1月 8日 拒絶理由通知
平成27年 3月12日 意見書・手続補正
平成27年 3月26日 拒絶査定
平成27年 6月23日 審判請求・手続補正

第2 平成27年6月23日付け手続補正の適否
1 補正の内容
平成27年6月23日付けの手続補正(以下,「本補正」という。)は,補正前の特許請求の範囲の請求項1を削除し,補正前の特許請求の範囲の請求項3のうち同請求項1を引用した部分を補正後の請求項1とし,補正前の特許請求の範囲の請求項3のうち同請求項2を引用した部分を補正後の請求項2とするものである。
2 判断
本願の願書に最初に添付した特許請求の範囲の記載より,本補正が,本願の願書に最初に添付した明細書,特許請求の範囲又は図面(以下「当初明細書等」という。)に記載された事項の範囲内においてされたものであることは明らかであるから,本補正は,特許法第17条の2第3項の規定に適合する。
また,本補正は,前記1のとおり特許請求の範囲の請求項を削除するものであるから,特許法第17条の2第4項の規定に適合することは明らかであり,同条第5項第1号に掲げる請求項の削除を目的とするものに該当する。
3 まとめ
よって,本補正は特許法第17条の2第3項から第5項までの規定に適合するから,適法にされたものである。

第3 本願発明について
1 本願発明1
本願の特許請求の範囲の請求項1に係る発明(以下,「本願発明1」という。)は,本補正後の請求項1に記載された,次のとおりのものと認める。
「第1導電型高不純物濃度の半導体基板の一方の主面に垂直方向に堆積される柱状または層状のエピタキシャル層からなる第1導電型半導体領域と第2導電型半導体領域とが主面に平行方向に繰り返し交互に隣接する並列pn層をドリフト層として備え,該並列pn層がオン状態で電流を流し,オフ状態では電圧を保持するように構成され,前記並列pn層の表面に,主電流が流れる素子活性部と該素子活性部の外周に耐圧を確保するための素子周縁部を備える半導体装置において,
前記並列pn層の第2導電型半導体領域が前記並列pn層表面から前記半導体基板側に向かい不純物濃度が低くなる不純物濃度分布を有する並列pn層と,
該並列pn層の前記素子周縁部の表面層に主面に平行に配置される第1導電型表面領域と,
該第1導電型表面領域の表面層に離間して配置される2以上の第2導電型ガードリングと,
第2導電型ガードリングの内周側と外周側にそれぞれ配置され,第2導電型ガードリング表面にそれぞれ電気的に接続される導電性フィールドプレートと,を有し,
前記第1導電型表面領域の厚さが前記素子活性部の下方にある並列pn層の厚さの1/3以下で,且つ,前記第1導電型表面領域の不純物濃度が2×10^(14)/cm^(3)を超え,8×10^(14)/cm^(3)未満の範囲から選ばれるいずれかの不純物濃度であることを特徴とする半導体装置。」
2 引用文献1の記載と引用発明1
ア 引用文献1
原査定の拒絶の理由に引用された,本願の出願前に日本国内において頒布された刊行物である,特開2003-115589号公報(以下,「引用文献1」という。)には,図面とともに,次の記載がある。(下線は当審において付加した。以下同じ。)
(ア)「【0001】
【発明の属する技術分野】本発明は,MOSFET(絶縁ゲート型電界効果トランジスタ),IGBT(伝導度変調型MOSFET),バイポーラトンラジスタ等の能動素子やダイオード等の受動素子に適用可能で高耐圧化と大電流容量化が両立する縦形パワー半導体装置及びその製造方法に関する。
【0002】基板の両面に電極部を備えてその基板の厚さ方向に電流を流す縦形ドリフト部を持つ縦形半導体装置においては,オン抵抗(電流容量)と耐圧との間にはトレードオフ関係が存在することから,縦形ドリフト部として,不純物濃度を高めたn型の縦形領域とp型の縦形領域とを基板の横方向へ交互に繰り返した並列pn構造を採用することが知られている。しかし,この並列pn構造の縦形ドリフト部では速く空乏化するものの,ドリフト部の周りの耐圧構造部では空乏層が外方向や基板深部へは拡がり難く,電界強度がシリコンの臨界電界強度に速く達し,耐圧構造部で耐圧が低下してしまうので,耐圧構造部にも並列pn構造を採用することが知られている。」
(イ)「【0012】
【課題を解決するための手段】上記課題を解決するために,本発明に係る半導体装置の基本構造は,基板の第1主面側に形成された素子活性部に導電接続する第1の電極層と,基板の第2主面側に形成された第1導電型の低抵抗層に導電接続する第2の電極層と,素子活性部と低抵抗層との間に介在し,オン状態ではドリフト電流を縦方向に流すと共にオフ状態では空乏化する縦形ドリフト部と,縦形ドリフト部の周りで第1主面と低抵抗層との間に介在し,オン状態では概ね非電路領域であってオフ状態では空乏化する耐圧構造部とを有し,縦形ドリフト部及び耐圧構造部が基板の厚み方向に配向する縦形第1導電型領域と基板の厚み方向に配向する縦形第2導電型領域とを交互に繰り返して接合して成る並列pn構造を有する。ここで,基板の第1主面側に形成された素子活性部とは,例えば縦型MOSFETの場合は第1主面側で反転層を形成するチャネル拡散層とソース領域を含むスイッチング部,バイポーラトランジスタの場合はエミッタ又はコレクタ領域を含むスイッチング部であり,ドリフト部の第1主面側の能動又は受動部分を指す。」
(ウ)「【0023】
【発明の実施の形態】[実施例1]図1は本発明の実施例1に係る縦形MOSFET素子のチップを示す概略平面図,図2は図1中のA-A′線に沿って切断した状態を示す縦断面図,図3は図1中のB-B′線に沿って切断した状態を示す縦断面図である。なお,図1ではドリフト部の1/4を斜線部分で示してある。
【0024】本例の縦形MOSFETは,裏側のドレイン電極18が導電接触した低抵抗のn^(+)ドレイン層(コンタクト層)11の上に形成された第1の並列pn構造のドレイン・ドリフト部22と,このドリフト部22の表面層に選択的に形成された素子活性領域たる高不純物濃度のpベース領域(pウェル)13aと,そのpベース領域13a内の表面側に選択的に形成された高不純物濃度のn^(+)ソース領域14と,基板表面上にゲート絶縁膜15を介して設けられたポリシリコン等のゲート電極層16と,層間絶縁膜19aに開けたコンタクト孔を介してpベース領域13a及びn^(+)ソース領域14に跨って導電接触するソース電極17とを有している。ウェル状のpベース領域13aの中にn^(+)ソース領域14が浅く形成されており,2重拡散型MOS部を構成している。なお,26はp^(+)コンタクト領域で,また,図示しない部分でゲート電極層16の上に金属膜のゲート配線が導電接触している。
【0025】第1の並列pn構造のドレイン・ドリフト部22は,基板の厚み方向に層状縦形のn型ドリフト電路領域22aと基板の厚み方向に層状縦形のp型仕切領域22bとを交互に繰り返して接合した構造である。n型のドリフト電路領域22aは,その上端がpベース領域13の挾間領域12eに達し,その下端がn^(+)ドレイン層11に接している。また,p型の仕切領域22bは,その上端がpベース領域13aのウェル底面に接し,その下端がn^(+)ドレイン層11に接している。
【0026】縦形ドリフト部22の周りの耐圧構造部120は,基板の厚さ方向に配向する層状縦形のn型領域120aと,基板の厚さ方向に配向する層状縦形のp型領域120bとを交互に繰り返して接合して成る第2の並列pn構造を有している。この耐圧構造部120の第2の並列pn構造の長さ(基板厚方向の長さ)は縦形ドリフト部22の第1の並列pn構造のそれよりも短くなっている。また本例の場合,耐圧構造部120の第2の並列pn構造の繰り返しピッチは縦形ドリフト部22の第1の並列pn構造の繰り返しピッチと同じである。耐圧構造部120のうち,第2の並列pn構造の主面側にはn型の高抵抗層122が形成されている。そして,pベース領域13aの周りには複数のp型リング124a?124eが形成されている。各p型リング124a?124eは第2の並列pn構造のp型領域120bに非接続で高抵抗層122の主面側に形成されており,図1に示すように,平面y方向ではp型領域120bに直交し,平面x方向ではp型領域120bに平行している。
【0027】耐圧構造部120の周りにはn型側縁領域126が形成されており,n型側縁領域126の主面側にはn^(+)のチャネルストッパー領域128が形成されている。なお,耐圧構造部120の主面上には,表面保護及び安定化のために,熱酸化膜又は燐シリカガラス(PSG)から成る酸化膜(絶縁膜)23が成膜されている。
【0028】このように,複数のp型リング124a?124eが耐圧構造部120の第2の並列pn構造のp型領域120bに直接接続していないため,オフ状態では,p型リング124a?124eにはpベース領域13a又はドリフト部22からの距離に応じた電圧降下が現れるので,耐圧構造部120の表面電界が緩和される。また,耐圧構造部120の占有面積を縮小でき,高集積化を図ることができる。」
(エ)「【0035】[実施例4]図6(a)?(g)は本発明の実施例1の製造方法を示す工程断面図である。
【0036】まず,図6(a)に示す如く,n^(+)ドレイン層11となるべきn型の低抵抗半導体基体の上に第1層目のn型高抵抗のエピタキシャル層30aを成長させる。
【0037】次いで,図6(b)に示す如く,イオン注入法によりn型の不純物となる燐イオン31を注入し,エピタキシャル層30aの表面下に燐原子32を導入する。
【0038】次いで,図6(c)に示す如く,エピタキシャル層30aの表面に,フォトリソグラフィーによりドリフト部22及びその耐圧構造部120となるべき範囲で同一ピッチの不純物導入窓33aが開けられたレジストマスク33を形成した後,イオン注入法によりp型の不純物となるホウ素イオン34を注入し,エピタキシャル層30aの表面下にホウ素原子35を選択的に導入する。なお,燐イオン31の注入工程とホウ素イオン34の注入工程はどちらを先にしても構わない。また,エピタキシャル層30aが高不純物濃度である場合は,その逆導電型のホウ素イオン34の選択的導入だけで良い。
【0039】次いで,レジストマスク33を除去した後,図6(d)に示す如く,第1層目のエピタキシャル層30aの上に第2層目のn型高抵抗のエピタキシャル層30bを成長させて,上記と同様な不純物導入工程を施し,更に,第3層目のn型高抵抗のエピタキシャル層30cを成長させる。なお,要求される耐圧クラスに応じて,エピタキシャル層の成長工程と不純物導入工程とを交互に繰り返す。この後,ドリフト部22となるべき範囲を窓開けしたレジストマスク36で覆い,イオン注入法によりn型の不純物となる燐イオン31を注入し,エピタキシャル層30cのドリフト部22となるべき表面下に燐原子32を導入する。
【0040】次いで,図6(e)に示す如く,レジストマスク36の外,フォトリソグラフィーによりドリフト部22となるべき範囲で同一ピッチの不純物導入窓33aが開けられたレジストマスク33を形成した後,イオン注入法によりp型の不純物となるホウ素イオン34を注入し,エピタキシャル層30cの表面下にホウ素原子35を選択的に導入する。
【0041】次いで,レジストマスク36及びレジストマスク33を除去した後,図6(f)に示す如く,第4層目のn型高抵抗のエピタキシャル層30dを成長させる。
【0042】しかる後,図6(g)に示す如く,熱処理によってエピタキシャル層30a?30dに導入されて仕込まれた燐元素32とホウ素元素35を同時に一斉熱拡散させて,各拡散中心から拡散する拡散単位領域を上下相互に接続させ,ドリフト部22におけるn型のドリフト電路領域22aとp型の仕切領域22b並びに耐圧構造部120のn型領域120aとp型領域120bとを同時に形成する。これらの縦形領域は拡散単位領域の相互連結で形成されたものであるから,熱拡散が十分であればpn接合は略平坦面として観察できるが,拡散中心を最大濃度部として濃度分布を呈している。なお,並列pn構造のpn接合は平坦面である必要もないことから,凹であっても構わない。」
(オ)図1には,ドレイン・ドリフト部22の外周に耐圧構造部120を備えることが記載されている。
(カ)図2には,ドレイン層11の上面に平行方向に繰り返し交互に隣接する第1の並列pn構造のドレイン・ドリフト部22及び第2の並列pn構造の耐圧構造部120を備えること,及び,耐圧構造部120の表面にドレイン層11の上面に平行にn型の高抵抗層122を備えること,n型の高抵抗層の表面に離間してp型リング124a?124eを備えること,が記載されている。
イ 前記アより,引用文献1には次の発明(「引用発明1」という。)が記載されているものと認められる。
「n^(+)ドレイン層となるべきn型の低抵抗半導体基体の上にエピタキシャル層を成長させ,ドレイン・ドリフト部における層状縦型のn型のドリフト電路領域と層状縦型のp型の仕切り領域並びに耐圧構造部の層状縦型のn型領域と層状縦型のp型領域とを同時に形成し,それぞれが半導体基体の上面に平行方向に繰り返し交互に隣接する第1の並列pn構造のドレイン・ドリフト部及びその外周に第2の並列pn構造の耐圧構造部をなす縦型MOSFETにおいて,
耐圧構造部の表面に半導体基体の上面に平行にn型の高抵抗層と,
n型の高抵抗層の表面に離間して複数のp型リング,
を有する縦型MOSFET。」
3 引用文献2の記載と引用発明2
ア 引用文献2
原査定の拒絶の理由で引用された,本願の出願前に日本国内において頒布された刊行物である,特許第3634830号公報(以下,「引用文献2」という。)には,図面とともに,次の記載がある。
(ア)「【0030】
<第1の実施形態>
図1(a)は,本発明の第1の実施形態に係るリサーフ構造を埋め込んだ縦型パワーMOSFETの構成を模式的に示す断面図である。
【0031】
このMOSFETは,第1の半導体層であるn-ドリフト層3の一方の表面に高濃度半導体層(例えばn+ドレイン層)2が形成され,このn+ドレイン層2上には第1の主電極であるドレイン電極1が形成されている。
【0032】
前記n-ドリフト層3の他方の表面側には,複数の第2の半導体層としてp型リサーフ層4が横方向に周期的に配置され,スーパージャンクション構造が形成されている。
【0033】
このスーパージャンクション構造の表面には,第3の半導体層としてp型ベース層5が形成され,このp型ベース層5の表面には第4の半導体層としてn+型ソース層6が選択的に,且つ,平面ストライプ形状に拡散形成されている。
【0034】
このp型ベース層5は,一例として,約1×10^(17)cm^(-3)の不純物濃度で,約2.0μmの深さに形成されており,前記n+型ソース層7は,一例として,約1×10^(20)cm^(-3)の不純物濃度で,約0.2μmの深さに形成されている。
【0035】
そして,p型ベース層5のn+型ソース層6から当該p型ベース層5,n-ドリフト層3,隣りのp型ベース層5およびそのn+型ソース層6に至る領域上の表面を覆うように,膜厚が約0.1μmのゲート絶縁膜(例えばSi酸化膜)8を介して第1の制御電極としてゲート電極9が平面ストライプ形状に形成されている。
【0036】
また,上記ゲート絶縁膜8を介してゲート電極9を挟むように,各p型ベース層5上には,n+型ソース層6の表面上およびp型ベース層5の表面上に接合するように第2の主電極であるソース電極7が平面ストライプ形状に形成されている。
【0037】
換言すれば,n-ドリフト層3の他方の表面には複数のp型ベース層5が選択的に形成され,各p型ベース層5の表面にはn+型ソース層6が選択的に形成されている。そして,p型ベース層5とドレイン電極1との間のn-ドリフト層3中には,p型ベース層5に接続されたp型リサーフ層4が形成されている。このp型リサーフ層4とn-ドリフト層3が交互に横方向に繰り返す縦型リサーフ構造となっており,このリサーフの間隔(セル幅)を狭くすることによりn-ドリフト層3の不純物濃度を増やすことが可能となり,オン抵抗が下がる。
【0038】
スーパージャンクション構造の原理から,n-ドリフト層3の不純物総量とpリサーフ層4の不純物総量が同量となることが望ましく,両者の不純物量が等しくなくなると,ドリフト層の等価的な不純物量が増加し,耐圧が低下する。
【0039】
図1(b)は,同図(a)中のn-ドリフト層3とpリサーフ層4の不純物濃度について縦方向におけるプロファイルを示している。
【0040】
n-ドリフト層3の不純物濃度は縦方向に一定のプロファイルを有するが,pリサーフ層4の不純物濃度は,ソース電極7からドレイン電極1に向かう縦方向において(深さ方向に向かって)徐々に小さくなる分布(傾斜プロファイル)を有する。」
イ 引用発明2
前記アより,引用文献2には次の発明(以下,「引用発明2」という。)が記載されていると認められる。
「p型ベース層とドレイン電極との間のn-ドリフト層中に,p型ベース層に接続されたp型リサーフ層が形成され,このp型リサーフ層とn-ドリフト層が交互に横方向に繰り返す縦型リサーフ構造において,p型リサーフ層の不純物濃度は深さ方向に向かって徐々に小さくなる分布を有する縦型パワーMOSFET。」
4 引用文献3の記載と引用発明3
ア 引用文献3
原査定の拒絶の理由で引用された,本願の出願前に日本国内において頒布された刊行物である,特開2008-258327号公報(以下,「引用文献3」という。)には,図面とともに,次の記載がある。
(ア)「【0010】
(第1の実施形態)
図1は,本発明の第1の実施形態に係る電力用半導体素子であるパワーMOSFETの構成を模式的に例示する断面図,及び,横軸にSJ構造における横方向の位置をとり縦軸に各ピラー層における不純物濃度(以下,「ピラー濃度」ともいう)をとってSJ構造の不純物濃度のプロファイルを例示するグラフ図である。
なお,図1に示すグラフ図の横軸は,断面図における横方向の位置に対応している。後述する他の図においても同様である。
図2は,図1に示すパワーMOSFETを例示する部分断面図及び上面図である。
なお,図2の断面図には,パワーMOSFETの上部のみを示している。
【0011】
図1に示すように,本実施形態に係るMOSFETにおいては,第1半導体層として導電型がn型のn^(+)ドレイン層2が設けられており,このn^(+)ドレイン層2上には,スーパージャンクション構造(SJ構造)を形成する第2半導体層であるnピラー層3と第3半導体層であるpピラー層4とが設けられている。nピラー層3及びpピラー層4の導電型はそれぞれn型及びp型であり,n^(+)ドレイン層2の上面に平行な方向(以下,「横方向」という)に沿って交互に且つ周期的に配列されている。
【0012】
一例では,図2に示すように,n^(+)ドレイン層2の上面に垂直な方向(以下,「縦方向」という)から見て,各nピラー層3の形状は略正方形であり,複数のnピラー層3がマトリクス状に配列されている。また,pピラー層4は格子状に形成されており,nピラー層3間の隙間を埋めている。pピラー層4はn^(+)ドレイン層2に接していてもよく,接していなくてもよいが,図1においては,pピラー層4がn^(+)ドレイン層2に接しておらず,両層の間にnピラー層3と一体的に形成されたn型層が介在している例を示している。これn型層を介して,各nピラー層3は相互に接続されている。
【0013】
また,nピラー層3及びpピラー層4の上方には,第4の半導体層としてp型のpベース層5が設けられており,nピラー層3及びpピラー層4に接している。縦方向から見て,pベース層5の形状はストライプ状であり,複数本のpベース層5が相互に平行に形成されている。図1の断面図においては,pベース層5は紙面に垂直な方向に延びている。そして,pベース層5の配列周期はnピラー層3の配列周期よりも大きい。従って,図1に示すように,隣り合うpベース層5間には,複数本のnピラー層3が配置されており,また,nピラー層3間にはそれぞれpピラー層4が配置されている。各pベース層5の上面には,第5半導体層としてのn型のnソース層6が2本,選択的に形成されている。この2本のnソース層6は横方向において離隔しており,図1の断面図において紙面に垂直な方向に延びている。
【0014】
更に,隣り合うpベース層5の直上域間には,制御電極としてゲート電極9が設けられている。すなわち,ゲート電極9は,隣り合うpベース層5のうち一方のpベース層5における他方のpベース層5側のnソース層6とnピラー層3との間の部分の直上域から,この隣り合うpベース層5間に配置されたnピラー層3及びpピラー層4の直上域を通過して,他方のpベース層5における一方のpベース層5側のnソース層6とnピラー層3との間の部分の直上域まで延びている。」
(イ)「【0036】
(第3の実施形態)
図5は,本発明の第3の実施形態に係るパワーMOSFETを模式的に例示する斜視断面図,及び,縦軸にSJ構造における縦方向の位置をとり横軸にピラー濃度をとってSJ構造の不純物濃度のプロファイルを例示するグラフ図である。
図5に示すように,本実施形態に係るパワーMOSFETにおいては,前述の第2の実施形態に係るパワーMOSFET(図4参照)と比較して,pピラー層4のピラー濃度が縦方向にも傾斜している点が異なっている。すなわち,nピラー層3における不純物濃度は縦方向で一定であるが,pピラー層4における不純物濃度は,ソース電極7からドレイン電極1へ向かうにつれて連続的に減少している。これにより,SJ構造におけるソース電極7側の部分では,pピラー層4の不純物濃度はnピラー層3の不純物濃度よりも高く,ドレイン電極1側の部分では,pピラー層4の不純物濃度はnピラー層3の不純物濃度よりも低くなっている。この結果,SJ構造の上下端の電界を小さくすることができ,大きなアバランシェ電流が流れても負性抵抗が発生し難くなって,大きなアバランシェ耐量を得ることができる。本実施形態における上記以外の構成及び作用効果は,前述の第2の実施形態と同様である。」
イ 引用発明3
前記アより,引用文献3には次の発明(以下,「引用発明3」という。)が記載されていると認められる。
「隣り合うpベース層間に,複数本のnピラー層が配置されており,また,nピラー層間にはそれぞれpピラー層が配置され,pピラー層における不純物濃度は,ソース電極からドレイン電極へ向かうにつれて連続的に減少しているパワーMOSFET。」
5 引用文献4の記載と引用発明4
ア 引用文献4
原査定の拒絶の理由で引用された,本願の出願前に日本国内において頒布された刊行物である,特開2008-004643号公報(以下,「引用文献4」という。)には,図面とともに,次の記載がある。
「【0014】
本実施形態に係る半導体装置は,n型ピラー領域3及びp型ピラー領域4の周期的配列構造が形成された素子部(セル部)と,この素子部を囲むように素子部の外側に設けられた終端部とに大きく分けられる。終端部におけるドレイン層2の主面上には,スーパージャンクション構造は設けられず,高抵抗層(第2の半導体層)13が設けられている。高抵抗層(第2の半導体層)13は,n型ピラー領域3よりも不純物濃度が低い(高抵抗な)例えばn型シリコンからなる。
・・・
【0020】
終端部における高抵抗層13の表面には,p型シリコンからなるガードリング層10が形成されている。高抵抗層13,ガードリング層10およびフィールドストップ層12の表面は,フィールド絶縁膜11で覆われている。ガードリング層10を形成することで,最外ベース領域5a端部における電界集中を抑制し,高耐圧を実現する。また,終端部にスーパージャンクション構造を設けず,高抵抗(低不純物濃度)層13を設けることで空乏層が伸び易く,素子部よりも高い終端耐圧を実現することができる。高耐圧な終端耐圧を実現するために,高抵抗層13の不純物濃度は,n型ピラー領域3の濃度の1/100?1/10程度とすることが望ましい。
・・・
【0032】
また,図5に表されるように,ガードリング層14にフィールドプレート電極15が接続されている構造でも実施可能である。」
イ 引用発明4
前記アより,引用文献4には次の発明(以下,「引用発明4」という。)が記載されていると認められる。
「素子部を囲むように素子部の外側に設けられた終端部における高抵抗層の表面にガードリング層が形成され,ガードリング層にフィールドプレート電極が接続されている半導体装置。」
6 本願発明1と引用発明1との対比
ア 引用発明1の「n型」及び「p型」は,それぞれ本願発明1の「第1導電型」及び「第2導電型」に相当すると認められる。
イ 引用発明1の「n^(+)ドレイン層となるべきn型の低抵抗半導体基体」は,本願発明1の「第1導電型高不純物濃度の半導体基板」に相当すると認められる。
ウ 引用発明1の「半導体基体の上にエピタキシャル層を成長させ」は,半導体基板の一方の主面に成長するものであり,エピタキシャル層である以上,垂直方向に堆積されることは自明である。
エ また,引用発明1の「ドレイン・ドリフト部における層状縦型のn型のドリフト電路領域と層状縦型のp型の仕切り領域並びに耐圧構造部の層状縦型のn型領域と層状縦型のp型領域とを同時に形成し,それぞれが半導体基体の上面に平行方向に繰り返し交互に隣接する第1の並列pn構造のドレイン・ドリフト部及びその外周に第2の並列pn構造の耐圧構造部をなす」は,すべてが「同時に形成」されるから,ドレイン・ドリフト部と耐圧構造部をまとめて「ドリフト層」ということができ,この「ドリフト層」は,本願発明1の「ドリフト層」に相当すると認められる。
オ そして,引用発明1のMOSFETにおいては,ドレイン・ドリフト部はオン状態ではドリフト電流を縦方向に流すと共にオフ状態では空乏化し,耐圧構造部はオン状態では概ね非電路領域であってオフ状態では空乏化するものであり(前記2ア(イ)),ここでドレイン・ドリフト部と耐圧構造部をまとめて「ドリフト層」として記述すれば,ドリフト層の並列pn構造がオン状態で電流を流し,オフ状態では空乏化して電圧を保持するように構成されることになるから,これは本願発明1の「該並列pn層がオン状態で電流を流し,オフ状態では電圧を保持するように構成され」に相当すると認められる。
カ また,引用発明1の第1の並列pn構造のドレイン・ドリフト部及びその外周の第2の並列pn構造の耐圧構造部は,前記のようにまとめて「ドリフト層」であるが,その表面に着目して,並列pn構造の表面に,ドリフト電流が流れるドレイン・ドリフト部の表面とその外周の耐圧構造部の表面を備えるということができ,これは本願発明1の「前記並列pn層の表面に,主電流が流れる素子活性部と該素子活性部の外周に耐圧を確保するための素子周縁部を備える」に相当すると認められる。
キ 引用発明1の「縦型MOSFET」は,本願発明1の「半導体装置」に相当すると認められる。
ク 引用発明1の「耐圧構造部の表面に半導体基体の上面に平行にn型の高抵抗層」は,下記相違点3を除いて,本願発明1の「該並列pn層の前記素子周縁部の表面層に主面に平行に配置される第1導電型表面領域」に相当すると認められる。
ケ 引用発明1の「n型の高抵抗層の表面に離間して複数のp型リング」は,本願発明1の「該第1導電型表面領域の表面層に離間して配置される2以上の第2導電型ガードリング」に相当すると認められる。
コ してみると,本願発明1と引用発明1とは,下記サの点で一致し,下記シの点で相違すると認められる。
サ 一致点
「第1導電型高不純物濃度の半導体基板の一方の主面に垂直方向に堆積される柱状または層状のエピタキシャル層からなる第1導電型半導体領域と第2導電型半導体領域とが主面に平行方向に繰り返し交互に隣接する並列pn層をドリフト層として備え,該並列pn層がオン状態で電流を流し,オフ状態では電圧を保持するように構成され,前記並列pn層の表面に,主電流が流れる素子活性部と該素子活性部の外周に耐圧を確保するための素子周縁部を備える半導体装置において,
該並列pn層の前記素子周縁部の表面層に主面に平行に配置される第1導電型表面領域と,
該第1導電型表面領域の表面層に離間して配置される2以上の第2導電型ガードリングと,
を有する半導体装置。」
シ 相違点
(ア)相違点1
本願発明1では,「前記並列pn層の第2導電型半導体領域が前記並列pn層表面から前記半導体基板側に向かい不純物濃度が低くなる不純物濃度分布を有する並列pn層」を有するのに対し,引用発明1の並列pn構造のp型の仕切り領域及びp型領域について不純物濃度が低くなる不純物濃度分布についての開示がない点。
(イ)相違点2
本願発明1では,「第2導電型ガードリングの内周側と外周側にそれぞれ配置され,第2導電型ガードリング表面にそれぞれ電気的に接続される導電性フィールドプレート」を有するのに対し,引用発明1には導電性フィールドプレートについての開示がない点。
(ウ)相違点3
本願発明1では,「前記第1導電型表面領域の厚さが前記素子活性部の下方にある並列pn層の厚さの1/3以下で,且つ,前記第1導電型表面領域の不純物濃度が2×10^(14)/cm^(3)を超え,8×10^(14)/cm^(3)未満の範囲から選ばれるいずれかの不純物濃度であること」を特徴とするのに対し,引用発明1ではn型の高抵抗層について厚さや不純物濃度についての開示がない点。
7 相違点についての検討
ア 引用文献2ないし4には,それぞれ前記3ないし5のとおりの発明が記載されていると認められる。そして,引用文献2ないし4には,前記相違点1に係る構成について,記載も示唆もされていない。引用文献2及び3にはp型ベース層に接続され,又はp型ベース層の間に配置されたp型ピラー層の不純物濃度を深さ方向に低くなるようにすることが記載されているだけで,p型ベース層を含む素子活性部の外周の素子周縁部においてその直下のp型半導体領域の不純物濃度を深さ方向に低くなるようにすることは開示されていない。
イ また,前記相違点3について検討すると,引用発明1の「n型の高抵抗層」は,複数のp型リングに距離に応じた電圧降下が現れ,耐圧構造部の表面電界を緩和するために,複数のp型リングが耐圧構造部のp型領域に直接接続しない(前記2ア(ウ))よう「高抵抗」とするものである。したがって,引用文献1では「n型の高抵抗層」が前記直接接続を防ぐための高抵抗層として機能すべく,その厚さや不純物濃度を設定することは示唆されているといえるが,相違点3に係る第1導電型表面領域の厚さや不純物濃度は示唆されていない。引用文献2ないし4には前記厚さや不純物濃度について,まったく記載がないし示唆もされていない。
ウ そうすると,引用発明1において,相違点1及び3それぞれに係る構成とすることは,いずれも,引用文献2ないし4にそれぞれ記載の発明に基づいて,当業者が容易に想到し得たものとは認められない。
8 本願発明1についてのまとめ
したがって,本願発明1は,引用発明1ないし4に基づいて,当業者が容易に発明をすることができたとはいえない。
9 本願発明2について
本願の特許請求の範囲の請求項2に係る発明(以下,「本願発明2」という。)は,本補正後の請求項2に記載されたとおりのものと認める。
そして,本願発明2は,本願発明1の発明特定事項をすべて含みさらに別の発明特定事項を付加したものに相当するから,本願発明1が前記8のとおり,引用発明1ないし4に基づいて,当業者が容易に発明をすることができたとはいえない以上,本願発明2も同様の理由で,引用発明1ないし4に基づいて,当業者が容易に発明をすることができたとはいえない。

第4 結論
以上のとおり,本願については,原査定の拒絶理由を検討してもその理由によって拒絶すべきものとすることはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2016-08-29 
出願番号 特願2010-236394(P2010-236394)
審決分類 P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 恩田 和彦大橋 達也棚田 一也  
特許庁審判長 飯田 清司
特許庁審判官 深沢 正志
須藤 竜也
発明の名称 半導体装置  
代理人 阪本 朗  
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