拒絶査定不服の審決｜不服2014-17120 - 特許審決データベース

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審決分類	審判査定不服 2項進歩性特許、登録しない(前置又は当審拒絶理由) H01L
管理番号	1320789
審判番号	不服2014-17120
総通号数	204
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2016-12-22
種別	拒絶査定不服の審決
審判請求日	2014-08-28
確定日	2016-10-18
事件の表示	特願2012-542134「磁気トンネル接合を含む上部および下部電極を有するデバイスの製造および統合」拒絶査定不服審判事件〔平成23年 6月 3日国際公開、WO2011/066579、平成25年 4月11日国内公表、特表2013-512585〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	第1 手続の経緯本願は、平成22年11月30日(パリ条約による優先権主張外国庁受理2009年11月30日、アメリカ合衆国)を国際出願日とする出願であって、平成25年11月18日付けで拒絶理由が通知され、平成26年3月26日に意見書及び手続補正書が提出されたが、同年4月22日付けで拒絶査定がなされ、これに対して、同年8月28日に拒絶査定を不服とする審判の請求がなされるとともに手続補正書が提出され、同年10月28日及び平成27年1月26日に上申書が提出されたものである。そして、平成27年8月3日付けで当審より拒絶理由が通知され、同年11月6日に意見書及び手続補正書が提出されたものである。第2 本願発明に対する判断 1 本願発明本願の請求項1ないし12に係る発明は、平成27年11月6日に提出された手続補正書により補正された特許請求の範囲の記載からみて、その特許請求の範囲の請求項1ないし12に記載される事項により特定されるとおりであって、そのうち、請求項10に係る発明(以下「本願発明」という。)は次のとおりのものである。「基板と、前記基板に埋め込まれた第1コンタクトと、前記第1コンタクトと結合される、前記基板上のパターン化された第1電極と、前記パターン化された第1電極上のパターン化された磁気デバイスと、前記パターン化された磁気デバイスの両側面に接触する第1キャッピング層と、前記パターン化された第1電極の少なくとも1つの端部に延在する、前記パターン化された第1電極上の第2キャッピング層と、前記パターン化された磁気デバイス上のパターン化された第2電極と、上面が平坦面である上部金属間誘電体層と、前記パターン化された第2電極と接触するトレンチと、前記上部金属間誘電体層に形成された前記トレンチに充填する導電性材料により前記第2電極と接続される上部導体と、を含む電子デバイス。」 2 当審よりの拒絶理由通知の概要平成27年8月3日付けで当審より通知した拒絶理由通知の概要は、次のとおりである。「1.この出願の下記の請求項に係る発明は、その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。記引用文献等一覧 1.特開2006-165556号公報 2.特開2007-158336号公報 3.特開2006-261592号公報 4.特開2009-266939号公報 5.特表2008-519458号公報 ……(中略)…… ・請求項 :14 ・引用文献等:1?4 ……(以下、省略)」 (審決注:平成27年11月6日に提出された意見書の「1.補正について」の「(6)」に、「新請求項10(旧請求項14に対応)」と記載されるように、平成27年8月3日付けの拒絶理由通知が対象とした請求項14は、前記意見書と同日付けで提出された手続補正書による補正後の請求項10に対応する。) 3 各引用例の記載事項と引用発明 (1)引用例1の記載事項と引用発明ア引用例1の記載事項本願の優先権主張の日前に日本国内において頒布され、平成27年8月3日付けの拒絶理由通知において「文献1」として引用された刊行物である特開2006-165556号公報(以下「引用例1」という。)には、「磁気メモリ素子、磁気メモリ素子製造、及び磁気メモリ素子動作方法」(発明の名称)に関して、図1?図24とともに、以下の事項が記載されている(下線は、参考のため、当審において付したものであり、以下、同様である。)。 a 「【技術分野】【0001】本発明は、半導体メモリ素子、半導体メモリ素子の製造及び半導体メモリ素子の動作方法に関し、より具体的には、セルの選択精度を高めた磁気メモリ素子、半導体メモリ素子の製造及び半導体メモリ素子の動作方法に関する。」 b 「【背景技術】 ……(中略)…… 【0008】ここで、MTJセル18に書き込みを行うことを想定して説明をする。まず、図2に示すように、MTJセル18に書き込むために選択されたビットラインBLを介して書き込み動作の電流が流れる。この場合、MTJセル18に書き込むために選択されたワードラインWLによって書き込みセルが選択される際に、ビットラインBLを流れる電流により発生する磁場が、選択されたMTJセル18だけでなく、電流が流れているビットラインBLに連結する、選択されていない他のMTJセル(図示せず)にも影響を与えるため、これらの選択されていないMTJセルに所望しないデータが記録される可能性がある。このため、従来技術のMRAMは、MTJセルの選択性が低いという課題がある。」 c 「【発明の効果】 ……(中略)…… 【0017】本発明に係る磁気メモリ素子は、MTJセルのフリー磁性膜の磁気分極を制御するための手段であり、MTJセルの上部及及び/または下部に上部及び/または下部電極パッド層を備える。書き込み動作では、選択されたMTJセルに連結するトランジスタがオン状態となり、電流が上部電極パッド層、MTJセル及び下部電極パッド層を経て流れ、この過程において上部電極パッド層及び下部電極パッド層の周りに発生する磁場によって、MTJセルのフリー磁性膜の磁気分極がスイッチングされることにより、ビットデータが記録される。【0018】このように、本発明の磁気メモリ素子は、ビットラインで発生した磁場を利用するのではなく、MTJセルの上部及び下部にそれぞれ接触した上部電極パッド層及び下部電極パッド層で発生する磁場を利用してビットデータを記録するため、正確に選択されたMTJセルのみにビットデータを記録でき、また、誤って選択されていないMTJセルにビットデータが記録されることを防止できる。つまり、本発明に係る磁気メモリ素子は精度の高い選択性を有している。」 d 「まず、本実施形態に係る磁気メモリ素子(以下、本発明のメモリ素子)について説明する。【0021】図3及び図4は、本実施形態に係る磁気メモリ素子の主要特徴部の平面図である。図5は、本実施形態に係る磁気メモリ素子の主要特徴部を含んだ磁気メモリ素子の断面図である。図3及び図4に記載の符号46及び52は、図5に示すMTJセル48の上下にそれぞれ設けられる1対の導電性電極パッド層である。導電性電極パッド層46を、図5に示すように、ビアホールh1の導電性プラグ44の上端部C1とMTJセル48の間に設け、導電性プラグ44上端部C1及びMTJセル48の上側の接触面M1を連結する。また、導電性電極パッド層52を、ビアホールh2の導電性プラグ44の下端部C2及びMTJセル48の間に設け、ビアホールh2の導電性プラグ44の下端部C2及びMTJセル48の下側の接触面M2を連結する。さらに、図5に示すように、MTJセル48を、ビアホールh1及びビアホールh2の導電性プラグ44から所定の距離を置いて設ける。以下、導電性電極パッド層46を下部電極パッド層46といい、導電性電極パッド層52を上部電極パッド層52という。また、図3及び図4のHa、Eaは、MTJセル48の上側の接触面M1及び下側の接触面M2のハード(磁化困難)軸方向とイージ(磁化容易)軸方向をそれぞれ表す。MTJセル48の接触面M1及びM2の磁気分極は、イージ方向Eaに配列される場合には、磁場を除去した後もその配列状態が安定的に維持される。一方、ハード軸方向Haに配列される場合には、磁場を除去すると配列方向が元の状態に戻るか、イージ軸方向Eaに反転されるようになっている。【0022】電流I1は、下部電極パッド層46を介してビアホールh1の導電性プラグ44の上端部C1からMTJセル48の上側の接触面M1に流れるか、あるいは、上部電極パッド層52を介して導電性プラグ44の下端部C2からMTJセル48の下側の接触面M2に電流I1が流れる。この電流I1により上部電極パッド層52及び下部電極パッド層46の周りにMTJセル48の接触面M1及びM2の局所領域LA-図5に影響を与えるイージ軸方向Eaの磁場H1が発生する。このようにして発生する磁場H1により、MTJセル48の磁気分極はイージ軸方向Eaに配列される。なお、図3は、下部電極パッド層46の上面に備えられたMTJセル48の下側の接触面M1を示し、図4は、上部電極パッド層52の下面に備えられたMTJセル48の上側の接触面M2を示す。」 e 「【0055】以下、図17ないし図23を参照しつつ、本実施形態に係わる磁気メモリ素子の製造方法について説明する。なお、図17ないし図23の説明では、図5と同じ機能の部位については図5と同じ符号を用いる。まず図5を参照しつつ、基板40を活性領域とフィールド領域とに区分した後、フィールド領域に所定形状の素子分離膜(図示せず)を形成する。基板40は、半導体基板、例えば、ｐ型シリコン基板あるいはn型シリコン基板であってもよい。活性領域の所定領域上にゲート積層体G1を形成する。ゲート積層体G1は、基板40の全面にゲート絶縁膜、ゲート電極用導電層及びゲート保護膜を順次に積層し、ゲート保護膜上に、ゲート積層体G1を形成する領域を限定するためのマスク(図示せず)を形成した後、順次に積層した物質層を逆順にエッチングすることで形成する。エッチングの後、マスクを除去する。このときゲート積層体G1は側面にスペーサ(図示せず)を備えている。【0056】このようにゲート積層体G1を形成した後、イオンドーピング工程を経て、ゲート積層体G1の両側にソースS1及びドレインD1を形成する。このようにして、基板40に電界効果トランジスタTを形成する。【0057】なお、図9に示す磁気メモリ素子を形成するには、基板40に電界効果トランジスタのドレインD1を共通に使用する電界効果トランジスタをさらに形成するとよい。次いで、基板40上にトランジスタTを覆う第1絶縁層42aを形成し、その上面を平坦にする。次いで、第1絶縁層42aの所定領域にディジットラインDLを形成する。ディジットラインDLは、通常、ゲート積層体G1の真上に形成するが、点線DL’で示すように、ドレインD1の上側に形成してもよい。【0058】次いで、図18に示すように、第1絶縁層42a上に、ディジットラインDLを覆うように第2絶縁層42bを形成し、その上面を平坦にする。第2絶縁層42b上に、ソースS1の上側に形成した第2絶縁層42bの所定領域を露出させるように感光膜パターンPR1を形成する。感光膜パターンPR1をエッチングマスクとして、第2絶縁層42bの露出部分をエッチングする。【0059】図19に示すように、エッチングは、ソースS1が露出するまで実施する。エッチングにより、図19に示すように、第1絶縁層42a及び第2絶縁層42bからなる第1層間絶縁層42にソースS1の一部が露出したビアホールh1が形成される。次に、感光膜パターンPR1を除去する。ビアホールh1の形成後、ビアホールh1に導電性プラグ44を充填する。なお、導電性プラグ44の形成前後でオーミックコンタクト工程を実施してもよい。【0060】次いで、図20に示すように、第2絶縁層42b上に下部電極パッド層46を形成する。下部電極パッド層46は、導電性プラグ44の露出面の全体に接触するように形成し、また、ディジットラインDLの上まで延伸するように形成する。下部電極パッド層46は、まず、第2絶縁層42b上に下部電極用の物質層を形成し、次に、写真及びエッチング工程により下部電極用の物質層を下部電極パッド層46の形状にパターニングして形成する。このとき、下部電極用の物質層はなるべく薄く形成することが好ましい。【0061】例えば、下部電極パッド層の厚さは、1nm以上100nm以下であるのが好ましい。また、下部電極用の物質層をパターニングする工程において、下部電極パッド層46の幅をなるべく狭く、例えば、100nm以下に形成する。このように、下部電極パッド層46の厚さと幅を出来る限り狭く形成することにより、下部電極パッド層46に電流を印加したとき、下部電極パッド層46から発生する磁場を、下部電極パッド層46上に形成するMTJセル48に効果的に集中させることができる。【0062】下部電極パッド層46の形成後、下部電極パッド層46の所定領域上にピンニング膜、ピンド膜、トンネリング膜、フリー磁性膜などを備えるMTJセル48を形成する。MTJセル48の形成方法については、公知の技術であるため、詳細な説明を省略する。MTJセル48は、導電性プラグ44から所定の距離を置いて、下部電極パッド層46の端部に形成してもよい。【0063】この場合、下部電極パッド層46は、ディジットラインDLの真上に位置するように形成することが好ましい。したがって、ディジットラインDLが、図17に点線DLで示すように、ドレインD1の上側に形成された場合、下部電極パッド層46もこのようなディジットラインDL上に拡張されるように形成し、MTJセル48もディジットラインDLの上側にくるように形成してよい。また、ディジットラインDLは、下部電極パッド層46と後述の上部電極パッド層52とに連結するビットラインBLを流れる電流の方向と直交する方向に電流が流れるように配置されている。【0064】次に、図21に示すように、第1層間絶縁層42上に、下部電極パッド層46及びMTJセル48を覆うように第2層間絶縁層50を形成する。第2層間絶縁層50は、第1層間絶縁層42と同じ物質を用いて形成してもよい。第2層間絶縁層50の形成後、その上面をMTJセル48が露出するまで研磨する。次に、第2層間絶縁層50の上に、MTJセル48の露出面の全体と接するように上部電極パッド層52を形成する。上部電極パッド層52は、下部電極パッド層46と同じ機能を担う。したがって、上部電極パッド層52は、下部電極パッド層46と同じ幾何学形状を有し、厚さと幅が同じであることが好ましい。さらに、下部電極パッド層46の真上に平行に形成することが好ましい。また、上部電極パッド層52の厚さ及び幅は1nm以上100nm以下が好ましい。なお、上部電極パッド層52は、下部電極パッド層46と同じ方法により形成してもよい。【0065】次に、図22に示すように、第2層間絶縁層50の上に、上部電極パッド層52全体を覆うように第3層間絶縁層54を形成する。このとき、第3層間絶縁層54は、上部電極パッド層52の上面と第3層間絶縁層54の上面との間隔ｔは、後のエッチング工程後に約300nmとなるように厚さを調整する。このときの間隔ｔは、後続のエッチング工程で形成されるビットラインから発生する磁場がMTJセル48に及ぼす影響を考慮して変更することが可能である。間隔ｔを介してビットラインから発生する磁場が、MTJセル48のフリー磁性膜の磁気分極の配列に影響を与えるならば、例えば、間隔ｔを300nmより大きくし、逆に、影響を与えない場合は、300nmより小さくすることができる。次に、第3層間絶縁層54上に、第3層間絶縁層54の所定領域を露出させるように感光膜パターンPR2を形成する。【0066】感光膜パターンPR2は、電極パッド層52の上面の一部を露出させるように、導電性プラグ44を形成するためのものである。したがって、感光膜パターンPR2は、上部電極パッド層52の露出させる部分を覆っている第3層間絶縁層54の一部をくり抜くようにエッチングし、上部電極パッド層52の露出部分を露出させるように形成する。この感光膜パターンPR2をエッチングマスクとして、第3層間絶縁層54のくり抜き部分をエッチングする。エッチングは、上部電極パッド層52が露出するまで行われる。【0067】エッチング工程を終え、感光膜パターンPR2を除去すると、図23に示すように、第3層間絶縁層54に上部電極パッド層52の所定領域が露出されたビアホールh2が形成されるが、これが導電性プラグ44に対応する。ビアホールh2の形成後、ビアホールh2を満たしつつ、第3層間絶縁層54上に、上部電極パッド層52の露出部分と連結するようにビットラインBLを形成する。」 f 図3及び図4には、MTJセル48の下側の接触面M1とMTJセル48の上側の接触面M2は、それぞれ、接触対象の下部電極パッド層46と上部電極パッド層52より小さく、図面上、同じ形状を有することが記載されている。イ引用発明以上から、引用例1には次の発明(以下「引用発明」という。)が記載されているといえる。「トランジスタTを形成した基板40と、前記基板40上のトランジスタTを覆う第1絶縁層42aと当該第1絶縁層42a上の第2絶縁層42bとからなり、上面が平坦化された第1層間絶縁層42に形成されたビアホールh1に充填された導電性プラグ44と、前記導電性プラグ44の上端部C1と連結とされ、前記第2絶縁層42b上の下部電極用の物質層をパターニングして形成された下部電極パッド層46と、前記下部電極パッド層46の所定領域上に形成したMTJセル48と、前記第1層間絶縁層42上に前記下部電極パッド層46及び前記MTJセル48を覆うように形成され、その上面にMTJセル48が露出させる第2層間絶縁層50と、前記第2層間絶縁層50の上に前記MTJセル48の露出面の全体と接するように形成され、前記下部電極パッド層46と同じ幾何学形状を有し、厚さと幅が同じである上部電極パッド層52と、前記第2層間絶縁層50の上に前記上部電極パッド層52全体を覆うように形成される第3層間絶縁層54と、前記第3層間絶縁層54の一部をくり抜くように形成され、上部電極パッド層52の一部を露出させる前記第3層間絶縁層54のくり抜き部分であるビアホールh2と、前記ビアホールh2を満たしつつ、第3層間絶縁層54上に、上部電極パッド層52の露出部分と連結するビットラインBLと、を含むことを特徴とする磁気メモリ素子。」 (2)引用例2の記載事項ア引用例2の記載事項本願の優先権主張の日前に日本国内において頒布され、平成27年8月3日付けの拒絶理由通知において「文献2」として引用された刊行物である特開2007-158336号公報(以下「引用例2」という。)には、「MTJMRAM素子およびその製造方法、並びにMTJMRAMアレイ」(発明の名称)に関して、図1?図12とともに、以下の事項が記載されている。 a 「【技術分野】【0001】本発明は、磁気トンネル接合(MTJ)構造を有する磁気ランダムアクセスメモリ(MRAM:Magnetic Random Access Memory)素子(以下,MTJ MRAM素子という)およびその製造方法、並びにMTJ MRAMアレイに関する。」 b 「【背景技術】 ……(中略)…… 【0003】図6は所謂スピンフィルタ構成を有するMTJ素子10の層構造を表すものである。このMTJ素子10では、2つの磁化層のうちの下側の層(ピンド層)は、その磁気モーメントが特定の方向に固定されており、一方、上側の層(フリー層)の磁気モーメントの方向はフリーであり、外部からの刺激(磁界)に応答して変化する。この層構造は、最下部にシード層51があり、このシード層51上に各層が順次形成されている。シード層51上には反強磁性材料からなるAFM層15が形成されている。このAFM層15は、交換結合と呼ばれる磁気結合の形態によって、その上のピンド層20の磁気モーメントを固定するものである。ピンド層20は強磁性材料により形成された層である。ピンド層20の上には、例えばアルミニウム(あるいはマグネシウム)のような金属の層を形成し、続いてこの金属層を酸化することによってトンネル障壁層(結合層)30が形成されている。この結合層30上には強磁性材料からなるフリー層40が形成されている。最後に、フリー層40上にはキャップ層50が形成されている。フリー層40は、タンタル(Ta),窒化タンタル(TaN),チタン(Ti)あるいは窒化チタン(TiN)により形成されており、後述のようにMTJ素子10の上面を周囲の絶縁層と共に平坦化するときに、その厚みが均一であることが極めて重要である。 ……(中略)…… 【0006】図7は、上記MTJ素子およびこれに関連するワード線およびビット線の断面構造を表すものである。各MTJ素子10,11の下部にはそれぞれ素子の抵抗状態を検出するための下部電極20,21が設けられている。各MTJ素子10,11の表面にはビット線30が接触しており、このビット線30は図2において左から右へと延在している。これらMTJ素子10,11は周囲が絶縁層60?63により覆われている。絶縁層60,61はワード線70,71とビット線30とを上下方向に分離している。ワード線70,71はそれぞれ図2において紙面に対して直交する方向に延在している。ワード線70,71は絶縁層63により互いに分離されている。これらの絶縁層60?63はワード線70,71およびビット線30の形成に先立って設けられるもので、ワード線70,71およびビット線30はこれら絶縁層60?63に設けられたチャネルあるいはトレンチ内に埋設される。これらワード線70,71およびビット線30を電流が通過すると、磁界を生じてMTJ素子10,11のフリー層における磁気モーメントの方向が変化する。なお、ワード線70,71はMTJ素子10,11の下に形成されることもある。 ……(中略)…… 【0011】図8(C)は、図8(B)に続いて、CMPプロセスによりMTJ素子10およびその周囲の表面の絶縁層70を除去し、実質的に滑らかな共平面を形成した状態を表している。このCMPプロセスの目的は、絶縁層75の表面をMTJ素子10のキャップ層50の表面の高さまで後退させて、キャップ層50の表面を露出させることにある。しかし、このとき同時にキャップ層50も薄く削られる。後退の程度は素子によって40nm以上異なる。このように周囲の絶縁層70の表面がトンネル障壁層30の表面よりも低くなってしまうと、トンネル障壁層30の下の層間を通じて、その後にMTJ素子10の上に形成される配線(図示せず)へ電流漏れが発生し、そのためMTJ素子10は電気的に短絡してしまう。MTJ素子10の作用はトンネル障壁層30を通じての電子のトンネル現象によるものであるため、MTJ素子10の側面から周囲の配線への電流漏れは、どのような形であっても素子特性に対して重大な悪影響を与えるものであり、それを防止する必要がある。 ……(中略)…… 【0016】図11および図12は、その他の方法を表すものである。図11(A)は図8(A)で示したものと同じMTJ素子10を示し、図11(B)は、このMTJ素子10の下に設けられた下部電極20およびMTJ素子10の露出面の全部を、SiN_(X)層120により等しく覆った状態を表したものである。この方法では、次に、図11(C)に示したように、SiN_(X)層120の全面をSiO_(2)層125により覆う。続いて、図12(A)に示したように、SiN_(X)層120をストッパとしたCMPプロセスによりSiO_(2)層125のMTJ素子10上の部分を選択的に除去する。SiN_(X)はSiO_(2)よりもエッチング速度が遅いので、SiN_(X)層120を囲むSiO_(2)層125の表面126がSiN_(X)層120の表面121よりも下に後退したとしても、SiN_(X)層120の表面121は殆ど後退することはない。最後に、図12(B)に示したようにIBEまたはRIEによりSiN_(X)層120のMTJ素子10のキャップ層50上の部分が選択的に除去する。このキャップ層50上には上部電極(図示せず)が形成される。」 c 「[第1の実施の形態] 【0043】図1?図3は本発明の第1の実施の形態に係るMTJ MRAM素子の製造工程を表すものである。図1(A)はMTJ素子10を下部電極20上に形成した状態を表すもので、MTJ素子10を構成する各層はそれぞれ水平に配置されている。なお、図1では、MTJ素子10の全ての層は、共通の最終横幅Wにパターン化されているが、全ての層が共通の幅である必要はない。例えば、フリー層40およびピンド層25の幅は異なっていてもよい。このMTJ素子10は、酸化されたAl(アルミニウム)またはMg(マグネシウム)からなるトンネル障壁層30、このトンネル障壁層30の上に形成された強磁性層(フリー層40)およびこのフリー層40上に形成されたTa(タンタル),TaN(窒化タンタル),Ti(チタン)またはTiN(窒化チタン)からなるキャップ層50を有している。これらの層、およびその他の図示しない層は図6に示したものと同様である。なお、このMTJ素子10は本発明の方法を好適に用いることができるものであるが、素子そのものの組成は限定されるものではない。以下、単一のMTJ素子10に関して説明するが、アレイ全体を作製する際にも、実質的に同一の方法を適用することができることは言うまでもない。【0044】本実施の形態では、まず、図1(A)に示した状態から図1(B)に示したようにMTJ素子10の露出面および下部電極20の上面のすべてを覆うように薄い第1の誘電体層120を一体的に形成する。第1の誘電体層120は、例えばSiO_(2),SiC,AlO_(X)またはSiCNからなり、約5nm?30nmの厚みを有するものとする。【0045】次いで、図1(C)に示したように、反応性イオンエッチング(RIE)などの第1の異方性エッチングにより第1の誘電体層120を選択的に除去する。すなわち、第1の誘電体層120のMTJ素子10の上面および下部電極20の上の部分を除去し、MTJ素子10の側面に密着した部分のみを残す。これにより電流漏れ阻止層としての側壁スペーサ120Aが形成される。【0046】続いて、図2(A)に示したように、第2の誘電体層130を、MTJ素子10の露出面を一体的に覆うように形成する。第2の誘電体層130は、例えばSiN_(X)またはSiON_(X)よりなり、約5nm?30nmの厚みを有するものとする。この第2の誘電体層130は、後に作成されるビット線とMTJ素子のフリー層との均一な距離を保つためのCMPストップ層としての機能を有する。【0047】次に、図2(B)に示したように、第2の誘電体層130の露出した面を第3の誘電体層140で一体的に覆う。第3の誘電体層140は絶縁ブランケット層としての機能を有するもので、例えばSiO_(2)よりなり、約80nm?300nmの厚みを有するものとする。その後、図2(C)に示したように、CMP法によって第3の誘電体層140を平坦化し、CMPストップ層(第2の誘電体層130)の水平な上面を露出させる。このCMPプロセスにより、第3の誘電体層140の高さは第2の誘電体層130の最終的な高さより多少低くなる。【0048】次いで、図3(A)に示したように、RIEなどの第2の異方性エッチングにより、第2の誘電体層130の露出部分を除去する。このエッチングは、SiN_(X)等からなる第2の誘電体層130の露出部分がほぼ完全に除去されるのに対し、SiO_(2)等からなる第1の誘電体層(側壁スペーサ120A)を殆ど除去することのない条件で行われる。このように第2の異方性エッチングによって残りの部分を精度よく除去することができるので、上記CMPプロセスでは、第2の誘電体層130の一部がMTJ素子10上に残っていてもよい(図2(C)参照)。【0049】本実施の形態では、図3(A)に模式的に示したように、MTJ素子の上面(キャップ層50)は上記エッチングにより露出はしているが、薄くはなっていない。すなわち、キャップ層50を精確な厚さにすることができ、これによりMTJ素子10のフリー層40とMTJ素子10の上面に後に形成されるビット線との垂直距離が均一になる。【0050】本実施の形態では、また、MTJ素子10を囲むように2種類の電流漏れ阻止層(誘電体層)が設けられている。1つ目は、MTJ素子10の側面に接する第1の誘電体からなる側壁スペーサ120Aである。2つ目は、この側壁スペーサ120Aに接するCMPストップ層(第2の誘電体層130)の残りの部分(側壁スペーサ130A)である。これら2つの側壁スペーサ120A,130Aは、MTJ素子10から、次の方法でMTJ素子10の上に形成されるビット線などの導体への電流漏れを防ぐ機能を有している。【0051】次に、図3(B)に示したように、Cｕダマシン電極(例えばビット線)形成のための構造(トレンチ190)を形成する。すなわち、MTJ素子10の上面および第3の誘電体層140の上に薄いSiN_(X)層150を形成し、続いてこのSiN_(X)層150上に厚いSiO_(2)層160を形成する。SiN_(X)層150の厚みは例えば約20nm?100nm、SiO_(2)層160の厚みは例えば約100nm?800nmである。Cｕダマシン電極は、これらSiN_(X)層150およびSiO_(2)層160に形成されたトレンチ190に埋設される。このトレンチ190は、SiO_(2)層160およびSiN_(X)層150をブランケット層としての第3の誘電体層140の上面およびMTJ素子10の上面のキャップ層50までエッチングすることにより形成される。【0052】なお、従来技術として説明した図10(C)にも類似のトレンチが形成されている。この図では、SiN_(X)層110(図3(B)におけるSiN_(X)層150に相当)をエッチングすることによりトレンチが形成されているが、このエッチング時に同時にSiN_(X)からなる側壁95の一部が除去され、MTJ素子10の側面が露出し、そのため電流漏れが発生するという問題があった。これに対して、本実施の形態では、トレンチ190を形成する際に、図3(B)に示したようにSiN_(X)等からなる外側の側壁スペーサ130Aの一部は除去されるが、内側の側壁スペーサ120Aは除去されない。側壁スペーサ120Aが側壁スペーサ130Aの材料(SiN_(X)またはSiON_(X))およびSiN_(X)層150に対してエッチングされにくい誘電体(SiO_(2))により構成されているからである。【0053】 RIEは、すべての実施の形態において、本発明のすべての目的を達成するのに適している。例えば、CF_(4) + C_(2)F_(4 ),C_(2)F_(6)プラズマなどの水素を含まないフッ化デフィシェントフルオロカーボン(fluorine-deficient fluorocarbon )プラズマを使用したRIEは、SiO_(2)に対してSiN_(X)よりも高い選択性を有している(SiO_(2)がSiN_(X)より速くエッチングされる)が、塩素系プラズマまたはフッ素リッチプラズマ、または臭素化学反応または酸素を含有するフッ素系プラズマを用いると、SiN_(X)に対してSiO_(2)よりも高い選択性を有する(SiN_(X)がSiO_(2)より速くエッチングされる)RIEとすることができる。【0054】以上、本実施の形態では、MTJ素子10の上面およびその周辺の絶縁層140により平滑な共平面を形成できると共にキャップ層50の厚みを均一に保持することができるため、MTJ素子10の上面に形成されるビット線とMTJ素子10のフリー層40との間隔は良好に制御された均一なものとなる。加えて、電流漏れ阻止層として、MTJ素子10に接してSiO_(2)等からなる第1の側壁スペーサ120A、この第1の側壁スペーサ120Aに接してSiN_(X)等からなる第2の側壁スペーサ130Aを配置するようにしたので、トレンチ190を形成する際に第2の側壁スペーサ130Aが一部削られたとしても、第1の側壁スペーサ120Aによって、MTJ素子10とビット線等との間の電流漏れを防止することができる。」 d 図2(A)には、第2の誘電体層130が、MTJ素子10の上面と、MTJ素子10の側面に設けられた第1の誘電体層120Aを覆うとともに、図示されている下部電極20のすべてを覆うことが記載されている。 e 図7には、下部電極20はMTJ素子毎に独立して設けられていることが記載されている。イ引用例2に記載された公知技術引用例2の段落【0046】には、1つの工程を表す断面図である「図2(A)に示したように、第2の誘電体層130を、MTJ素子10の露出面を一体的に覆うように形成する。」と記載されているが、前記dのように、前記図2(A)には、第2の誘電体層130は、MTJ素子10の露出面を第1の誘電体層120の上から覆うとともに、断面図である前記図2(A)において、下部電極20のすべてを覆うことが記載されている。一方、第1の誘電体層120が、前記図2(A)と同様に、下部電極20のすべてを覆っていることを図示する図1(B)を説明して、引用例2の段落【0044】には、「図1(B)に示したようにMTJ素子10の露出面および下部電極20の上面のすべてを覆うように薄い第1の誘電体層120を一体的に形成する。」と記載されている。したがって、引用例2において、前記図2(A)の状態では、第2の誘電体層130は、「MTJ素子10の露出面を一体的に覆う」とともに、製造途中の前記「MTJ素子10」を断面視すると「下部電極20の上面のすべて」を覆っていると認められる。前記図2(A)はMRAM素子の製造工程における途中の状態を示すものであり、その後は、段落【0047】に記載されるように「第2の誘電体層130の露出した面を第3の誘電体層140で一体的に覆う」工程の後、段落【0048】に記載されるように「第2の誘電体層130の露出部分」は除去される。しかし、その後の段落【0051】記載の「Cｕダマシン電極(例えばビット線)」を「形成」する状態においても、図3(B)に示されるように、前記第3の誘電体層140で覆われた側壁スペーサ130Aは、下部電極20の上面のすべてを覆っている。さらに、「第2の誘電体層130の露出部分」を除去した後で、さらに、前記「第2の誘電体層130」の他の「部分」を除去することは、引用例2には、記載も示唆もされていない。加えて、引用例2には、引用例2には、第2の3(2)アbで摘記したように、背景技術についての記載であるが、段落【0016】に「MTJ素子10の下に設けられた下部電極20およびMTJ素子10の露出面の全部を、SiN_(X)層120により等しく覆った」ことが記載されている。そうすると、MTJ素子10の露出面を一体に覆うとともに下部電極20の上面のすべてを覆うようにして形成した第2の誘電体層130の、上面の露出部分を除去して形成した側壁スペーサ130Aは、MRAM素子10の製造が完了した状態においても、側壁スペーサ120Aに接するとともに、製造されたMTJ素子10を断面視すると、前記下部電極20の上面のすべてを覆っていることが、引用例2には記載されていると認められる。以上から、引用例2には次の公知技術が記載されているといえる。「CMPプロセスによりMTJ素子10およびその周囲の表面の絶縁層70を除去して、前記MTJ素子10の表面を露出させる工程により、前記MTJ素子10の上に形成される配線へ電流漏れが発生するという問題を解消するため、前記MTJ素子10の側面に接する第1の誘電体層からなる側壁スペーサ120Aと、前記MTJ素子10の露出面を一体に覆うとともに下部電極20の上面のすべてを覆う第2の誘電体層130のうち、CMP法によって露出した前記第2の誘電体層130の水平な上面の露出部分を除去することで形成した、前記側壁スペーサ120Aに接するとともに、前記MTJ素子10の断面視において下部電極20の上面のすべてを覆う側壁スペーサ130Aと、からなる、前記MTJ素子10を囲む2種類の電流漏れ阻止層(誘電体層)を設けることを特徴とするMTJ MRAM素子。」 (3)引用例3の記載事項本願の優先権主張の日前に日本国内において頒布され、平成27年8月3日付けの拒絶理由通知において「文献3」として引用された刊行物である特開2006-261592号公報(以下「引用例3」という。)には、「磁気抵抗効果素子及びその製造方法」(発明の名称)に関して、図1?図10とともに、以下の事項が記載されている。 a 「【0049】次いで、フォトレジスト膜60をマスクとして、ドライエッチングにより、キャップ絶縁膜58、キャップ層56及び自由磁化層54を異方性エッチングする(図5(b))。キャップ絶縁膜58及びキャップ層56は、例えばCF4/Aｒ=1:10のエッチングガスを用い、チャンバ内圧力を10Paとしてエッチングする。また、自由磁化層54は、例えばCO/HNF3=1:10のエッチングガスを用い、チャンバ内圧力を10Paとしてエッチングする。このエッチングは、Feなどの発光、プラズマソースのインダクタンスの変化、元素質量分析等に基づき、トンネル絶縁膜52上で停止する。」 b 「【0054】このようにして固定磁化層50及び反強磁性層をパターニングすることにより、固定磁化層50を自由磁化層54に対して自己整合で加工することができる。また、パターニング後における自由磁化層54の端部と固定磁化層50の端部との間の水平方向の距離は側壁絶縁膜64の膜厚によって規定されるため、製造ばらつきを大幅に低減することができる。また、自由磁化層54と固定磁化層50とを別々にパターニングすることにより、パターニングの際に発生する側壁付着物によって自由磁化層54と固定磁化層50とが電気的にショートすることを抑制することができる。これにより、製造歩留まりを向上することができる。【0055】こうして、反強磁性層48、固定磁化層50、トンネル絶縁膜52、自由磁化層54及びキャップ層56の積層体よりなるMTJ素子66を形成する(図7(a))。」【0056】次いで、MTJ素子66が形成された下部電極層46上に、例えばCVD法により、SiO,SiN等の絶縁材料、例えば膜厚50?100nmのシリコン酸化膜を堆積し、シリコン酸化膜よりなる絶縁膜68を形成する(図7(b))。この絶縁膜68は、下部電極層46を加工する際にMTJ素子68をプラズマから保護するための膜である。【0057】次いで、絶縁膜68上に、フォトリソグラフィにより、形成しようとする下部電極層46のパターンを有するフォトレジスト膜70を形成する。【0058】次いで、フォトレジスト膜70をマスクとして、ドライエッチングにより、絶縁膜68及び下部電極層46を異方性エッチングする。これにより、MTJ素子66をコンタクトプラグ44を介してソース/ドレイン拡散層18に電気的に接続する下部電極層46を形成する(図8(a))。」 c 「【0060】次いで、全面に、例えばCVD法により、例えばSiN膜よりなる絶縁膜72と、例えばシリコン酸化膜よりなる絶縁膜74とを形成する。【0061】次いで、例えばCMP法により、絶縁膜74の表面を平坦化する。【0062】次いで、表面を平坦化した絶縁膜74上に、例えばCVD法により、例えばSiN膜よりなる絶縁膜76と、例えばシリコン酸化膜よりなる絶縁膜78とを形成する(図8(b))。【0063】次いで、通常のデュアルダマシンプロセスと同様にして、絶縁膜68,72,74,76にビアホール80を形成し、絶縁膜78に配線溝82を形成する(図9(a))。この際、キャップ層56及び自由磁化層54の側壁部分には側壁絶縁膜64が形成されているため、位置合わせずれが生じてもビアホール80が固定磁化層50上に開口されることを防止することができる。これにより、位置合わせマージンを拡大することができる。【0064】次いで、全面に、TaN膜等よりなるバリア膜(図示せず)及びCｕ膜(図示せず)を堆積後、CMP法により絶縁膜78の表面が露出するまでこれら導電膜を研磨し、配線溝82に埋め込まれ、ビアホール80を介してMTJ素子66に電気的に接続されたビット線84を形成する(図9(b))。」 (4)引用例4の記載事項本願の優先権主張の日前に日本国内において頒布され、平成27年8月3日付けの拒絶理由通知で「文献4」として引用された刊行物である、特開2009-266939号公報(以下「引用例4」という。)には、「半導体装置の製造方法」(発明の名称)に関して、図1?図23とともに、以下の事項が記載されている。 a 「【0031】その後、図14に示すように、全面に、下部電極層30、MTJ用膜31、及び上部電極層32を積層する。なお、下部電極層30及び上部電極層32は例えばTaを構成材料としており、例えば、スパッタ法により形成される。【0032】続いて、図15に示すように、図示しないパターニングされたレジストを用いてMTJ用膜31及び上部電極層32をパターニングしてMTJ素子MD1及び上部電極ET1を得る。これらMTJ素子MD1及び上部電極ET1がMTJ素子部となる。【0033】次に、図16に示すように、MTJ素子部(MTJ素子MD1及び上部電極ET1)を含む全面にシリコン窒化膜33を形成する。この際、上記第2条件を遵守すべく、MTJ素子MD1を構成する磁性体材料の電気磁気特性に影響を及ぼさない温度(たとえば約300℃以下の温度)でシリコン窒化膜33を成膜する。その結果、シリコン窒化膜33はMTJ素子MD1の表面及び側面上に直接形成される。そして、リソグラフィ技術を用いてシリコン窒化膜33上にレジストパターン34を選択的に形成する。【0034】さらに、図17に示すように、レジストパターン34をマスクとしてドライエッチング技術を用いてシリコン窒化膜33及び下部電極層30をパターニングして、パターニングされたシリコン窒化膜33及び下部電極EB1を得る。」 4.対比 (1)本願発明と引用発明との対比本願発明と、引用発明とを対比する。まず、本願明細書には、段落【0028】に「ブロック605では、図7Aに示すようにMTJが製造される。ダイおよび/またはウエハ700は、層間または金属間誘電体基板702を有し、それはビア708と、下部電極層710と結合するためのコンタクト706とを含む。」と記載されている。そうすると、本願発明の「基板」とは、基板である「ウエハ700」に加え、その上に形成された層間または金属間誘電体を有するものであると認められる。したがって、引用発明の「トランジスタTを形成した基板40」と「前記基板40上のトランジスタTを覆う第1絶縁層42aと当該第1絶縁層42a上の第2絶縁層42bとからなり、上面が平坦化された第1層間絶縁層42」とを併せたものは、本願発明の「基板」に相当する。そして、引用発明の前記「第1層間絶縁層42に形成されたビアホールh1に充填された導電性プラグ44」と、本願発明の「前記基板に埋め込まれた第1コンタクト」とは、「前記基板に埋め込まれた」導体である点で共通する。また、引用発明の「前記導電性プラグ44の上端部C1と連結とされ、前記第2絶縁層42b上の下部電極用の物質層をパターニングして形成された下部電極パッド層46」と、本願発明の「前記第1コンタクトと結合される、前記基板上のパターン化された第1電極」とは、「前記基板に埋め込まれた」導体と「結合される、前記基板上のパターン化された第1電極」である点で共通する。引用発明の「前記下部電極パッド層46の所定領域上に形成したMTJセル48」と、本願発明の「前記パターン化された第1電極上のパターン化された磁気デバイス」とは、「前記パターン化された第1電極上」の「磁気デバイス」である点で共通する。また、引用発明の「前記第2層間絶縁層50の上に前記MTJセル48の露出面の全体と接するように形成され、前記下部電極パッド層46と同じ幾何学形状を有し、厚さと幅が同じである上部電極パッド層52」と、本願発明の「前記パターン化された磁気デバイス上のパターン化された第2電極」とは、「磁気デバイス上」の「第2電極」である点で共通する。引用発明の「前記第2層間絶縁層50の上に前記上部電極パッド層52全体を覆うように形成される第3層間絶縁層54」は、「前記上部電極パッド層52」と「ビットラインBL」の間に存在する「層間絶縁層」である。したがって、引用発明の「前記第2層間絶縁層50の上に前記上部電極パッド層52全体を覆うように形成される第3層間絶縁層54」と、本願発明の「上面が平坦面である上部金属間誘電体層」とは、「上部金属間誘電体層」である点で共通する。引用発明の「前記第3層間絶縁層54の一部をくり抜くように形成され、上部電極パッド層52の一部を露出させる前記第3層間絶縁層54のくり抜き部分であるビアホールh2」と、本願発明の「前記パターン化された第2電極と接触するトレンチ」とは、「第2電極と接触する」孔である点で共通する。引用発明の「前記ビアホールh2を満たしつつ、第3層間絶縁層54上に、上部電極パッド層52の露出部分と連結するビットラインBL」と、本願発明の「前記上部金属間誘電体層に形成された前記トレンチに充填する導電性材料により前記第2電極と接続される上部導体」とは、「前記上部金属間誘電体層に形成された」前記孔に「充填する導電性材料により前記第2電極と接続される上部導体」である点で共通する。そして、引用発明の「磁気メモリ素子」は、本願発明の「電子デバイス」に相当する。 (2)一致点及び相違点以上から、本願発明と引用発明とは、以下の点で一致するとともに、以下の点で相違する。＜一致点＞「基板と、前記基板に埋め込まれた導体と、前記導体と結合される、前記基板上のパターン化された第1電極と、前記パターン化された第1電極上の磁気デバイスと、前記磁気デバイス上の第2電極と、上部金属間誘電体層と、前記第2電極と接触する孔と、前記上部金属間誘電体層に形成された前記孔に充填する導電性材料により前記第2電極と接続される上部導体と、を含む電子デバイス。」＜相違点1＞本願発明は「基板に埋め込まれた第1コンタクト」を含むのに対して、引用発明は「第1層間絶縁層42に形成されたビアホールh1に充填された導電性プラグ44」を有する点。＜相違点2＞本願発明の「磁気デバイス」は「パターン化され」てなるのに対して、引用発明の「前記下部電極パッド層46の所定領域上に形成したMTJセル48」はパターン化されたものか不明である点。＜相違点3＞本願発明は「前記パターン化された磁気デバイスの両側面に接触する第1キャッピング層」と「前記パターン化された第1電極の少なくとも1つの端部に延在する、前記パターン化された第1電極上の第2キャッピング層」とを含むのに対して、引用発明はキャッピング層を備えることは特定されていない点。＜相違点4＞本願発明の「第2電極」は「パターン化され」てなるのに対して、引用発明の「前記下部電極パッド層46と同じ幾何学形状を有し、厚さと幅が同じである上部電極パッド層52」はパターン化されたものか不明である点。＜相違点5＞本願発明の「上部金属間誘電体層」は「上面が平坦面である」であるのに対して、引用発明の「第3層間絶縁層54」の上面は平坦面であるかどうか不明である点。＜相違点6＞本願発明は、「前記パターン化された第2電極と接触するトレンチ」を備え「前記トレンチに充填する導電性材料」により「前記第2電極」と「上部導体」を接続するのに対して、引用発明は、「上部電極パッド層52の一部を露出させる前記第3層間絶縁層54のくり抜き部分であるビアホールh2」を備え「前記ビアホールh2を満た」す導電材料により「上部電極パッド層52の露出部分」と「ビットラインBL」を連結する点。 5 当審の判断 (1)相違点1についてア磁気デバイスの技術分野において、層間絶縁層に埋め込まれ、磁気デバイスの下部電極とのコンタクト用の導体を介して、前記磁気デバイスの下部電極と当該磁気デバイスの下方に設けられたプラグとを電気的に接続することは、以下に挙げる周知例1及び周知例2に記載されるように周知技術である。したがって、引用発明において、「第1層間絶縁層42に形成されたビアホールh1に充填された導電性プラグ44」と「下部電極パッド層46」とを、前記「第1層間絶縁層42」に埋め込まれたコンタクト用の導体を介して電気的に接続することは、当業者であれば適宜なし得たものと認められる。 (ア)周知例1 本願の優先権主張の日前に日本国内において頒布された刊行物である特開2004-274016号公報には、「磁気記憶半導体装置」(発明の名称)に関して以下の事項が記載されている。 a 「【0024】次に、図3を参照して、金属配線層の形成方法について説明する。杭打ちソース線11の第1層目にはシングルダマシンを適用する。この場合、デュアルダマシンを用いてもよい。また、上記杭打ちソース線の第2層目以降の金属配線層の形成プロセスには、いわゆるデュアルダマシンを適用する。しかし、ここでもシングルダマシンを適用することができる。必要な層数になるまで処理を繰り返すことにより、例えば図3に示すように、杭打ちソース線11の上部層である第2層の上にプラグ22を形成し、そのプラグ22の上に接してライト線層と異なる金属配線層64、およびライト線層34が形成された構造が得られる。杭打ちソース線11は、上述の第1層目と第2層目とで構成される。上記において、配線層間の膜厚は適用デバイスにより異なるが、本実施の形態においては400nmとした。【0025】図4を参照して、ライト線層34の上に絶縁層40を形成し、次いでその絶縁層の上にトンネル磁気抵抗効果素子(TMR素子)50となる多層膜構造を形成する。多層膜構造は、所定の形状に加工され、分離されてTMR素子50が形成される。」 b 「【0056】図12における磁気抵抗効果素子50を含む周囲の構成に着目して、磁気抵抗効果素子50は、絶縁層40の上に磁化方向が固定された固着層41と、トンネル絶縁層42と、配線電流により生じる磁界やスピン偏極した電子の注入によって磁化方向が変化する記録層43とが積層された構成を有している。トンネル絶縁層が非磁性導電層の場合、いわゆる膜面垂直方向の巨大磁気抵抗効果を利用することもできる。なお、図12では金属配線層64とトンネル磁気抵抗効果素子50を接続部材51を用いて電気的に接続している。」 c 図12には、接続部材51は、絶縁層40に埋め込まれていることが記載されている。 (イ)周知例2 本願の優先権主張の日前に日本国内において頒布された刊行物である特開2005-44848号公報には、「磁気メモリ装置および磁気メモリ装置の製造方法」(発明の名称)に関して以下の事項が記載されている。 a 「【0033】次いで上記形成された第1の層間絶縁膜16の上部には第2の層間絶縁膜21が形成される。第2の層間絶縁膜21中にはCMPにより露出された配線19の上面と接続されるようにビアプラグ22が形成され、このビアプラグ22上部は配線23と接続される。また、この配線23に隣接して、同じく第2の層間絶縁膜21中には後で説明する書込み用のワード線として用いられる配線24が形成される。このビアプラグ22と配線23とはやはりデュアルダマシン法により形成され、一方、配線24はシングルダマシン法により形成することができる。【0034】さらに、上記形成された第2の層間絶縁膜21、配線23、24のCMP後、配線23および配線24を含む層間絶縁膜21の上部には層間絶縁膜25が形成される。ここで、CMPにより層間絶縁膜21の表面に露出した配線23の上面と接続するために、層間絶縁膜25を貫通するビアプラグ26が例えばシングルダマシン法およびCMPにより形成される。【0035】その後、CMPにより露出されたビアプラグ26の上部と接続されるように、第3の層間絶縁膜25の上部に図1に示した下部電極28として用いられる配線28が形成される。この下部電極28上面にはMTJ素子30およびハードマスク36が順次形成される。この構成は図1で説明したので、ここでは省略する。」 b 「【0043】読み出し時においては、読み出し用ワード線であるゲート電極14に読み出し電圧が印加され、このゲート電極14を持つMOSトランジスタがオン状態となる。この結果、ビット線である配線41に流れる読み出し電流は、MTJ素子30を通り、下部電極28、ビアプラグ26、配線23、ビアプラグ22、配線19、コンタクトプラグ17、ソース/ドレイン領域15a、電源線20と順次流れる。」イなお、層間絶縁層に形成されたビアホールに充填されて磁気デバイスの下部電極に接続される導電性プラグを、コンタクトプラグと称することは、以下に挙げる周知例3及び周知例4に記載されるように一般である。そうすると、引用発明の「第1層間絶縁層42に形成されたビアホールh1に充填された導電性プラグ44」をコンタクトとみることも可能である。このとき、相違点1は実質的な相違点ではない。 (ア)周知例3 本願の優先権主張の日前に日本国内において頒布された刊行物である特開2004-311942号公報には、「基準セルを有する磁気ラム素子及びその構造体」(発明の名称)に関して以下の事項が記載されている。 a 「【0056】図3及び図5を参照すると、前記共通ソースライン及び前記デジットライン21aを有する半導体基板の全面上に第2層間絶縁膜23を形成する。前記第2層間絶縁膜23及び前記第1層間絶縁膜19を連続的にパターニングして前記開口部21′の中心部を貫通し、前記ドレーン領域17を露出させるコンタクトホール25を形成する。前記コンタクトホール25内に通常の方法を使用してコンタクトプラグ27を形成する。前記コンタクトプラグ27を有する半導体基板の全面上に下部電極膜、ピニング膜(ｐinning laｙeｒ)、固定膜(ｐinned laｙeｒ)、トンネリング膜、自由膜及び上部電極膜を順に形成する。前記下部電極膜は、チタニウム膜またはタンタラム膜で形成し、前記ピニング膜はFeMn膜、IｒMn膜、またはPｔMn膜のような反強磁性体膜(anｔi-feｒｒｏmagneｔic laｙeｒ)で形成する。また、前記固定膜及び前記自由膜は、CｏFe膜、またはNiFe膜のような強磁性膜(feｒｒｏmagneｔic laｙeｒ)で形成する。さらに、前記トンネリング膜は、アルミニウム酸化膜のような絶縁膜で形成し、前記上部電極膜はタンタラム膜で形成する。」 (イ)周知例4 本願の優先権主張の日前に日本国内において頒布された刊行物である特開2006-54458号公報には、「磁気トンネル接合構造体と基板との間にコンタクトプラグを有する磁気ラム素子及びその製造方法」(発明の名称)に関して以下の事項が記載されている。 a 「【0034】図2及び図5を参照すると、前記第1上部層間絶縁膜26上にデジットライン28を形成する。前記デジットライン28は前記ゲート電極16に平行するように形成できる。前記デジットライン28を有する基板上に第2層間絶縁膜30を形成する。前記第2層間絶縁膜30及び前記第1上部層間絶縁膜26をパターニングして前記ドレインパッド24dを露出させる下部電極コンタクトホールを形成し、前記下部電極コンタクトホール内に下部電極コンタクトプラグ32を形成する。」 b 「【0039】前記磁気抵抗体49は前記デジットライン28と直交する長さLMを有するように形成されて、図7に示されたように前記デジットライン28及び前記下部電極コンタクトプラグ32と重畳するように形成される。その結果、前記下部電極コンタクトプラグ32は前記磁気トンネル接合構造体47の長さ方向の一端部と重畳するように前記下部電極34′と物理的に接続される。」 (2)相違点2についてア引用発明の「MTJセル48」は「前記下部電極パッド層46の所定領域上に形成」される。イそして、磁気デバイスを、当該磁気デバイスを構成する積層体をパターン化することで製造すること、すなわち、前記磁気デバイスをパターン化されたものとすることは、第2の3(2)アcで摘記したように引用例2の段落【0043】に記載され、第2の3(3)a及びbで摘記したように引用例3の段落【0049】?【0055】に記載され、さらに、第2の3(4)aで摘記したように引用例4の段落【0032】に記載されるように、常套手段にすぎない。ウしたがって、引用発明の「MTJセル48」を、「前記下部電極パッド層46の所定領域上に形成」するために、パターン化されたものとすることは、当業者であれば適宜なし得たものと認められる。 (3)相違点3についてア第2の3(2)イで指摘したように、引用例2には、「CMPプロセスによりMTJ素子10およびその周囲の表面の絶縁層70を除去して、前記MTJ素子10の表面を露出させる工程により、前記MTJ素子10の上に形成される配線へ電流漏れが発生するという問題を解消するため」、「前記MTJ素子10の側面に接する第1の誘電体層からなる側壁スペーサ120A」と「前記側壁スペーサ120Aに接するとともに、前記MTJ素子10の断面視において下部電極20の上面のすべてを覆う側壁スペーサ130A」という「前記MTJ素子10を囲む2種類の電流漏れ阻止層(誘電体層)」を設けることが記載されている。イこれに対して、引用例1には第2の3(1)アeで摘記したように、段落【0064】に「次に、図21に示すように、第1層間絶縁層42上に、下部電極パッド層46及びMTJセル48を覆うように第2層間絶縁層50を形成する。第2層間絶縁層50は、第1層間絶縁層42と同じ物質を用いて形成してもよい。第2層間絶縁層50の形成後、その上面をMTJセル48が露出するまで研磨する。次に、第2層間絶縁層50の上に、MTJセル48の露出面の全体と接するように上部電極パッド層52を形成する。」と記載されている。したがって、引用発明の「前記第1層間絶縁層42上に前記下部電極パッド層46及び前記MTJセル48を覆うように形成され、その上面にMTJセル48が露出させる第2層間絶縁層50」は、「その上面にMTJセル48が露出させる」ために、「第2層間絶縁層50」の上面を「MTJセル48」が露出するまで研磨するという工程を用いるものである。ウそうすると、引用発明においても、「MTJセル48」を露出させるために「第2層間絶縁層50」の上面を研磨する工程に起因して、漏れ電流が発生し得るという課題があることは、当業者には自明であると認められる。したがって、前記漏れ電流の発生を防止するため、引用発明において、引用例2のように、前記「MTJセル48」の側面に接する第1の誘電体からなる第1の側壁スペーサと、当該第1の側壁スペーサに接するとともに、前記「MTJセル48」の断面視において「下部電極パッド層46」のすべてを覆う第2の誘電体からなる第2の側壁スペーサとを設けることは、引用例1と引用例2に接した当業者であれば、容易に想起したものと認められる。エそして、上記のように、第2の側壁スペーサが「MTJセル48」の断面視において「下部電極パッド層46」のすべてを覆うということは、前記第2の側壁スペーサは、「MTJセル48」を断面視すると、少なくとも前記「下部電極パッド層46」の端部にまで延在しているということである。オ以上から、引用発明において、「MTJセル48」の側面に接する第1の誘電体からなる第1の側壁スペーサを設けることに加えて、当該第1の側壁スペーサに接するとともに、前記「MTJセル48」を断面視すると少なくとも「下部電極パッド層46」の端部にまで延在している、第2の誘電体からなる第2の側壁スペーサとを設けることは、当業者が容易に想到し得たものと認められる。 (4)相違点4についてア引用発明の「上部電極パッド層52」は、「前記下部電極パッド層46と同じ幾何学形状を有し、厚さと幅が同じである」が、パターン化されたものであるかどうかは不明である。イしかし、引用発明の前記「下部電極パッド層46」は「下部電極用の物質層をパターニングして形成され」ている。ウしたがって、「前記下部電極パッド層46と同じ幾何学形状を有し、厚さ」が「同じ」である「上部電極パッド層52」を、前記「下部電極パッド層46」と同様に、上部電極用の「物質層をパターニングして形成」することは、当業者であれば適宜なし得たものと認められる。 (5)相違点5及び6についてア引用例3には、第2の3(3)b及びcで摘記したように、MTJ素子66を形成した層間絶縁膜40上に、絶縁膜72、絶縁膜74を形成して前記絶縁膜74の表面を平坦化し、表面を平坦化した絶縁膜74上に絶縁膜76及び絶縁膜78を形成し、通常のデュアルダマシンプロセスと同様にして、前記各絶縁膜にビアホール80を形成し、さらに、前記絶縁膜78に配線溝82を形成し、導電性材料の堆積後にCMP法により前記絶縁膜78の表面が露出するまでこれら導電膜を研磨して前記絶縁膜78の表面を平坦化することで、配線溝82に埋め込まれたビット線84を形成することが記載されている。イそして、引用発明の「前記第3層間絶縁層54のくり抜き部分であるビアホールh2」を「満たしつつ、第3層間絶縁層54上に、上部電極パッド層52の露出部分と連結するビットラインBL」は、「ライン」である以上は、「ライン」状に形成される必要があると認められる。ウしたがって、引用発明の「ビットラインBL」の形成に、導電性材料のビアホール80への充填と配線溝82への埋め込みを1回の処理で行う引用例3に記載のデュアルダマシンプロセスを適用することで、引用例3のように、「第3層間絶縁層54」の上面を平坦面とするとともに、前記「第3層間絶縁層54」に「ビアホールh2」に加えて配線溝となるトレンチを設けて、前記「ビアホールh2」や前記トレンチを満たす導電材料により「上部電極パッド層52の露出部分と連結するビットラインBL」を形成することは、当業者が容易に想到し得たものと認められる。 (6)意見書の主張ア平成27年11月6日に提出した意見書において、審判請求人は以下のように主張している。 a 「本願発明1においては、「前記第2電極層をパターニングする段階後に、第2誘電体層を堆積する段階と、前記第2誘電体層を平坦化する段階と、前記第2誘電体層をパターニングして、前記第2電極層に対する電気路を形成する段階と、前記電気路を導電性材料で充填する段階」を特定することによって、本願明細書の段落0023及び0024に「ブロック525では、第2誘電体フィルムが堆積され平坦化される。ブロック530では、第2誘電体フィルムに電気路がパターン化される。電気路は、上部電極との接触を可能にするビアおよび/またはトレンチであってもよい。電気路は、銅、アルミニウム、または合金などの導電性材料で充填されてもよい。」、「このアプローチによって製造された上部電極に対するコンタクトは、電子デバイス短絡の可能性を大幅に低減することができる。金属間誘電体層は実質的に、小さな隙間または隙間を全く残さずに電子デバイス間の空間を充填するが、それは電気路形成の間に充填されてもよい。従って、トレンチは電子デバイスの電気的短絡をもたらすことなく、上部電極と直接接触することができる。」という顕著な効果を奏するものになっています。」 b 「これに対して、文献1(特開2006-165556号公報)、文献2(特開2007-158336号公報)、文献3(特開2006-261592号公報)、文献4(特開2009-266939号公報)、文献5(特表2008-519458号公報)のいずれにも上記本願発明1の特徴については開示されていません。特に、文献1の図7を参照しますと、第1層間絶縁層42と、第2層間絶縁層50と、第3層間絶縁層54という三つの層間絶縁層が示されており、これらのうち、第3層間絶縁層54が、本願発明1の「第2誘電体層(上部金属間誘電体層)」に相当し得るものです。文献1においては、第1層間絶縁層42を形成する第1絶縁層42a及び第2絶縁層42bを平坦にする旨については開示されているものの(段落0057及び0058)、第3層間絶縁層54を平坦にする旨については一切触れられていません。従いまして、引用文献1では、第3層間絶縁層54を平坦にすることによる利点(第3層間絶縁層54は、導電性材料が充填され得る小さな隙間(すなわちボイド)を全く残さずに電子デバイス間の空間を充填できること)が全く認識されていないことは明らかです。」 c 「本願新請求項10は、本願発明1の特徴に対応した物の発明としての特徴である「上面が平坦面である上部金属間誘電体層」及び「前記上部金属間誘電体層に形成された前記トレンチに充填する導電性材料により前記第2電極と接続される上部導体」を有するもの」であり、本願新請求項10に「係る発明も十分に進歩性を有するものと思料します。」イそこで、本願明細書の記載を検討するに、本願明細書には、前記「電子デバイス短絡」ないし「金属間誘電体層」に存在する「隙間」に関して以下の記載がある。 a 「【発明が解決しようとする課題】 ……(中略)…… 【0005】 MRAMは、データがフリー層の磁極性として記憶される不揮発性メモリデバイスである。MRAMの読出しおよび書込み速度は、NANDフラッシュメモリより速い。セルサイズが縮小し密度が増加するにつれて、従来の製造プロセスの収率およびプロセスマージンは減少し、結果としてダイ毎のコスト、またはMRAMに関する滞在的な信頼性問題の増加につながる。MRAMの障害の1つの原因は、隣接する導体間の電気的短絡である。【0006】 MRAMビットセルにおける下部電極および上部電極は、コストを節約するために、同一の製造プロセスの間にエッチングされ得る。上部および下部電極をエッチングして個別のセルを形成した後、誘電体がセル間の間隔を充填するために堆積される。セルが互いに間隔を詰めて置かれ、高密度に到達するにつれて、セル間の開口部のアスペクト比(“開口部の深さ”割る“開口部の幅”)は増加する。化学気相蒸着(CVD)または物理気相蒸着(PVD)などの誘電体の堆積技術は、大きいアスペクト比の間隔を完全に充填することが出来ず、誘電体層にボイドをもたらす。導電性材料で充填される場合、そのボイドは加工の後半で、導体の不測の電気的短絡をもたらすことがある。【0007】短絡がここで、図3を参照してより具体的に記載される。図3は、磁気トンネル接合のアレイのトップダウン図である。磁気トンネル接合334のアレイ300は、(例えばトレンチとして製造される)上部導体320を含む。個別のMTJ334は、上部電極332を通って所望の個別のMTJ334に上部導体320を結合することによってアクセスされ得る。上記のように、製造の間、ボイドは上部電極332と上部導体320との間の誘電体層に形成されることがある。上部導体材料の堆積の間、導電性材料がそのボイドを充填することがあり、結果として上部導体320間の短絡340をもたらす。短絡340は結果として、アレイ300の障害をもたらす。それ故に、製造収率が減少する。」 b 「【0021】図5は、一実施形態によるダイおよび/またはウエハ上に上部および下部電極を有する電子デバイスのための例示的な製造プロセスを示すフローチャートである。ブロック505では、電子デバイスがダイおよび/またはウエハ上で第1マスクを用いてパターン化される。ブロック510では、下部電極がダイおよび/またはウエハ上で第2マスクを用いてパターン化される。ブロック515では、誘電体フィルムが堆積され、電子デバイスおよび下部電極を含むダイおよび/またはウエハを等角的に覆う。デバイス間には大きな空間が存在するが、それは電子デバイス上に上部電極が置かれていないからである。従って、ボイドを残すことなく、誘電体層はデバイス間の空間を十分に充填することができる。誘電体層は、電子デバイスの上面と同一のレベルまでエッチバックされるか、または化学機械研磨および平坦化される。つまり電子デバイスの上面は、上部電極との接触を可能にするために露出される。【0022】ブロック520では、平坦化された誘電体上に、上部電極が等角的導電層として堆積される。上部電極はパターン化され、個別の上部電極を形成する。2つのマスクプロセスでは、上部電極は、前に下部電極をパターン化するのに用いられたのと同一のマスクを用いてパターン化されてもよい。3つのマスクプロセスでは、第3マスクが上部電極をパターン化する。下部ビアが用いられる場合、下部ビアマスクが上部および/または下部電極をパターン化するのに再使用されてもよい。【0023】ブロック525では、第2誘電体フィルムが堆積され平坦化される。ブロック530では、第2誘電体フィルムに電気路がパターン化される。電気路は、上部電極との接触を可能にするビアおよび/またはトレンチであってもよい。電気路は、銅、アルミニウム、または合金などの導電性材料で充填されてもよい。【0024】このアプローチによって製造された上部電極に対するコンタクトは、電子デバイス短絡の可能性を大幅に低減することができる。金属間誘電体層は実質的に、小さな隙間または隙間を全く残さずに電子デバイス間の空間を充填するが、それは電気路形成の間に充填されてもよい。従って、トレンチは電子デバイスの電気的短絡をもたらすことなく、上部電極と直接接触することができる。【0025】このアプローチによって製造された電子デバイスは、電気路短絡の可能性を大幅に低減することができる。金属間誘電体層は実質的に、小さな隙間または隙間を全く残さずに電子デバイス間の空間を充填する。従って、トレンチは他のトレンチに対するトレンチ短絡の可能性なく、上部電極と直接接触することができる。」 c 「【0027】図6は、一実施形態による上部および下部電極を有する磁気トンネル接合のための例示的な製造プロセスを示すフローチャートである。図7A-7Hは、製造プロセスの間の例示的な電子デバイスの様々な状態を示す断面図である。開示されるプロセスは、単一の電子デバイス、多くの電子デバイスを有するダイ、または電子デバイスの多数のダイを有するウエハに適用されてもよい。 ……(中略)…… 【0031】下部電極711は、製造の間の分離した時間に(at a separate time)、上部電極(現段階では図示せず)よりも早くパターン化される。上部電極のパターニングから分離した下部電極711のパターニングは、製造の間の誘電体の堆積に対するアスペクト比を減少させ、隙間形成およびトレンチ(現段階では図示せず)の短絡の可能性を低減させる。 ……(中略)…… 【0035】上部面が露出された後、上部電極層750がダイおよび/またはウエハ上に堆積され、それはMTJ721と結合する。上部電極層750は、タンタル、アルミニウム、または金属合金などの導電層である。上部電極層750は堆積後に平坦であるが、それは上部電極層750下の中間金属間誘電体層742もまた平坦であり、ボイドがないからである。【0036】図7Fに見られるように、ブロック630では、上部電極層750がパターン化されて個別の上部電極751を形成する。一実施形態によると、上部電極751をパターン化するためのマスクは、下部電極711をパターン化するのと同一のマスクであり、結果として実質的に同一サイズの電極をもたらす。【0037】ブロック635では、ビア762およびトレンチ764が上部電極751に作られる。図7Gは、電気路の一実施形態を示す。上部金属間誘電体層760が、ウエハおよび/またはダイ上に堆積される。上部金属間誘電体層760の平坦化により、実質的に平坦な面が得られる。一実施形態では、平坦化に化学機械研磨プロセスが使用される。 ……(中略)…… 【0041】上記のような電子デバイスの加工の間、上部電極は下部電極のエッチング段階とは個別のプロセスでエッチングされる。上記のような例示的な製造プロセスを用いることで、電子デバイス間のボイド形成の可能性が低減される。結果として、トレンチ短絡のリスクが減少するか取り除かれるため、プロセス収率は向上する。【0042】上記で開示されたMTJなどの電子デバイスのアレイのための例示的な製造プロセスは、MTJに対する電気路を短絡するボイド充填問題を低減するだけでなく、そのプロセスはまた、結果として平坦な上部電極面をもたらし、上部電極との接触を向上させる。同一のマスクが上部および下部電極の両方をパターン化し得るが、下部電極は上部電極とは個別のプロセスでエッチングされる。」ウすなわち、本願明細書には、個別のセルを形成した後、誘電体をセル間の間隔を充填するために堆積するとき、高密度化によりセル間の開口部のアスペクト比が増加すると誘電体層にボイドをもたらすことから、前記誘電体層上に上部導体材料を堆積すると、導電性材料が前記ボイドを充填して上部導体間の短絡をもたらすことを防ぐことが、発明が解決しようとする課題であることが記載されている。そして、本願明細書には、段落【0024】に「このアプローチによって製造された上部電極に対するコンタクトは、電子デバイス短絡の可能性を大幅に低減することができる」と記載されているが、前記「このアプローチ」とは、段落【0042】の「上記で開示されたMTJなどの電子デバイスのアレイのための例示的な製造プロセスは、MTJに対する電気路を短絡するボイド充填問題を低減する」との記載から、「電子デバイス」を「パターン化」するブロック510の処理から「第2誘電体フィルムに電気路」を「パターン化」するブロック530の処理までからなる図5のフローチャートで示されるプロセスで電子デバイスを製造するアプローチを指すと認められる。エしたがって、前記導電性材料が前記ボイドを充填して上部導体間の短絡をもたらすことを防ぐという本願明細書に記載された課題は、図5のフローチャートで示されるプロセス、ないしは、図5のフローチャートをより具体化した図6のフローチャートで示されるプロセスで電子デバイスを製造するに際して、(a)段落【0031】に記載されるように「上部電極のパターニング」と「下部電極711のパターニング」を分離して「製造の間の誘電体の堆積に対するアスペクト比を減少させ、隙間形成およびトレンチ(現段階では図示せず)の短絡の可能性を低減させる」こと、(b)段落【0035】に記載されるように「平坦であり、ボイド」がない「中間金属間誘電体層742」の上に堆積することで「上部電極層750」を「堆積後に平坦」にすること、(c)段落【0041】に記載されるように「上部電極は下部電極のエッチング段階とは個別のプロセスでエッチング」すること、(d)段落【0024】に記載されるように「金属間誘電体層」を「小さな隙間または隙間を全く残さずに電子デバイス間の空間を充填する」か、あるいは、「電気路形成の間に充填」すること、という(a)?(d)の手段を採用することで解決できることが、本願明細書には記載されている。オそうすると、本願発明が、「本願発明1の特徴に対応した物の発明としての特徴である「上面が平坦面である上部金属間誘電体層」及び「前記上部金属間誘電体層に形成された前記トレンチに充填する導電性材料により前記第2電極と接続される上部導体」を有するもの」であるとしても、これにより「上部電極に対するコンタクトは、電子デバイス短絡の可能性を大幅に低減する」という効果を有するという審判請求人の主張は、特許請求の範囲の記載に基づくものではないから、当を得ていない。そして、本願明細書の段落【0042】に「開示されたMTJなどの電子デバイスのアレイのための例示的な製造プロセスは、MTJに対する電気路を短絡するボイド充填問題を低減するだけでなく、そのプロセスはまた、結果として平坦な上部電極面をもたらし、上部電極との接触を向上させる。」と記載されるように、本願発明が「上面が平坦面である上部金属間誘電体層」を有するのは、「MTJに対する電気路を短絡するボイド充填問題を低減する」ために採用される「例示的な製造プロセス」を適用する結果であることが、本願明細書には記載されている。カこれに対して、第2の5(1)ないし(5)で検討したように、本願発明と引用発明との相違点である相違点1ないし5は、引用例2?4の記載、周知技術及び常套手段を勘案すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。そして、引用発明は、前記エで指摘した(a)及び(c)のように「下部電極用の物質層をパターニングして形成された下部電極パッド層46」とは独立して「前記下部電極パッド層46と同じ幾何学形状を有し、厚さと幅が同じである上部電極パッド層52」を設けており、同(b)のように「上面が平坦化された第1層間絶縁層42」上に「前記下部電極パッド層46及び前記MTJセル48を覆う」ように「第2層間絶縁層50」を設けており、また、同(d)のように層間絶縁層をボイドがないように形成することは半導体製造技術における周知慣用であることを考慮すれば、本願発明の効果も、引用発明、引用例2?4の記載、周知技術及び常套手段から、当業者が予期し得たものである。 (7)小括以上のとおりであるから、相違点1?相違点5は、引用例2?4の記載、周知技術及び常套手段を勘案すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。そして、本願発明の効果も、引用発明、引用例2?4の記載、周知技術及び常套手段から、当業者が予期し得たものである。したがって、本願発明は、引用発明、引用例2?4の記載、周知技術及び常套手段に基づいて、当業者が容易に発明をすることができたものと認められる。第3.結言以上のとおり、本願発明は、引用例1に記載された発明、引用例2?4の記載、周知技術及び常套手段に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。よって、結論のとおり審決する。
審理終結日	2016-05-18
結審通知日	2016-05-23
審決日	2016-06-03
出願番号	特願2012-542134(P2012-542134)
審決分類	P 1 8・ 121- WZ (H01L)
最終処分	不成立
前審関与審査官	境周一
特許庁審判長	飯田清司
特許庁審判官	鈴木匡明中田剛史
発明の名称	磁気トンネル接合を含む上部および下部電極を有するデバイスの製造および統合
代理人	村山靖彦
代理人	黒田晋平

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