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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 1項3号刊行物記載 取り消して特許、登録 H01L
管理番号 1322040
審判番号 不服2015-9551  
総通号数 205 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-01-27 
種別 拒絶査定不服の審決 
審判請求日 2015-05-22 
確定日 2016-12-13 
事件の表示 特願2013-214758「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成26年 7月17日出願公開、特開2014-132636、請求項の数(14)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、平成25年10月15日(優先権主張平成24年12月4日)の出願であって、その手続の経緯は以下のとおりである。

平成26年 5月28日 審査請求
平成26年12月 9日 拒絶理由通知(起案日)
平成27年 2月13日 意見書の提出
平成27年 2月26日 拒絶査定(起案日)
平成27年 5月22日 審判請求及び補正書の提出
平成27年 9月30日 上申書の提出
平成28年 8月22日 当審拒絶理由通知(起案日)
平成28年10月20日 意見書及び補正書の提出


第2 本願発明
本願の請求項1ないし14に係る発明は、平成28年10月20日付けの手続補正で補正された特許請求の範囲の請求項1ないし14に記載された事項により特定されるものと認められるところ、本願の請求項1に係る発明(以下「本願発明」という。)は以下のとおりである。
「表面および裏面を有する第1導電型の半導体基板(3)と、
前記半導体基板の表面側に、不純物濃度が1×10^(15)cm^(-3)?1×10^(16)cm^(-3)に設定された第1導電型カラム(4b)および第2導電型カラム(4a)とが前記半導体基板の表面と平行に繰り返された繰り返し構造からなるスーパージャンクション構造(4)と、
前記半導体基板の外周側を外周領域(2)、該外周領域の内側を縦型半導体素子が形成されるセル領域(1)として、前記セル領域および前記外周領域において前記スーパージャンクション構造の上に形成された第2導電型の半導体層(5)と、
前記セル領域において前記スーパージャンクション構造の上の前記半導体層に形成され、前記半導体層よりも高不純物濃度とされた第2導電型の高不純物層(10)と、
前記セル領域から前記外周領域に入り込んで形成され、前記高不純物層に接して形成された表面電極(12)と、
前記半導体基板の裏面側に電気的に接続された裏面電極(13)と、
空乏化しない1×10^(17)cm^(-3)以上6×10^(17)cm^(-3)以下のピーク不純物濃度で構成されるとともに、前記半導体層の表面から所定深さの位置から形成され、前記高不純物層と接すると共に前記スーパージャンクション構造と接し、基板法線方向から見て、前記表面電極における前記高不純物層と接している部分のうち最も外周側となる第1端部(P1)と前記高不純物層における外周側の端部との間とオーバーラップして形成された第2導電型のディープ層(18)と、を有していることを特徴とする半導体装置。」


第3 原査定の理由について
1 原査定の理由の概要
(1)拒絶理由通知の概要
原査定の根拠となった平成26年12月9日付けの拒絶理由通知の概要は以下のとおりである。
「1.この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから、特許法第29条第1項第3号に該当し、特許を受けることができない。

2.この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

記 (文献については文献一覧参照)

・理由1-2
・請求項1-4,7-11,13-15
・文献1
文献1の特に段落【0028】,【0062】-【0072】,第17 図には、ベース領域5(「第2導電型の高不純物層(10)」に対応する。)を有するセル領域と高抵抗層13(「半導体層(5)」に対応する。)を有する終端部の両方にスーパージャンクション構造を有するMOSFETにおいて、最外ベース領域5aに接し半導体層表面から一定の深さ、かつ、ソース電極9と前記最外ベース領域5aとが接している部分のうち最も外周となる端部にオーバーラップするように、低不純物濃度の埋め込みガードリング層14(「第2導電型のディープ層(18)」に対応する。)を設けることが開示されている。また、同文献の特に段落【0069】,第20図には、高抵抗層13の表面にリサーフ層18を設けても良いことが記載されている。

・理由2
・請求項5-6,12
・文献1
文献1の埋め込みガードリング層14の不純物濃度及び形成位置の具体的寸法は、当業者が適宜設計すべき事項である。


文 献 一 覧
1.特開2008-004643号公報」

(2)拒絶査定の概要
原査定の理由の概要は以下のとおりである。
「この出願については、平成26年12月 9日付け拒絶理由通知書に記載した理由1-2によって、拒絶をすべきものです。
……(中略)……
備考
・理由1-2
・請求項1-4,7-11,13-15
・文献1
意見書では、「本願請求項1に記載の発明における第2導電型の第2不純物層は、SJ構造よりも第2導電型不純物濃度が高くされたディープ層であり、引用文献1に記載の発明のように、第2導電型の第2不純物層がSJ構造よりも第2導電型不純物濃度が低くされた低不純物層とされた構造とは異なっている。」としているが、文献1の段落[0021]には、「埋め込みガードリング層14の不純物濃度は、p型ピラー領域4の不純物濃度の0.5?2倍程度とすることが望ましい」との記載があり、埋め込みガードリング層14の不純物濃度を、p型ピラー4の不純物濃度よりも高くすることは記載されているといえるから、先の拒絶理由通知に示した通り、本願請求項1に係る発明と文献1に記載された発明とは相違しない。

・理由2
・請求項5-6,12
・文献1
先の拒絶理由通知に記載した通りである。

したがって、本願請求項1-15に係る発明についての拒絶理由は、依然として解消していない。」

2 原査定の拒絶の理由についての判断
(1)引用文献
ア 引用文献の記載事項
平成26年12月9日付けの拒絶理由通知に引用された刊行物である特開2008-4643号公報(以下「引用文献」という。)には、以下の事項が記載されている。
(ア)「【特許請求の範囲】
【請求項1】
第1導電型の第1の半導体層と、
前記第1の半導体層の主面上に設けられた第1導電型の第1の半導体ピラー領域と、
前記第1の半導体層の前記主面に対して略平行な方向に前記第1の半導体ピラー領域と共に周期的配列構造を形成するように、前記第1の半導体ピラー領域に隣接して前記第1の半導体層の前記主面上に設けられた第2導電型の第2の半導体ピラー領域と、
前記第1の半導体層の前記主面の反対側に設けられた第1の主電極と、
前記第1の半導体ピラー領域及び前記第2の半導体ピラー領域の上に選択的に設けられた第2導電型の第1の半導体領域と、
前記第1の半導体領域の表面に選択的に設けられた第1導電型の第2の半導体領域と、
前記第1の半導体領域及び前記第2の半導体領域に接して設けられた第2の主電極と、
前記第1の半導体領域、前記第2の半導体領域および前記第1の半導体ピラー領域の上に絶縁膜を介して設けられた制御電極と、
前記第1の半導体ピラー領域及び前記第2の半導体ピラー領域の周期的配列構造が形成された素子部の外側の終端部における前記第1の半導体層の上に設けられ、前記第1の半導体ピラー領域よりも不純物濃度が低い第1導電型の第2の半導体層と、
前記第2の半導体層中に選択的に埋め込まれた第2導電型半導体の埋め込みガードリング層と、
を備えたことを特徴とする半導体装置。」
(イ)「【発明が解決しようとする課題】
【0007】
本発明は、終端部での局所的な電界集中を抑えることで、高信頼性、高耐量が得られる半導体装置を提供する。」
(ウ)「【0012】
[第1の実施形態]
図1は本発明の第1の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
図2(b)は、図1における要部の拡大図であり、図2(a)は、その要部の平面パターンの一例を示す模式図である。
図3(b)は、図2(b)と同様に図1における要部の拡大図であり、図3(a)は、その要部の平面パターンの他の具体例を示す模式図である。
【0013】
高不純物濃度のn^(+)型シリコンからなるドレイン層(第1の半導体層)2の主面上に、n型シリコンからなる第1の半導体ピラー領域3(以下、単に「n型ピラー領域」とも称する)と、p型シリコンからなる第2の半導体ピラー領域4(以下、単に「p型ピラー領域」とも称する)とが、ドレイン層2の主面に対して略平行な方向に周期的に配列されて設けられている。n型ピラー領域3とp型ピラー領域4は、いわゆる「スーパージャンクション構造」を構成している。すなわち、n型ピラー領域3とp型ピラー領域4は互いに隣接してpn接合部を形成している。n型ピラー領域3及びp型ピラー領域4の平面パターンは、図2に表すように、例えばストライプ状に設けても、あるいは図3に表すように格子状に設けてもよい。
【0014】
本実施形態に係る半導体装置は、n型ピラー領域3及びp型ピラー領域4の周期的配列構造が形成された素子部(セル部)と、この素子部を囲むように素子部の外側に設けられた終端部とに大きく分けられる。終端部におけるドレイン層2の主面上には、スーパージャンクション構造は設けられず、高抵抗層(第2の半導体層)13が設けられている。高抵抗層(第2の半導体層)13は、n型ピラー領域3よりも不純物濃度が低い(高抵抗な)例えばn型シリコンからなる。
【0015】
素子部におけるp型ピラー領域4の上には、p型シリコンからなるベース領域(第1の
半導体領域)5が、p型ピラー領域4に接して設けられている。ベース領域5も、p型ピラー領域4と同様に、n型ピラー領域3に隣接してpn接合部を形成している。ベース領域5の表面には、n^(+)型シリコンからなるソース領域(第2の半導体領域)6が選択的に設けられている。また、終端部との境界近くのn型ピラー領域3及びp型ピラー領域4の上に、ベース領域5の最外部5aが設けられている。ベース領域5の最外部5aには、ソース領域6は設けられていない。
【0016】
n型ピラー領域3から、ベース領域5を経てソース領域6に至る部分の上には、絶縁膜7が設けられている。絶縁膜7は、例えば、シリコン酸化膜であり、膜厚は約0.1μmである。絶縁膜7の上には、制御電極(ゲート電極)8が設けられている。
【0017】
ソース領域6の一部、およびベース領域5におけるソース領域6間の部分の上には、ソース電極(第2の主電極)9が設けられている。また、ドレイン層2の主面の反対側の面には、ドレイン電極(第1の主電極)1が設けられている。
【0018】
スーパージャンクション構造の最外部にあたるピラー領域は、p型ピラー領域4でもn型ピラー領域3でもよい。但し、最外ピラー領域は、高抵抗層13よりも不純物濃度が高い為、高電圧印加時に高抵抗層13から最外ピラー領域に向かって空乏層は伸びず、隣のピラー領域からのみ空乏層が伸びる。最外ピラー領域を完全空乏化させるために、最外ピラー領域の不純物量は、他のピラー領域の0.35?0.65倍程度とすることが望ましい。
【0019】
終端最外部には、高電圧印加時に空乏層がダイシングラインまで到達しないように、n型のフィールドストップ層12が形成されている。フィールドストップ層12は、n型ピラー領域3と同時に形成することができる。また、フィールドストップ層12上部にフィールドストップ電極を形成しても実施可能である。
【0020】
終端部における高抵抗層13の表面には、p型シリコンからなるガードリング層10が形成されている。高抵抗層13、ガードリング層10およびフィールドストップ層12の表面は、フィールド絶縁膜11で覆われている。ガードリング層10を形成することで、最外ベース領域5a端部における電界集中を抑制し、高耐圧を実現する。また、終端部にスーパージャンクション構造を設けず、高抵抗(低不純物濃度)層13を設けることで空乏層が伸び易く、素子部よりも高い終端耐圧を実現することができる。高耐圧な終端耐圧を実現するために、高抵抗層13の不純物濃度は、n型ピラー領域3の濃度の1/100?1/10程度とすることが望ましい。
【0021】
高抵抗層13中には、最外ベース領域5a及びガードリング層10のそれぞれの外側のコーナー部に接して覆うように、p型シリコンからなる埋め込みガードリング層14が埋め込まれている。ソース-ドレイン間に高電圧が印加されたとき、埋め込みガードリング層14が完全空乏化するように、埋め込みガードリング層14の不純物濃度は、p型ピラー領域4の不純物濃度の0.5?2倍程度とすることが望ましい。
……(中略)……
【0026】
本実施形態では、最外ベース領域5a及びガードリング層10の外側コーナー部などの電界集中が起きやすい部分に、埋め込みガードリング層14を埋め込むことで、それら部分での局所的な電界集中を抑えて電界を緩和することができる。
【0027】
埋め込みガードリング層14を形成することで、最外ベース領域5a及びガードリング層10の外側コーナー部の曲率が大きくなる。そして、高電圧印加時に、埋め込みガードリング層14が空乏化することで、埋め込みガードリング層14中にも電界が加わるようになり、図4(b)において実線で表されるように緩やかな電界分布となる。埋め込みガードリング層14が空乏化することで、ピーク以外の電界は大きくなるが、ピークの電界が下がることで局所的なアバランシェ降伏が起き難くなって、高信頼性、高耐量を実現することができる。
【0028】
埋め込みガードリング層14は、p型ピラー領域4と同時に形成することで、高電圧印加時に空乏化する低濃度な埋め込み層を形成することができる。また、埋め込みガードリング層14をあまり深く形成すると、高抵抗層13の厚さが薄くなったのと同じになり耐圧が低下してしまう。このため、埋め込みガードリング層14の深さは、p型ピラー領域4よりも浅いことが望ましい。」
(エ)「【0062】
[第7の実施形態]
図17は本発明の第7の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
図18(b)は、図17における要部の拡大図であり、図18(a)は、その要部の平面パターンの一例を示す模式図である。
図19(b)は、図18(b)と同様に図17における要部の拡大図であり、図19(a)は、その要部の平面パターンの他の具体例を示す模式図である。
【0063】
図17に示す構造では、終端部にもスーパージャンクション構造が形成されている。この場合においても、最外ベース領域5a端部やフィールドプレート電極15端部などの電界集中しやすい箇所に、埋め込みガードリング層14を形成することで、高信頼性、高耐量を得ることができる。
【0064】
埋め込みガードリング層14は、スーパージャンクション構造の位置とは独立に配置することが可能であり、例えば、図18に示すように、n型ピラー領域3とp型ピラー領域4とはストライプ状に形成され、埋め込みガードリング層14は、最外ベース領域5aのコーナー部、フィールドプレート電極15のコーナー部を覆うようにそれらと同心円状に形成される。
【0065】
また、図19に示すようにp型ピラー領域4が格子状に配置されていても実施可能である。あるいは、p型ピラー領域4が千鳥状に配置されていても実施可能である。
【0066】
終端部の耐圧を高くするために、終端部のスーパージャンクション構造や埋め込みガードリング層14は、空乏化し易いように、素子部のスーパージャンクション構造よりも不純物濃度が低いことが望ましい。
【0067】
素子部スーパージャンクション構造の最外部は、p型ピラー領域でも、n型ピラー領域でも同等の効果を得ることができる。
【0068】
MOSゲート部やスーパージャンクション構造の平面パターンは、ストライプ状に限ら
ず、格子状や千鳥状に形成してもよい。MOSゲート構造はプレーナ構造にて説明したが、トレンチ構造でも実施可能である。
【0069】
前述した実施形態では、終端部表面は、ガードリング構造やフィールドプレート構造を用いた構造を示したが、図20に表すように、高抵抗層13表面にリサーフ(RESURF:Reduced-Surface-Field)層18を設けた構造、図21に表すように、フィールド絶縁膜11上にフローティングフィールドプレート電極19を設けた構造、図22に表すように、埋め込みガードリング層14のみの構造などでも実施可能であり、終端部表面の構造には限定されない。
【0070】
複数の埋め込みガードリング層14を形成する場合には、終端最外部に向かって、隣り合う埋め込みガードリング層14間の間隔を広げていった方が、終端部における電界分布をより緩やかにできる。
【0071】
p型ピラー領域4は、ドレイン層2に接していなくとも実施可能である。高抵抗層13が成長されている基板表面にイオン注入を行うことでスーパージャンクション構造を形成すると、p型ピラー領域4はドレイン層2に接しているが、ドレイン層2上にn型半導体層を成長させることで、p型ピラー領域がドレイン層2に接していない構造を形成することも可能である。
【0072】
前述した具体例では、スーパージャンクション構造を有するMOSFETで説明したが、本発明の構造は、スーパージャンクション構造を有する素子であれば、SBD(Schottky Barrier Diode)、MOSFETとSBDとの混載素子、SIT(Static Induction Transistor)、IGBT(Insulated Gate Bipolar Transistor)などの素子でも適用可能である。」
(オ)図1には、ドレイン層(第1の半導体層)2の上に形成される半導体層13は、素子部にあってはスーパージャンクション構造の上に設けられることが、また、その脚注には、「13」の層は「n-層(第2の半導体層)」であることが記載されている。
(カ)図17には、
a スーパージャンクション構造の上の、ソース電極9の直下の領域には、ベース領域5及び当該ベース領域5の最外部5aが半導体層13の上に選択的に設けられていること、
b 終端部の前記半導体層13上のフィールド絶縁膜11の上に形成されるフィールドプレート電極15は、前記ソース電極9と接続されていること、
が、それぞれ記載されている。

イ 引用発明
以上の(ア)?(カ)から、引用文献には、次の発明(以下「引用発明」という。)が記載されていると認められる。
「高不純物濃度のn^(+ )型シリコンからなるドレイン層2と、
前記ドレイン層2の主面上に、n型ピラー領域3とp型ピラー領域4とが、前記主面に対して略平行な方向に周期的に配列され、前記ドレイン層2の終端部まで設けられているスーパージャンクション構造と、
前記ドレイン層2の素子部と終端部とにおいて、前記スーパージャンクション構造上に形成され、前記n型ピラー領域3よりも不純物濃度が低いn型の高抵抗層13と、
前記素子部において前記高抵抗層13に選択的に設けられ、前記p型ピラー領域4に接するとともに、前記n型ピラー領域3に隣接してpn接合部を形成するp型のベース領域5と、
前記終端部との境界近くの前記n型ピラー領域3及び前記p型ピラー領域4の上に設けられた、前記ベース領域5の最外部5aと、
前記ベース領域5の表面に選択的に設けられたn^(+ )型ソース領域6と、
前記ソース領域6の一部、及び、前記ベース領域5における前記ソース領域6間の部分の上に設けられたソース電極9と、
前記終端部の半導体層13上のフィールド絶縁膜11の上に形成され、前記ソース電極9と接続されるフィールドプレート電極15と、
前記ドレイン層2の主面の反対側の面に設けられたドレイン電極1と、
電界集中しやすい箇所である前記ベース領域5の最外部5aの端部、前記フィールドプレート電極15のコーナー部、及び、前記フィールドプレート電極15の端部を覆うように前記高抵抗層13中に埋め込まれて形成され、空乏化し易いように前記素子部のスーパージャンクション構造よりも不純物濃度が低く、局所的な電界集中を抑えて電界を緩和するp型の埋め込みガードリング層14と、を有していることを特徴とする半導体装置。」

(2)本願発明と引用発明との対比
本願発明と引用発明とを対比すると、以下の点で一致するとともに、以下の点で相違する。
ア 一致点
「表面および裏面を有する第1導電型の半導体基板(3)と、
前記半導体基板の表面側に、第1導電型カラム(4b)および第2導電型カラム(4a)とが前記半導体基板の表面と平行に繰り返された繰り返し構造からなるスーパージャンクション構造(4)と、
前記半導体基板の外周側を外周領域(2)、該外周領域の内側を縦型半導体素子が形成されるセル領域(1)として、前記セル領域および前記外周領域において前記スーパージャンクション構造の上に形成された半導体層と、
前記セル領域において前記スーパージャンクション構造の上の前記半導体層に形成された、第2導電型の不純物層(10)と、
前記セル領域から前記外周領域に入り込んで形成され、前記不純物層に接して形成された表面電極(12)と、
前記半導体基板の裏面側に電気的に接続された裏面電極(13)と、
前記半導体層の表面から所定深さの位置から形成され、前記不純物層と接すると共に前記スーパージャンクション構造と接し、第2導電型のディープ層と、を有していることを特徴とする半導体装置。」

イ 相違点
(ア)相違点1
本願発明の「第1導電型カラム(4b)および第2導電型カラム(4a)」は「不純物濃度が1×10^(15)cm^(-3)?1×10^(16)cm^(-3)に設定された」のに対して、引用発明の「n型ピラー領域3とp型ピラー領域4」の設定不純物濃度が不明である点。

(イ)相違点2
セル領域および外周領域においてスーパージャンクション構造の上に形成された半導体層が、本願発明においては「第2導電型の半導体層(5)」であるのに対して、引用発明においては「n型の高抵抗層13」である点。

(ウ)相違点3
本願発明の「第2導電型の高不純物層(10)」は「前記半導体層よりも高不純物濃度とされた」「高」不純物層であるのに対して、引用発明の「p型のベース領域5」ないし「前記ベース領域5の最外部5a」は前記「n型の高抵抗層13」より高不純物濃度であるかどうか不明である点。

(エ)相違点4
本願発明の「表面電極」は「高不純物層に接して形成された」のに対して、引用発明の「ソース電極9」は「前記ベース領域5における前記ソース領域6間の部分の上に設けられた」点。

(オ)相違点5
前記半導体層に埋め込まれた層である第2導電型のディープ層が、本願発明においては、「空乏化しない1×10^(17)cm^(-3)以上6×10^(17)cm^(-3)以下のピーク不純物濃度で構成される」とともに「前記高」不純物層と接し、かつ、「基板法線方向から見て、前記表面電極における前記高不純物層と接している部分のうち最も外周側となる第1端部(P1)と前記高不純物層における外周側の端部との間とオーバーラップして形成された」のに対して、引用発明の「p型の埋め込みガードリング層14」は「前記ベース領域5の最外部5aの端部」を「覆うように前記高抵抗層13中に埋め込まれて形成され、空乏化し易いように前記素子部のスーパージャンクション構造よりも不純物濃度が低」い点。

(3)本願発明についての判断
ア 上記のように、本願発明は引用発明と相違点を有しており、引用発明は本願発明と同一の発明ではない。
したがって、本願発明は引用文献に記載された発明であるとはいえない。

イ 次に、本願発明の進歩性については、上記の相違点1、相違点2及び相違点5について検討する。
さて、引用発明の「前記スーパージャンクション構造上に形成され」た半導体層は、「不純物濃度が低いn型の高抵抗層13」である。
また、前記半導体層に埋め込まれた層である「p型の埋め込みガードリング層14」については、引用文献には、「空乏化する低濃度」で形成すること(段落【0028】)や、「空乏化し易いように……不純物濃度が低い」(段落【0066】)ものとすることが記載されているだけである。
そして、「前記セル領域および前記外周領域において前記スーパージャンクション構造の上に形成された」半導体層をp型の半導体層とし、かつ、前記「p型の埋め込みガードリング層14」を「空乏化しない1×10^(17)cm^(-3)以上6×10^(17)cm^(-3)以下のピーク不純物濃度で構成」することは、引用文献には、記載も示唆もされていない。

ウ これに対して、本願明細書の段落【0032】には、「p型ディープ層18は、p型不純物濃度が少なくともp型層5(より詳しくは、p型層5のうちの外周領域2に位置するリサーフ層として機能する部分)よりも濃く設定されている。このため、p型ディープ層18は、p型層5よりも内部抵抗が小さくなり、MOSFETのリカバリ動作時に、外周領域2におけるp型層5を通じて移動する注入電荷がp型高不純物層10に移動して表面電極12に排出される際の通過経路となる。また、従来ではp型層5の表面側に集中していた電荷をp型ディープ層18の深さ方向の広範囲において取り込めるため、p型層5の表面側への電荷の集中を抑制できる。……またp型ディープ層18は空乏化しないことが望ましい。空乏化しないことにより、電荷を分散する効果が高まるだけでなく、ゲート絶縁膜8の電界が抑制される。したがって、p型層5の表面側、特に表面電極12におけるp型高不純物層10との接触部位のうちの最も外周側の端部P1において発熱を抑制でき、ゲート絶縁膜8や表面電極12とp型高不純物層10との境界位置などの破壊を抑制できる。」と、段落【0036】に「例えばリカバリ耐量300A/μs以上を定格とする場合、p型ディープ層18の不純物濃度を1×10^(17)cm^(-3)以上に設定すれば、定格となるリカバリ耐量以上の耐量を得ることが可能となる。」と記載されている。

エ したがって、本願発明は、相違点1、相違点2及び相違点5に係る構成を有することで、「従来ではp型層5の表面側に集中していた電荷をp型ディープ層18の深さ方向の広範囲において取り込めるため、p型層5の表面側への電荷の集中を抑制でき」、「表面電極12におけるp型高不純物層10との接触部位のうちの最も外周側の端部P1において発熱を抑制でき、ゲート絶縁膜8や表面電極12とp型高不純物層10との境界位置などの破壊を抑制でき」、さらに、「定格となるリカバリ耐量以上の耐量を得ることが可能となる」という本願明細書に記載された格別の効果を奏するものである。

オ したがって、本願発明は、引用文献に記載された発明から当業者が容易に発明をすることができたとは認められない。

(4)本願の請求項2ないし請求項14に係る発明について
本願の請求項2ないし請求項14に係る発明は、いずれも、本願発明をさらに限定したものであるので、本願発明と同様に、引用文献に記載された発明であるとすることはできず、また、引用文献に記載された発明から当業者が容易に発明をすることができたとも認められない。

(5)小括
したがって、原査定の理由によっては、本願を拒絶することはできない。


第4 当審拒絶理由について
1 当審拒絶理由の概要
当審より平成28年8月22日付けで通知した拒絶理由の概要は以下のとおりである。
「1.この出願は、特許請求の範囲の記載が下記の点で、特許法第36条第6項第1号に規定する要件を満たしていない。
2.この出願は、特許請求の範囲の記載が下記の点で、特許法第36条第6項第2号に規定する要件を満たしていない。



……(中略)……
ア 理由A
・条文 :1、2
・請求項:1?15
・備考
請求項1には「ディープ層(18)」が「前記スーパージャンクション構造の10倍以上の空乏化しない高不純物濃度で構成される」と記載されている。
しかしながら、
(ア)上記の記載では、前記「ディープ層(18)」の「不純物濃度」の上限が特定されておらず、前記「ディープ層(18)」の構成が不明瞭となっている。
(イ)前記「高不純物濃度」の記載における「不純物濃度」とは、「ピーク濃度」であるのか、他の「濃度」、たとえば平均「濃度」であるのか、不明である。
なお、明細書の段落【0036】の「例えばリカバリ耐量300A/μs以上を定格とする場合、p型ディープ層18の不純物濃度を1×10^(17)cm^(-3)以上に設定すれば、定格となるリカバリ耐量以上の耐量を得ることが可能となる。」との記載における「p型ディープ層18の不純物濃度」とは、段落【0035】の「p型ディープ層18の中心深さおよびピーク濃度を調整してリカバリ耐量を調べたところ、図5に示す結果が得られた。」という記載及び図5を参照すれば、「ピーク濃度」を意味するものと解される。
(ウ)本願明細書の段落【0019】には「これらp型カラム4aおよびn型カラム4bの不純物濃度は、例えば1×10^(15)?1×10^(16)cm^(-3)に設定されている。」と、段落【0036】には「p型ディープ層18の不純物濃度を1×10^(17)cm^(-3)以上に設定すれば、定格となるリカバリ耐量以上の耐量を得ることが可能となる。」と記載されている。
請求項1の上記の記載では、「スーパージャンクション構造」の不純物濃度が1×10^(15)cm^(-3)であり、「ディープ層」の不純物濃度が1×10^(16)cm^(-3)であるとの態様を包含している。しかし、本願明細書の発明の詳細な説明には、そのような態様は記載されていない。
(エ)そして、上記(ウ)で指摘したように「ディープ層」の不純物濃度が1×10^(17)cm^(-3)以下の態様の半導体装置では、段落【0036】の記載によれば、「定格となるリカバリ耐量以上の耐量を得る」ことが不可能となるおそれがあると認められる。
一方、前記(ア)で指摘したように、「ディープ層(18)」の「不純物濃度」の上限が特定されていないから、請求項1に係る発明の「ディープ層(18)」は、段落【0023】に記載された「p型高不純物層10の不純物濃度」よりも高い「不純物濃度」を有するものを包含している。そうすると、本願明細書の段落【0038】の記載によれば、請求項1に係る発明の「ディープ層(18)」の第2導電型の「不純物濃度」が「高不純物層(10)」よりも高く設定された半導体装置では、「よりp型ディープ層18とp型高不純物層10との接続部位で電荷が集中することを緩和でき、当該部位での破壊を抑制できるようにしている。」という前記段落【0038】に記載された効果を奏することができないおそれがあると認められる。
以上から、請求項1に係る発明は、段落【0008】に記載の「注入電荷の集中を緩和して、素子の破壊を抑制することができるSJ構造の縦型半導体素子を有する半導体装置およびその製造方法を提供する」という本願に係る発明の課題を解決することができないと認められる。
したがって、請求項1に係る発明は、当業者が本願に係る発明の課題を解決できると認識できる範囲のものであるとは認められないから,本願明細書の発明の詳細な説明に記載された発明であるとは認められない。

以上は、請求項1を引用する請求項2?15においても同様である。

イ 理由B
・条文 :1、2
・請求項:1、3?15
・備考
請求項1においては、「半導体基板(3)」、「カラム(4b)」、「カラム(4a)」、「高不純物層(10)」及び「ディープ層(18)」の導電型は特定されているものの、「半導体層(5)」の導電型は特定されていない。
(ア)したがって、前記「半導体層(5)」の構成が不明瞭となっている。
(イ)また、請求項1に係る発明は、前記「半導体層(5)」がn型層であるという態様を包含しているが、そのような態様は、本願明細書の発明の詳細な説明には記載されていない。

以上は、請求項1を引用する請求項3?15においても同様である。

ウ 理由C
・条文 :1
・請求項:12
・備考
請求項12には、「前記ディープ層における外周側の端部は、前記第1端部より4μ?13μm内周側である」と記載されている。
これに対して、本願明細書には、段落【0047】に「リカバリ耐量を得るためには、半導体装置の上方から見て、p型ディープ層18の内周側の端部が端部P1よりも内側にあることが必要である。このため、図8に示すように、p型ディープ層18の内周側の端部から端部P1までのp型ディープ層18とp型高不純物層10とのオーバーラップ量をオーバーラップ長L2と定義し」と、段落【0048】に「リカバリ耐量が600A/μs以上を得るのであれば、オーバーラップ長L2を4?13μmの範囲に設定すればよい。」と記載されている。
すなわち、本願明細書には、p型ディープ層18の内周側の端部は、端部P1より, 4μ?13μm内周側であることが望ましいことが記載されている。
しかし、本願明細書の他の記載、たとえば段落【0041】?【0044】の記載を参照しても、「前記ディープ層における外周側の端部は、前記第1端部より4μ?13μm内周側である」ことが、本願明細書の発明の詳細な説明に記載されているとは認められない。

エ 理由D
・条文 :1、2
・請求項:15
・備考
請求項15には、請求項1ないし12を引用して、「前記スーパージャンクション構造の表面に前記第2導電型層を形成する工程」及び「前記ディープ層の形成予定領域が開口するマスクを用いて前記第2導電型層の上から第2導電型不純物を高加速イオン注入することにより前記ディープ層を形成する工程」と記載されている。
(ア)しかしながら、請求項1には「第2導電型層」という記載は存在しないから、上記の記載は不明瞭である。
よって、請求項1を引用する請求項15に係る発明は明確でない。
(イ)また、請求項2には、「前記半導体層は、前記外周領域ではリサーフ層を構成している第2導電型層(5)である」との記載は存在する。しかしながら、請求項2の「第2導電型層(5)」は、「外周領域」における「前記半導体層」のみを指している。
これに対して、本願明細書の段落【0056】?【0059】の記載を参照しても、「外周領域」における「スーパージャンクション構造の表面」のみに「第2導電型」の「半導体層」を形成することも、「外周領域」における「スーパージャンクション構造の表面」の「第2導電型」の「半導体層」上のみに「ディープ層」を形成することも、本願明細書の発明の詳細な説明には記載されていない。
よって、請求項2を引用する請求項15に係る発明は、発明の詳細な説明に記載したものでない。」

2 当審拒絶理由についての判断
(1)理由Aについて
平成28年10月20日付けの手続補正によって、請求項1において、補正前の「第1導電型カラム(4b)および第2導電型カラム(4a)とが前記半導体基板の表面と平行に繰り返された繰り返し構造からなるスーパージャンクション構造(4)」という記載を「不純物濃度が1×10^(15)cm^(-3)?1×10^(16)cm^(-3)に設定された第1導電型カラム(4b)および第2導電型カラム(4a)とが前記半導体基板の表面と平行に繰り返された繰り返し構造からなるスーパージャンクション構造(4)」と補正し、補正前の「前記スーパージャンクション構造の10倍以上の空乏化しない高不純物濃度で構成される……ディープ層(18)」という記載を「空乏化しない1×10^(17)cm^(-3)以上6×10^(17)cm^(-3)以下のピーク不純物濃度で構成される……ディープ層(18)」と補正し、補正前の請求項5を削除したことで、補正後の請求項1に係る発明は明確になり、発明の詳細な説明に記載されたものとなった。
したがって、当審拒絶理由の理由Aは解消した。

(2)理由Bについて
平成28年10月20日付けの手続補正によって、請求項1において、補正前の「半導体層(5)」という記載を、「第2導電型の半導体層(5)」と補正したことで、補正後の請求項1に係る発明は明確になり、発明の詳細な説明に記載されたものとなった。
したがって、当審拒絶理由の理由Bは解消した。

(3)理由Cについて
平成28年10月20日付けの手続補正によって、補正前の請求項12の「前記ディープ層における外周側の端部」という記載を、補正後の請求項11の「前記ディープ層における内周側の端部」と補正したことで、補正後の請求項11に係る発明は発明の詳細な説明に記載されたものとなった。
したがって、当審拒絶理由の理由Cは解消した。

(4)理由Dについて
平成28年10月20日付けの手続補正によって、補正前の請求項15の「前記第2導電型層」という記載を、補正後の請求項14の「前記第2導電型の半導体層」と補正したことで、と補正したことで、補正後の請求項14に係る発明は明確になり、発明の詳細な説明に記載されたものとなった。
したがって、当審拒絶理由の理由Dは解消した。

(5)小括
したがって、平成28年10月20日付けの手続補正によって、当審拒絶理由の理由Aないし理由Dはすべて解消した。
そうすると、もはや、当審で通知した拒絶理由によって本願を拒絶することはできない。


第5 むすび
以上のとおりであるから、原査定の理由によっては、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2016-11-28 
出願番号 特願2013-214758(P2013-214758)
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 537- WY (H01L)
P 1 8・ 113- WY (H01L)
最終処分 成立  
前審関与審査官 棚田 一也大橋 達也  
特許庁審判長 河口 雅英
特許庁審判官 深沢 正志
鈴木 匡明
発明の名称 半導体装置およびその製造方法  
代理人 特許業務法人ゆうあい特許事務所  
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