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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L
審判 査定不服 1項3号刊行物記載 特許、登録しない(前置又は当審拒絶理由) H01L
管理番号 1324486
審判番号 不服2015-2845  
総通号数 207 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-03-31 
種別 拒絶査定不服の審決 
審判請求日 2015-02-13 
確定日 2017-02-01 
事件の表示 特願2010-271293「高電圧耐久III族窒化物半導体デバイス」拒絶査定不服審判事件〔平成23年 6月23日出願公開,特開2011-124572〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1 手続の経緯

本願は,平成22年12月6日(パリ条約による優先権主張 外国庁受理2009年12月14日,米国)を出願日とする特許出願であって,特許法第36条の2第2項の外国語書面出願である。そして,その手続の経緯は以下のとおりである。
平成23年 2月10日 翻訳文提出・審査請求
平成25年 3月 6日 拒絶理由通知
平成25年 4月 4日 期間延長請求書
平成25年 7月12日 〃
平成25年 8月12日 〃
平成25年 9月 9日 意見書・手続補正書
平成26年 1月31日 拒絶理由通知(最後)
平成26年 4月24日 期間延長請求書
平成26年 5月30日 〃
平成26年 7月 3日 意見書・手続補正書
平成26年10月16日 補正却下の決定
(平成26年7月3日付け手続補正書でした明細書,特許請求の範囲又は図面についての補正を却下する。)
平成26年10月16日 拒絶査定
平成27年 2月13日 審判請求・手続補正書
平成27年 6月 3日 上申書
平成27年11月27日 〃
平成28年 3月 8日 拒絶理由通知
平成28年 6月15日 意見書・手続補正書


第2 当審による拒絶理由通知の概要

審判合議体が平成28年3月8日付けで通知した拒絶理由通知(以下「当審拒絶理由通知」という。)における,特許法第29条第1項第3号及び第29条第2項の判断(本願に係る発明の新規性及び進歩性の判断)の概要は次のとおりである。
・請求項1に係る発明について
平成27年2月13日付け手続補正書により補正された,本願の特許請求の範囲の請求項1に係る発明は,引用文献1に記載された発明であるから,特許法第29条第1項第3号に該当し,特許を受けることができない。また,仮にそうでないとしても,本願の請求項1に係る発明は,引用文献1に記載された発明に基いて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
・請求項11に係る発明について
平成27年2月13日付け手続補正書により補正された,本願の特許請求の範囲の請求項11に係る発明は,引用文献1?5に記載された発明に基いて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
<引用文献等一覧>
1 米国特許出願公開第2009/0194793号明細書
2 特開2006-351691号公報
3 特開昭63-213943号公報
4 特開2000-183179号公報
5 特開2009-164158号公報


第3 本願発明の容易想到性について

1 本願発明
(1)本願発明1
ア 平成28年6月15日付け手続補正書により補正された,本願の特許請求の範囲の請求項1の記載は,次のとおりである。
「【請求項1】
高電圧耐久高電子移動度トランジスタ(HEMT)であって,
第1のシリコン本体,該第1のシリコン本体上の絶縁体本体,及び該絶縁体本体上の第2のシリコン本体を有する支持基板と,
前記第2のシリコン本体上に形成したIII族窒化物半導体本体であって,前記III族窒化物半導体本体上に位置するソース電極とドレイン電極との間に導電チャネルを提供するように構成され,前記導電チャネルが多数電荷キャリアの導電型によって特徴付けられる,III族窒化物半導体本体と,を備え,
前記第2のシリコン本体は,前記多数電荷キャリアの導電型とは反対の導電型を有するようにP++ドープされ,これにより,高い印加電圧の下でのブレークダウンに対する耐性を高め,
前記第1のシリコン本体は,前記高電圧耐久HEMTと少なくとも1つのシリコン半導体デバイスとをモノリシックに垂直集積することができるように構成されたことを特徴とする,高電圧耐久HEMT。」
イ 本願請求項1に記載された「前記第1のシリコン本体は,前記高電圧耐久HEMTと少なくとも1つのシリコン半導体デバイスとをモノリシックに垂直集積することができるように構成された」との文言について,その意味内容を一義的に理解することは困難であるので,本願明細書の発明の詳細な説明の記載を参酌して,その意味内容を理解すると,上記の文言について,本願明細書の発明の詳細な説明には,以下の記載がある。(当審注.下線は当審において付加した。以下同じ。)
「【0021】
第2のシリコン本体16の適切な導電型の選定に由来する高電圧耐久性に加えて,本発明の様々な実施形態は,III族窒化物半導体本体12を有する1つ以上のシリコンデバイスのモノリシック垂直集積をサポートする,というさらなる有意な利点を有する。例えば,第1のシリコン本体14と第2のシリコン本体16とを,絶縁体本体18によって互いに電気的に絶縁することにより,第1及び第2のシリコン本体14及び16のそれぞれを独立した基板として用いて,異なるタイプのデバイスを実装することができる。例えば,第2のシリコン本体16に(111)シリコン用いることにより,基板として第2のシリコン本体16を用いるIII族窒化物半導体本体12の形成を有利にサポートすることができる。同時に,第1のシリコン本体14に(100)シリコンを用いることにより,この第1のシリコン本体14を,第1のシリコン本体14上に例えばMOSFETのような1つ以上のシリコン半導体デバイスを形成するための基板としての用途に適切なものとすることができる。
【0022】
従って,第1及び第2のシリコン本体14及び16のそれぞれのシリコン結晶方位の適切な選定により,支持基板10が,III族窒化物パワー半導体デバイス及び低電力のシリコンデバイスの動作を同時にサポートできるようにすることができる。所望の実装によっては,例えば,第1のシリコン本体14を,Nドープ,N++ドープ,Pドープ,又はP++ドープすることができる。」

そして,本願明細書の発明の詳細な説明における上記の記載より,本願に係る発明は,「支持基板」における「第1のシリコン本体」と「第2のシリコン本体」とを「絶縁体本体」で互いに電気的に絶縁して,異なるタイプのデバイスを実装することができるようにし,「第2のシリコン本体」に(111)シリコンを,「第1のシリコン本体」に(100)シリコンをそれぞれ用いることにより,「支持基板」が,III族窒化物パワー半導体デバイス及び低電力のシリコンデバイスの動作を同時にサポートできるようにすること,すなわち,III族窒化物半導体本体を有する1つ以上のシリコンデバイスのモノリシック垂直集積をサポートすることが記載されていると認められる。
そうすると,本願明細書の記載を参酌すれば,本願請求項1に記載された「前記第1のシリコン本体は,前記高電圧耐久HEMTと少なくとも1つのシリコン半導体デバイスとをモノリシックに垂直集積することができるように構成された」との文言は,「支持基板」における「第1のシリコン本体」と「第2のシリコン本体」とが「絶縁体本体」で互いに電気的に絶縁され,「第2のシリコン本体」に(111)シリコンを,「第1のシリコン本体」に(100)シリコンをそれぞれ用いた構成を含み得るものと解するのが相当といえる。
ウ 以上から,本願請求項1に係る発明(以下「本願発明1」という。)は,その発明特定事項である「前記第1のシリコン本体は,前記高電圧耐久HEMTと少なくとも1つのシリコン半導体デバイスとをモノリシックに垂直集積することができるように構成された」との文言を,「支持基板」における「第1のシリコン本体」と「第2のシリコン本体」とが「絶縁体本体」で互いに電気的に絶縁され,「第2のシリコン本体」に(111)シリコンを,「第1のシリコン本体」に(100)シリコンをそれぞれ用いた構成を含み得るものと解したうえで,上記アに記載したとおりのものと認める。

(2)本願発明9
平成27年2月13日付け手続補正書により補正された本願の特許請求の範囲の請求項11は,平成28年6月15日付け手続補正書による補正で番号が繰り上がり,請求項9となった。そして,その内容は,次のとおりである。
「【請求項9】
請求項1に記載の高電圧耐久HEMTと,前記第1のシリコン本体上に形成した,前記少なくとも1つのシリコン半導体デバイスとを備える,装置。」
そうすると,本願請求項9に係る発明(以下「本願発明9」という。)は,引用する本願請求項1に係る発明を,上記(1)ウのとおり認定したうえで,本願の特許請求の範囲の請求項9に記載したとおりのものと認める。

2 引用文献及び周知例の記載と引用発明及び周知技術
(1)引用文献1の記載と引用発明
ア 引用文献1
当審拒絶理由通知で引用された,本願の優先権主張の日(以下「本願優先日」という。)前に米国内において頒布された刊行物である,米国特許出願公開第2009/0194793号明細書(以下「引用文献1」という。)には,図面とともに,次の記載がある。(当審注.訳は当審で作成した。)
(ア)「[0002] III-nitride refers to a semiconductor alloy from the InAlGaN system that includes nitrogen and at least one group III element such as, but not limited to, GaN, AlGaN, InN, AlN, InGaN, InAlGaN and the like.
・・・
[0003] The present invention relates to a wafer for the fabrication of III-nitride power devices and III-nitride power devices formed using a wafer according to the present invention.
[0004] III-nitride, because of its high bandgap, is suitable for high voltage power applications. According to a known design, a III-nitride power device may be fabricated by forming a III-nitride heterojunction over a silicon substrate. However, due to leakage through the substrate, the breakdown capability of such devices is diminished.
[0005] An objective of the present invention is to provide a wafer for the fabrication of III-nitride devices, and particularly, high voltage (above 600 Volts) III-nitride power semiconductor devices.」
(訳:[0002] III族窒化物は,これに限定されるものではないが,GaN,AlGaN,InN,AlN,InGaN,InAlGaN等の,窒素と少なくとも1つのIII族元素とを含むInAlGaN系の半導体合金を意味する。
・・・
[0003] 本発明は,III族窒化物パワーデバイスを製造するためのウエハ,及び本発明に係るウエハを用いて形成されたIII族窒化物パワーデバイスに関する。
[0004] III族窒化物は,高バンドギャップのために,高電圧パワー用途に適している。公知の設計によれば,III族窒化物パワーデバイスは,シリコン基板上にIII族窒化物ヘテロ接合を形成することにより製造することができる。しかし,基板を介した漏れに起因して,このようなデバイスの破壊耐量が低下する。
[0005] 本発明の目的は,III族窒化物デバイス,特に,高電圧(600ボルト超)のIII族窒化物パワー半導体デバイスを製造するためのウェーハを提供することである。)
(イ)「[0019] Referring to FIG. 1, a semiconductor wafer according to an embodiment of the present invention includes a support substrate 10 and a III-nitride semiconductor body 12 formed over support substrate 10.
[0020] According to an aspect of the present invention, support substrate 10 includes a first silicon body 14, a second silicon body 16 and an insulation body 18 interposed between first silicon body 14 and second silicon body 18. In one embodiment, first silicon body 14 may be a <111> single crystal silicon, second silicon body may be <111> single crystal silicon, and insulation body 18 may be silicon dioxide. In another embodiment, first silicon body 14 may be <100> silicon, second silicon body 16 may be <111> silicon, and insulation body 18 may be silicon dioxide.
[0021] In both embodiments, an SOI (silicon on insulator) substrate is suitable. Such substrates include two silicon substrates bonded to one another by a silicon dioxide layer. ・・・Note that second silicon body 16 may optionally include an epitaxially grown layer thereon.
[0022] III-nitride semiconductor body 12 includes, in one preferred embodiment, a III-nitride buffer layer 20 (e.g. AlN), over second silicon body 16, and a III-nitride heterojunction formed over III-nitride buffer layer 20, that includes a first III-nitride layer 22 having one band gap (e.g. GaN) and a second III-nitride layer 24 having another band gap (e.g. AlGaN, InAlGaN, InGaN, etc.) formed over first layer 22. In a wafer according to the present invention the composition and/or the thickness of first and second III-nitride layers 22 and 24 are selected to result in the formation of a carrier rich region referred to as a two-dimensional electron gas (2-DEG) near the heterojunction thereof.
[0023] Referring to FIG. 2, according to one aspect of the present invention, the III-nitride heterojunction can be used as the current carrying region of a III-nitride power semiconductor device (e.g. a high electron mobility transistor.
[0024] Such a device may include first and second power electrodes 26, 28 (e.g. source and drain electrodes) coupled to the 2-DEG through second III-nitride layer 24 and gate arrangements 30 each disposed between a respective first power electrode 26 and second power electrode 28. A gate arrangement may include an insulated gate electrode or a gate electrode that makes Schottky contact to second III-nitride layer 24.
(訳:[0019] 図1を参照すると,本発明の実施形態に係る半導体ウエハは,支持基板10と,支持基板10上に形成されたIII族窒化物半導体本体12を備えている。
[0020] 本発明の一態様によれば,支持基板10は,第1のシリコン本体14,第2のシリコン本体16,及び第1のシリコン本体14と第2のシリコン本体16との間(当審注.「between first silicon body 14 and second silicon body 18」は「between first silicon body 14 and second silicon body 16」の誤記と認める。)にはさまれた絶縁体18を含む。一実施形態では,第1のシリコン本体14が<111>単結晶シリコン,第2のシリコン本体が<111>単結晶シリコン,及び絶縁体18が二酸化シリコンであってもよい。別の実施形態では,第1のシリコン本体14が<100>単結晶シリコン,第2のシリコン本体16が<111>単結晶シリコン,及び絶縁体18が二酸化シリコンであってもよい。
[0021] いずれの実施形態においてもSOI(Silicon On Insulator)基板が好適である。このような基板は,二酸化シリコン層を介して互いに貼り合わせた2枚のシリコン基板を挙げることができる。・・・なお,必要に応じて,第2のシリコン本体16は,エピタキシャル成長層を含み得る。
[0022] 好ましい実施形態では,III族窒化物半導体本体12は,第2のシリコン本体16上のIII族窒化物バッファ層20(例えば,AlN)と,あるバンドギャップを有する第1のIII族窒化物層22(例えばGaN),及び第1のIII族窒化物層22上に形成された,異なるバンドギャップを有する第2のIII族窒化物層24(例えば,AlGaN,InAlGaN,InGaN)を有し,III族窒化物バッファ層20上に形成されたIII族窒化物ヘテロ接合とを含んでいる。本発明に係るウェーハにおいて,第1及び第2のIII族窒化物層22及び24の組成物及び/又は厚さは,そのヘテロ接合の近傍に2次元電子ガス(2-DEG)と呼ばれるキャリアリッチ領域の形成をもたらすように選択される。
[0023] 図2を参照すると,本発明の一態様によれば,III族窒化物ヘテロ接合を,III族窒化物パワー半導体デバイス(例えば,高電子移動度トランジスタ)の電流通過領域として使用することができる。
[0024] このようなデバイスは,第2のIII族窒化物層24を介して2-DEGに結合された第1及び第2の電源電極26及び28(例えば,ソースおよびドレイン電極)と,それぞれ第1の電源電極26と第2の電源電極28との間に配置されたゲート構成30とを含み得る。ゲート構成は,絶縁ゲート電極,又は第2のIII族窒化物層24にショットキー接触するゲート電極を含み得る。」
(ウ)「[0032] According to one embodiment of the present invention silicon bodies 14, 16 may be N++ doped or P++ doped. N++ doped or P++ doped first silicon body 14 can improve the breakdown capability of the device by taking advantage of the resurf effect.
[0033] In one embodiment, an SOI substrate may be used in which second silicon body 16 may be doped with P type dopants. For example, second silicon body may be P++ doped, and then a III-nitride semiconductor device may be formed thereon. In an alternative embodiment, a P-type silicon body may epitaxially grown over a second silicon body 16, and then a III-nitride semiconductor device may be formed on the epitaxially grown silicon body.
[0034] In an alternative embodiment, one side of a first silicon substrate may be implanted with P-type dopants, followed by hydrogen implantation close to the final depth of the implanted region. Thereafter, the top surface of the P-type region is oxidized, and a second silicon substrate (a handle substrate) is bonded to the oxidized surface. Next, the P-type region is cleaved along the hydrogen implant region, and a III-nitride power semiconductor device is fabricated over the P-type region, which constitutes second silicon body 16.
[0035] Note that second silicon body 16 may be N-type doped instead of being P-type doped if the III-nitride body thereon is P-type doped.
(訳:[0032] 本発明の一実施形態に係るシリコン本体14,16は,N++もしくはP++ドープすることができる。N++もしくはP++ドープされた第1のシリコン本体14は,リサーフ効果を利用して,装置の破壊耐量を向上させることができる。
[0033] 一実施形態では,P型ドーパントがドープされた第2のシリコン本体16を含むSOI基板が使用できる。例えば,第2のシリコン本体はP++ドープされ,III族窒化物半導体素子がその上に形成され得る。代替の実施形態では,第2のシリコン本体16の上にP型のシリコン本体をエピタキシャル成長し,エピタキシャル成長したシリコン本体上に,III族窒化物半導体素子を形成してもよい。
[0034] 代替の実施形態では,第1のシリコン基板の一方の面にP型ドーパントが注入され,続いて水素がこの注入領域の最深部近傍まで注入され得る。その後,P型領域の上面が酸化され,酸化された表面に第2のシリコン基板(ハンドル基板)が貼り合わされる。次に,水素注入領域に沿ってP型領域が劈開され,第2のシリコン本体16を構成するP型領域上に,III族窒化物パワー半導体デバイスが形成される。
[0035] III族窒化物半導体本体がP型にドープされている場合には,第2のシリコン本体16は,P型にドープされるのではなく,N型にドープされてもよいことに留意されたい。」
イ 引用発明
(ア)上記ア(ア)より,引用文献1には,高電圧のIII族窒化物パワー半導体デバイスに関する発明が記載されていると認められ([0002],[0003],[0005]),また,上記ア(イ)より,引用文献1には,2次元電子ガス(2-DEG)と呼ばれるキャリアリッチ領域が形成され,III族窒化物パワー半導体デバイス(例えば,高電子移動度トランジスタ)として使用することができることが記載されていると認められる([0022],[0023])。
そして,上記ア(ア)及び(ウ)より,引用文献1には,公知のシリコン基板上に形成されたIII族窒化物パワーデバイスは,基板を介した漏れに起因して破壊耐量が低下するものであったところ([0004]),装置の破壊耐量を向上させたことが記載されていると認められる([0032])。
そうすると,引用文献1には,高電圧耐久高電子移動度トランジスタの発明が記載されていると認められる。
(イ)上記ア(イ)より,引用文献1には,<100>単結晶シリコンである第1のシリコン本体14,<111>単結晶シリコンである第2のシリコン本体16,及び第1のシリコン本体14と第2のシリコン本体16との間にはさまれた,二酸化シリコンである絶縁体18を含む支持基板10を備えることが記載されていると認められる([0020])。
(ウ)上記ア(イ)によれば,引用文献1には,第2のシリコン本体16上のIII族窒化物バッファ層20と,あるバンドギャップを有する第1のIII族窒化物層22,及び第1のIII族窒化物層22上に形成された,異なるバンドギャップを有する第2のIII族窒化物層24を有し,III族窒化物バッファ層20上に形成されたIII族窒化物ヘテロ接合とを含んでいる,III族窒化物半導体本体12を備えることが記載されている([0022])。
そして,上記ア(イ)によれば,引用文献1には,第1のIII族窒化物層22と第2のIII族窒化物層24を含むIII族窒化物ヘテロ接合の近傍に,2次元電子ガス(2-DEG)と呼ばれるキャリアリッチ領域が形成され,III族窒化物ヘテロ接合をIII族窒化物パワー半導体デバイス(例えば,高電子移動度トランジスタ)の電流通過領域として使用することができることが記載されている([0022],[0023])。
また,上記ア(イ)によれば,引用文献1には,第2のIII族窒化物層24を介して2-DEGに結合された第1及び第2の電源電極26及び28(例えば,ソースおよびドレイン電極)と,それぞれ第1の電源電極26と第2の電源電極28との間に配置されたゲート構成30とを含むことも記載されている([0024])。
そうすると,当該技術分野における技術常識を参酌すれば,引用文献1には,第2のシリコン本体16上のIII族窒化物バッファ層20と,あるバンドギャップを有する第1のIII族窒化物層22,及び第1のIII族窒化物層22上に形成された,異なるバンドギャップを有する第2のIII族窒化物層24を有し,上記III族窒化物バッファ層20上に形成されたIII族窒化物ヘテロ接合とを含んでいる,III族窒化物半導体本体12であって,上記III族窒化物ヘテロ接合の近傍に2-DEGと呼ばれるキャリアリッチ領域が形成され,上記第2のIII族窒化物層24を介して2-DEGに結合された第1及び第2の電源電極26及び28の間に電流通過領域を提供するように構成され,上記電流通過領域が2-DEGの導電型によって特徴付けられる,III族窒化物半導体本体12が記載されていると認められる。
(エ)上記ア(ウ)より,引用文献1には,第2のシリコン本体16はP++ドープされ,III族窒化物半導体素子がその上に形成されることで,装置の破壊耐量を向上させることが記載されていると認められ([0032]ないし[0034]),また,第2のシリコン本体16は,III族窒化物半導体本体12の導電型,すなわち2-DEGの導電型とは反対の導電型を有するようにP++ドープされていることが記載されていると認められる([0035])。
そうすると,引用文献1には,第2のシリコン本体16は,2-DEGの導電型とは反対の導電型を有するようにP++ドープされ,これにより,装置の破壊耐量を向上させたことが記載されていると認められる。
(オ)上記(ア)ないし(エ)より,引用文献1には,次の発明(以下「引用発明」という。)が記載されていると認められる。
「高電圧耐久高電子移動度トランジスタであって,
<100>単結晶シリコンである第1のシリコン本体14,<111>単結晶シリコンである第2のシリコン本体16,及び第1のシリコン本体14と第2のシリコン本体16との間にはさまれた,二酸化シリコンである絶縁体18を含む支持基板10と,
上記第2のシリコン本体16上のIII族窒化物バッファ層20と,あるバンドギャップを有する第1のIII族窒化物層22,及び第1のIII族窒化物層22上に形成された,異なるバンドギャップを有する第2のIII族窒化物層24を有し,上記III族窒化物バッファ層20上に形成されたIII族窒化物ヘテロ接合とを含んでいる,III族窒化物半導体本体12であって,上記III族窒化物ヘテロ接合の近傍に2-DEGと呼ばれるキャリアリッチ領域が形成され,上記第2のIII族窒化物層24を介して2-DEGに結合された第1及び第2の電源電極26及び28の間に電流通過領域を提供するように構成され,上記電流通過領域が2-DEGの導電型によって特徴付けられる,III族窒化物半導体本体12と,を備え,
上記第2のシリコン本体16は,2-DEGの導電型とは反対の導電型を有するようにP++ドープされ,これにより,装置の破壊耐量を向上させた,高電圧耐久高電子移動度トランジスタ。」

(2)周知例の記載と周知技術
ア 周知例の記載
(ア)周知例1
当審拒絶理由通知で引用文献3として引用された,本願優先日前に日本国内において頒布された刊行物である特開昭63-213943号公報(以下「周知例1」という。)には,図面とともに,次の記載がある。
・「〔従来の技術〕
近年,二次元半導体集積回路の高密度化が限界に達しつつあることから,三次元半導体集積回路の開発が進められている。三次元半導体集積回路は,二次元半導体集積回路に比べ,回路素子をさらに高密度に集積することができるだけでなく,情報の並列処理が容易となり,処理速度がより高速化され,しかも,さらに多機能化を図ることができるという利点を有している。」(1頁左下欄19行ないし右下欄7行)
・「〔実施例2〕
本発明の他の実施例を第11図乃至第17図に基づいて説明すれば,以下の通りである。
本実施例では,接着する半導体単結晶層を特に薄くして各層間の接続を容易にし,信号の並列処理を可能にすることにより,処理速度の高速化を図っている。
本実施例は,第1層目である下層半導体単結晶層としてn型(100)ウェハからなる第1シリコン層25を用い,第1層に対しては上層となり第3層に対しては下層となる第2層目の半導体単結晶層としてn型(100)ウェハからなる第2シリコン層26を用い,第3層目の上層半導体単結晶層としてp型(100)ウェハからなる第3シリコン層27を用い,かつ,各半導体単結晶層を接着するための接着層としてポリイミドフィルムを用い,第1シリコン層25及び第2シリコン層26にはMOS・FETを組み込み,第3シリコン層27にはバイポーラトランジスタを組み込んでなる三次元半導体集積回路についてのものである。」(5頁左下欄4行ないし右下欄4行)
・「また,実施例1ではMOS・FETを用いた三次元半導体集積回路について説明し,実施例2ではMOS・FET及びバイポーラトランジスタを用いた三次元半導体集積回路について説明したが,C-MOS・ICも含め,形成する素子の種類や組合せは自由に選定することができる。」(7頁左下欄3行ないし8行)
・「また,実施例1及び実施例2では,各層をシリコン層のみで構成したが,GaAs,InP等の混晶の半導体と組み合わせて三次元半導体集積回路を構成し,又は,混晶の半導体のみで三次元半導体集積回路を構成することもできる。」(7頁右下欄第4行ないし8行)
(イ)周知例2
当審拒絶理由通知で引用文献5として引用された,本願優先日前に日本国内において頒布された刊行物である特開2009-164158号公報(以下「周知例2」という。)には,図面とともに,次の記載がある。
・「【0009】
一方,HFETは寄生ダイオード構造を持たず誘導性負荷からのエネルギーを積極的に消費できないためアバランシェエネルギー耐量は低く,大きな自己インダクタンスLを持つ誘導性負荷でターンオフすることが困難である。このため,ダイオードを外付けすることによりアバランシェエネルギー耐量を向上させる必要がある。
【0010】
ダイオードを外付けすると,部品点数の増加及び占有面積の増大が生じる。これらは,微細化及びコストの削減が要求される半導体装置にとっては好ましくない問題である。
【0011】
本発明は,前記従来の問題を解決し,ダイオードの外付けによる部品点数の増加及び占有面積の増大を抑えた,高いアバランシュエネルギー耐量を有する窒化物半導体装置を実現できるようにすることを目的とする。」
・「【0034】
(第1の実施形態)
本発明の第1の実施形態について図面を参照して説明する。図1は第1の実施形態に係る半導体装置の断面構成を示している。図1に示すように第1の実施形態の半導体装置は,ダイオード11が形成されたn型のシリコン基板である半導体基板10と,半導体基板10の上に形成された窒化物半導体からなるヘテロ接合トランジスタ(HFET)21とを備えている。」
イ 周知技術
上記アより,窒化物半導体やGaAs,InP等の化合物半導体デバイスと,シリコン基板の上に形成されたシリコン半導体デバイスとをモノリシックに垂直集積することにより,部品点数の増加を防ぐことや,集積度を向上することは,周知例1及び2にみられるように,本願優先日前,当該技術分野では周知の技術と認められる。

3 本願発明と引用発明との対比・判断
(1)本願発明1と引用発明との対比・判断
ア 対比
(ア)引用発明における「高電圧耐久高電子移動度トランジスタ」,「<100>単結晶シリコンである第1のシリコン本体14」,「第1のシリコン本体14と第2のシリコン本体16との間にはさまれた,二酸化シリコンである絶縁体18」,「<111>単結晶シリコンである第2のシリコン本体16」,「を含む」,及び「支持基板10」は,それぞれ,本願発明1の「高電圧耐久高電子移動度トランジスタ(HEMT)」,「第1のシリコン本体」,「該第1のシリコン本体上の絶縁体本体」,「該絶縁体本体上の第2のシリコン本体」,「を有する」,及び「支持基板」に相当するといえる。
そうすると,本願発明1と引用発明とは,「高電圧耐久高電子移動度トランジスタ(HEMT)」であるとの構成,及び「第1のシリコン本体,該第1のシリコン本体上の絶縁体本体,及び該絶縁体本体上の第2のシリコン本体を有する支持基板」との構成を備える点で一致するということができる。
(イ)引用発明における「上記第2のシリコン本体16上のIII族窒化物バッファ層20と,あるバンドギャップを有する第1のIII族窒化物層22,及び第1のIII族窒化物層22上に形成された,異なるバンドギャップを有する第2のIII族窒化物層24を有し,上記III族窒化物バッファ層20上に形成されたIII族窒化物ヘテロ接合とを含んでいる,III族窒化物半導体本体12」は,本願発明1の「前記第2のシリコン本体上に形成したIII族窒化物半導体本体」に相当するといえる。
そして,引用発明における「上記III族窒化物ヘテロ接合の近傍に2-DEGと呼ばれるキャリアリッチ領域が形成され,上記第2のIII族窒化物層24を介して2-DEGに結合された第1及び第2の電源電極26及び28の間に電流通過領域を提供するように構成され,上記電流通過領域が2-DEGの導電型によって特徴付けられる」ことは,本願発明1の「前記III族窒化物半導体本体上に位置するソース電極とドレイン電極との間に導電チャネルを提供するように構成され,前記導電チャネルが多数電荷キャリアの導電型によって特徴付けられる」ことに相当するといえる。
そうすると,本願発明1と引用発明とは,「前記第2のシリコン本体上に形成したIII族窒化物半導体本体であって,前記III族窒化物半導体本体上に位置するソース電極とドレイン電極との間に導電チャネルを提供するように構成され,前記導電チャネルが多数電荷キャリアの導電型によって特徴付けられる,III族窒化物半導体本体」との構成を備える点で一致するということができる。
(ウ)引用発明における「上記第2のシリコン本体16は,2-DEGの導電型とは反対の導電型を有するようにP++ドープされ」たこと,及び「装置の破壊耐量を向上させた」ことは,それぞれ,本願発明1の「前記第2のシリコン本体は,前記多数電荷キャリアの導電型とは反対の導電型を有するようにP++ドープされ」たこと,及び「高い印加電圧の下でのブレークダウンに対する耐性を高め」たことに相当するといえる。
そうすると,本願発明1と引用発明とは,「前記第2のシリコン本体は,前記多数電荷キャリアの導電型とは反対の導電型を有するようにP++ドープされ,これにより,高い印加電圧の下でのブレークダウンに対する耐性を高め」たとの構成を備える点で一致するということができる。
(エ)上記(ア)ないし(ウ)から,本願発明1と引用発明との一致点及び相違点は,それぞれ以下のとおりであると認められる。
a 一致点
「高電圧耐久高電子移動度トランジスタ(HEMT)であって,
第1のシリコン本体,該第1のシリコン本体上の絶縁体本体,及び該絶縁体本体上の第2のシリコン本体を有する支持基板と,
前記第2のシリコン本体上に形成したIII族窒化物半導体本体であって,前記III族窒化物半導体本体上に位置するソース電極とドレイン電極との間に導電チャネルを提供するように構成され,前記導電チャネルが多数電荷キャリアの導電型によって特徴付けられる,III族窒化物半導体本体と,を備え,
前記第2のシリコン本体は,前記多数電荷キャリアの導電型とは反対の導電型を有するようにP++ドープされ,これにより,高い印加電圧の下でのブレークダウンに対する耐性を高めた,高電圧耐久HEMT。」
b 相違点
・相違点1
本願発明1は,「前記第1のシリコン本体は,前記高電圧耐久HEMTと少なくとも1つのシリコン半導体デバイスとをモノリシックに垂直集積することができるように構成された」ものであるのに対し,引用発明が上記の構成を備えるか否かは明らかではない点。
イ 相違点についての判断
上記1(1)のとおり,本願発明1における「前記第1のシリコン本体は,前記高電圧耐久HEMTと少なくとも1つのシリコン半導体デバイスとをモノリシックに垂直集積することができるように構成された」との発明特定事項は,「支持基板」における「第1のシリコン本体」と「第2のシリコン本体」とが「絶縁体本体」で互いに電気的に絶縁され,「第2のシリコン本体」に(111)シリコンを,「第1のシリコン本体」に(100)シリコンをそれぞれ用いた構成を含み得るものと解される。
他方,上記2(1)イのとおり,引用発明は,「<100>単結晶シリコンである第1のシリコン本体14,<111>単結晶シリコンである第2のシリコン本体16,及び第1のシリコン本体14と第2のシリコン本体16との間にはさまれた,二酸化シリコンである絶縁体18を含む支持基板10」を備える。
そうすると,引用発明は,本願発明1における「前記第1のシリコン本体は,前記高電圧耐久HEMTと少なくとも1つのシリコン半導体デバイスとをモノリシックに垂直集積することができるように構成された」との発明特定事項に含まれ得る構成(相違点1に係る構成)を備えているということができるから,相違点1が実質的な相違点とは認められない。
仮にそうでないとしても,上記2(2)イより,窒化物半導体やGaAs,InP等の化合物半導体デバイスと,シリコン基板の上に形成されたシリコン半導体デバイスとをモノリシックに垂直集積できるようにすることは,本願優先日前,当該技術分野では当業者により普通に行われていたものと認められるから,引用発明において,「前記第1のシリコン本体は,前記高電圧耐久HEMTと少なくとも1つのシリコン半導体デバイスとをモノリシックに垂直集積することができるように構成」することは,当業者が普通に行い得るものと認められる。
以上から,相違点1は,本願発明1と引用発明との実質的な相違点であるとは認められず,仮にそうでないとしても,引用発明において当業者が普通に行い得るものと認められる。
ウ 本願発明1の作用効果について
本願明細書の記載より,本願発明1は「高電圧耐久性を呈する,例えばHEMTのようなIII族窒化物半導体デバイスを提供する」(【0006】)との作用効果を奏するものと認められるところ,上記2(1)イのとおり,引用発明は,「高電圧耐久高電子移動度トランジスタ」において,「第2のシリコン本体16は,2-DEGの導電型とは反対の導電型を有するようにP++ドープされ,これにより,装置の破壊耐量を向上させた」ものであるから,本願発明1と同様の作用効果を奏するといえる。
そうすると,本願発明1と引用発明との間に,作用効果上,格別の相違があるとは認められない。
エ 小括
したがって,本願の請求項1に係る発明(本願発明1)は,引用文献1に記載された発明であるから,特許法第29条第1項第3号に該当し,特許を受けることができないものであり,仮にそうでないとしても,引用文献1記載の発明(引用発明)に基づいて,当業者が容易に発明をすることができたものであり,特許法第29条第2項の規定により,特許を受けることができないものである。

(2)本願発明9と引用発明との対比・判断
ア 対比
本願発明9と引用発明とを対比すると,両者は,上記(1)ア(エ)aの点で一致し,上記(1)ア(エ)bの相違点1に加え,下記の点でも相違すると認められる。
・相違点2
本願発明9が「請求項1に記載の高電圧耐久HEMTと,前記第1のシリコン本体上に形成した,前記少なくとも1つのシリコン半導体デバイスとを備える」のに対し,引用発明は,上記の構成を備えていない点。
イ 相違点についての判断
以下,相違点1及び2について,まとめて判断する。
上記(1)イのとおり,引用発明は,「前記第1のシリコン本体は,前記高電圧耐久HEMTと少なくとも1つのシリコン半導体デバイスとをモノリシックに垂直集積することができるように構成された」(相違点1に係る構成)ものと認められ,仮にそうでないとしても,引用発明において上記のように構成することは,当業者が普通に行い得るものと認められる。
そして,上記2(2)イのとおり,窒化物半導体やGaAs,InP等の化合物半導体デバイスと,シリコン基板の上に形成されたシリコン半導体デバイスとをモノリシックに垂直集積することにより,部品点数の増加を防ぐことや,集積度を向上することは,周知例1及び2にみられるように,本願優先日前,当該技術分野では周知の技術と認められる。
そうすると,引用発明において,III族窒化物半導体本体12に形成した高電子移動度トランジスタと,第1のシリコン本体14上に形成した,少なくとも1つのシリコン半導体デバイスを備える構成(相違点2に係る構成)とすることは,上記周知技術に接した当業者が,適宜なし得たものと認められる。
以上から,相違点1は,本願発明9と引用発明との実質的な相違点であるとは認められず,仮にそうでないとしても,引用発明において当業者が普通に行い得るものと認められ,また,相違点2は,引用発明において,上記周知技術に接した当業者が適宜なし得たものと認められる。
ウ 本願発明9の作用効果について
本願発明9は本願発明1と同様の作用効果を奏するものと認められるから,上記(1)ウより,引用発明は,本願発明9と同様の作用効果を奏するということができ,本願発明9と引用発明との間に,作用効果上,格別の相違があるとは認められない。
エ 小括
したがって,本願の請求項9に係る発明(本願発明9)は,引用文献1記載の発明(引用発明),並びに周知例1及び2にみられるような周知技術に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許を受けることができないものである。


第4 結言

以上検討したとおり,本願の請求項1に係る発明は,特許法第29条第1項第3号に該当し,特許を受けることができないものであり,仮にそうでないとしても,特許法第29条第2項の規定により,特許を受けることができないものであり,また,本願の請求項9に係る発明も,特許法第29条第2項の規定により特許を受けることができないから,その余の請求項について検討するまでもなく,本願は拒絶をすべきものである。

よって,結論のとおり審決する。
 
審理終結日 2016-08-31 
結審通知日 2016-09-06 
審決日 2016-09-20 
出願番号 特願2010-271293(P2010-271293)
審決分類 P 1 8・ 113- WZ (H01L)
P 1 8・ 121- WZ (H01L)
最終処分 不成立  
前審関与審査官 杢 哲次  
特許庁審判長 飯田 清司
特許庁審判官 河口 雅英
小田 浩
発明の名称 高電圧耐久III族窒化物半導体デバイス  
代理人 杉村 憲司  

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