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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
管理番号 1324659
審判番号 不服2015-19989  
総通号数 207 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-03-31 
種別 拒絶査定不服の審決 
審判請求日 2015-11-06 
確定日 2017-02-08 
事件の表示 特願2008-320637「半導体記憶装置」拒絶査定不服審判事件〔平成22年 7月 1日出願公開、特開2010-146620〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由
第1 手続の経緯

本件審判請求に係る出願(以下,「本願」という。)は,平成20年12月17日の出願であって,その手続の経緯は以下のとおりである。

平成23年10月 3日 :出願審査請求書の提出
平成25年12月11日付け :拒絶理由通知
平成26年 6月11日 :意見書,手続補正書の提出
平成26年11月26日付け :拒絶理由通知(最後)
平成27年 6月 2日 :意見書,手続補正書の提出
平成27年 7月 1日付け :平成27年6月2日の手続補正に
ついての補正却下の決定,拒絶査定
平成27年11月 6日 :審判請求書,手続補正書の提出
平成28年 1月25日 :前置報告


第2 平成27年11月6日付けの手続補正についての補正却下の決定

[補正却下の決定の結論]

平成27年11月6日付けの手続補正を却下する。

[理由]

1 補正の内容

平成27年11月6日付けの手続補正(以下,「本件補正」という。)の内容は,平成26年6月11日付けの手続補正により補正された特許請求の範囲の請求項1乃至9の記載

「 【請求項1】
アドレス信号に基づいて選択される複数の回路領域をそれぞれ有し,対応するバンク選択信号によって選択される複数のメモリバンクと,
前記バンク選択信号に基づいて選択されるメモリバンクに含まれる前記複数の回路領域のうち,前記アドレス信号に基づいていずれかの回路領域を活性化させるとともに,残りの回路領域の少なくとも一つを非活性化させる選択的活性化回路と,を備え,
前記複数の回路領域は,第1及び第2の高位側主電源配線と,第1及び第2の高位側疑似電源配線と,低位側電源配線と,前記第1の高位側主電源配線と前記第1の高位側疑似電源配線との間に接続された第1のスイッチと,前記第2の高位側主電源配線と前記第2の高位側疑似電源配線との間に接続された第2のスイッチと,前記第1及び第2の高位側主電源配線,前記第1及び第2の高位側疑似電源配線,並びに,前記低位側電源配線に接続された論理回路とをそれぞれ含み,
前記選択的活性化回路は,前記アドレス信号及び前記バンク選択信号に基づいて,活性化させる回路領域に含まれる前記第1及び第2のスイッチをオンさせ,非活性化させる回路領域に含まれる前記第1及び第2のスイッチをオフさせることを特徴とする半導体記憶装置。
【請求項2】
前記低位側電源配線は,低位側主電源配線及び低位側疑似電源配線を含み,
前記複数の回路領域は,それぞれ前記低位側主電源配線と前記低位側疑似電源配線との間に接続された第3のスイッチをさらに含み,
前記選択的活性化回路は,前記アドレス信号及び前記バンク選択信号に基づいて,活性化させる回路領域に含まれる前記第3のスイッチをオンさせ,非活性化させる回路領域に含まれる前記第3のスイッチをオフさせることを特徴とする請求項1に記載の半導体記憶装置。
【請求項3】
前記論理回路は,前記第1の高位側主電源配線と前記低位側疑似電源配線との間に直列に接続された複数のトランジスタからなる第1の回路と,前記第2の高位側主電源配線と前記低位側疑似電源配線との間に直列に接続された複数のトランジスタからなる第2の回路と,前記第1の高位側疑似電源配線と前記低位側主電源配線との間に直列に接続された複数のトランジスタからなる第3の回路と,前記第2の高位側疑似電源配線と前記低位側主電源配線との間に直列に接続された複数のトランジスタからなる第4の回路とをさらに含むことを特徴とする請求項2に記載の半導体記憶装置。
【請求項4】
アドレス信号に基づいて選択される複数の回路領域をそれぞれ有し,対応するバンク選択信号によって選択される複数のメモリバンクと,
前記バンク選択信号に基づいて選択されるメモリバンクに含まれる前記複数の回路領域のうち,前記アドレス信号に基づいていずれかの回路領域を活性化させるとともに,残りの回路領域の少なくとも一つを非活性化させる選択的活性化回路と,を備え,
前記複数の回路領域はワードドライバを含んでおり,
前記選択的活性化回路は,前記アドレス信号のうち行アドレス信号及び前記バンク選択信号に基づいて,選択されたワードドライバを活性化させるとともに,残りのワードドライバを非活性化させ,
前記行アドレスの一部をデコードすることによりプリデコード信号を生成する行プリデコーダをさらに備え,
前記プリデコード信号の各ビットは,それぞれ前記複数の回路領域に含まれるワードドライバに対応しており,
前記選択的活性化回路は,前記プリデコード信号及び前記バンク選択信号に基づいて,前記ワードドライバの活性化及び非活性化を制御し,
前記バンク選択信号は,前記行アドレスの入力に応答して活性化し,前記メモリバンクのセンス動作完了に応答して非活性化し,
前記選択的活性化回路は,前記バンク選択信号及び対応する前記プリデコード信号の少なくとも一方が活性状態であるワードドライバを活性化させることを特徴とする半導体記憶装置。
【請求項5】
前記複数の回路領域は,主電源配線と,疑似電源配線と,前記主電源配線と前記疑似電源配線との間に接続されたスイッチと,前記主電源配線及び前記疑似電源配線に接続された論理回路とを含み,
前記選択的活性化回路は,前記アドレス信号及び前記バンク選択信号に基づいて,活性化させる回路領域に含まれる前記スイッチをオンさせ,非活性化させる回路領域に含まれる前記スイッチをオフさせることを特徴とする請求項4に記載の半導体記憶装置。
【請求項6】
前記複数の回路領域は2以上のプリデコード信号のいずれが活性状態であっても選択されるセンスアンプコントローラをさらに含んでおり,
前記選択的活性化回路は,前記プリデコード信号及び前記バンク選択信号に基づいて,選択されたセンスアンプコントローラを活性化させるとともに,残りのセンスアンプコントローラを非活性化させることを特徴とする請求項4又は5に記載の半導体記憶装置。
【請求項7】
前記複数の回路領域はカラム選択回路を含んでおり,
前記選択的活性化回路は,前記アドレス信号のうち列アドレス信号及び前記バンク選択信号に基づいて,前記カラム選択回路の活性化及び非活性化を制御することを特徴とする請求項4乃至6のいずれか一項に記載の半導体記憶装置。
【請求項8】
ワード線及びビット線に接続された複数のメモリセルを有するメモリバンクと,
複数のワードドライバを含み,行アドレスに基づいて前記ワード線の選択を行う行デコーダと,
列アドレスに基づいて前記ビット線の選択を行う列デコーダと,
前記行アドレスに基づいて,前記複数のワードドライバのいずれかを活性化させ,残りのワードドライバを非活性化させる選択的活性化回路と,を備え,
前記ワードドライバは,主電源配線と,疑似電源配線と,前記主電源配線と前記疑似電源配線との間に接続されたスイッチと,前記主電源配線及び前記疑似電源配線に接続された論理回路とを含み,
前記選択的活性化回路は,活性化させる前記ワードドライバに含まれる前記スイッチをオンさせ,非活性化させる前記ワードドライバに含まれる前記スイッチをオフさせ,
前記選択的活性化回路は,いずれのワードドライバを活性化させるかに関わらず前記複数のワードドライバを全て活性化させ,その後,前記残りのワードドライバを非活性化させることを特徴とする半導体記憶装置。
【請求項9】
前記選択的活性化回路は,前記メモリバンクのセンス動作完了に応答して,前記残りのワードドライバを非活性化させることを特徴とする請求項8に記載の半導体記憶装置。」
(以下,この特許請求の範囲に記載された請求項を「補正前の請求項」という。)

を,

「 【請求項1】
アドレス信号に基づいて選択される複数の回路領域をそれぞれ有し,対応するバンク選択信号によって選択される複数のメモリバンクと,
前記バンク選択信号に基づいて選択されるメモリバンクに含まれる前記複数の回路領域のうち,前記アドレス信号に基づいていずれかの回路領域を活性化させるとともに,残りの回路領域の少なくとも一つを非活性化させる選択的活性化回路と,を備え,
前記複数の回路領域は,第1及び第2の高位側主電源配線と,第1及び第2の高位側疑似電源配線と,低位側電源配線と,前記第1の高位側主電源配線と前記第1の高位側疑似電源配線との間に接続された第1のスイッチと,前記第2の高位側主電源配線と前記第2の高位側疑似電源配線との間に接続された第2のスイッチと,前記第1及び第2の高位側主電源配線,前記第1及び第2の高位側疑似電源配線,並びに,前記低位側電源配線に接続された論理回路とをそれぞれ含み,
前記選択的活性化回路は,前記アドレス信号及び前記バンク選択信号の両方が活性レベルである場合には,活性化させる回路領域に含まれる前記第1及び第2のスイッチをオンさせ,前記アドレス信号及び前記バンク選択信号の少なくとも一方が非活性レベルである場合には,非活性化させる回路領域に含まれる前記第1及び第2のスイッチをオフさせることを特徴とする半導体記憶装置。
【請求項2】
前記低位側電源配線は,低位側主電源配線及び低位側疑似電源配線を含み,
前記複数の回路領域は,それぞれ前記低位側主電源配線と前記低位側疑似電源配線との間に接続された第3のスイッチをさらに含み,
前記選択的活性化回路は,前記アドレス信号及び前記バンク選択信号に基づいて,活性化させる回路領域に含まれる前記第3のスイッチをオンさせ,非活性化させる回路領域に含まれる前記第3のスイッチをオフさせることを特徴とする請求項1に記載の半導体記憶装置。
【請求項3】
前記論理回路は,前記第1の高位側主電源配線と前記低位側疑似電源配線との間に直列に接続された複数のトランジスタからなる第1の回路と,前記第2の高位側主電源配線と前記低位側疑似電源配線との間に直列に接続された複数のトランジスタからなる第2の回路と,前記第1の高位側疑似電源配線と前記低位側主電源配線との間に直列に接続された複数のトランジスタからなる第3の回路と,前記第2の高位側疑似電源配線と前記低位側主電源配線との間に直列に接続された複数のトランジスタからなる第4の回路とをさらに含むことを特徴とする請求項2に記載の半導体記憶装置。
【請求項4】
アドレス信号に基づいて選択される複数の回路領域をそれぞれ有し,対応するバンク選択信号によって選択される複数のメモリバンクと,
前記バンク選択信号に基づいて選択されるメモリバンクに含まれる前記複数の回路領域のうち,前記アドレス信号に基づいていずれかの回路領域を活性化させるとともに,残りの回路領域の少なくとも一つを非活性化させる選択的活性化回路と,を備え,
前記複数の回路領域はワードドライバを含んでおり,
前記選択的活性化回路は,前記アドレス信号のうち行アドレス信号及び前記バンク選択信号に基づいて,選択されたワードドライバを活性化させるとともに,残りのワードドライバを非活性化させ,
前記行アドレスの一部をデコードすることによりプリデコード信号を生成する行プリデコーダをさらに備え,
前記プリデコード信号の各ビットは,それぞれ前記複数の回路領域に含まれるワードドライバに対応しており,
前記選択的活性化回路は,前記プリデコード信号及び前記バンク選択信号に基づいて,前記ワードドライバの活性化及び非活性化を制御し,
前記バンク選択信号は,前記行アドレスの入力に応答して活性化し,前記メモリバンクのセンス動作完了に応答して非活性化し,
前記選択的活性化回路は,前記バンク選択信号及び対応する前記プリデコード信号の少なくとも一方が活性状態であるワードドライバを活性化させることを特徴とする半導体記憶装置。
【請求項5】
前記複数の回路領域は,主電源配線と,疑似電源配線と,前記主電源配線と前記疑似電源配線との間に接続されたスイッチと,前記主電源配線及び前記疑似電源配線に接続された論理回路とを含み,
前記選択的活性化回路は,前記アドレス信号及び前記バンク選択信号に基づいて,活性化させる回路領域に含まれる前記スイッチをオンさせ,非活性化させる回路領域に含まれる前記スイッチをオフさせることを特徴とする請求項4に記載の半導体記憶装置。
【請求項6】
前記複数の回路領域は2以上のプリデコード信号のいずれが活性状態であっても選択されるセンスアンプコントローラをさらに含んでおり,
前記選択的活性化回路は,前記プリデコード信号及び前記バンク選択信号に基づいて,選択されたセンスアンプコントローラを活性化させるとともに,残りのセンスアンプコントローラを非活性化させることを特徴とする請求項4又は5に記載の半導体記憶装置。
【請求項7】
前記複数の回路領域はカラム選択回路を含んでおり,
前記選択的活性化回路は,前記アドレス信号のうち列アドレス信号及び前記バンク選択信号に基づいて,前記カラム選択回路の活性化及び非活性化を制御することを特徴とする請求項4乃至6のいずれか一項に記載の半導体記憶装置。
【請求項8】
ワード線及びビット線に接続された複数のメモリセルを有するメモリバンクと,
複数のワードドライバを含み,行アドレスに基づいて前記ワード線の選択を行う行デコーダと,
列アドレスに基づいて前記ビット線の選択を行う列デコーダと,
前記行アドレスに基づいて,前記複数のワードドライバのいずれかを活性化させ,残りのワードドライバを非活性化させる選択的活性化回路と,を備え,
前記ワードドライバは,主電源配線と,疑似電源配線と,前記主電源配線と前記疑似電源配線との間に接続されたスイッチと,前記主電源配線及び前記疑似電源配線に接続された論理回路とを含み,
前記選択的活性化回路は,活性化させる前記ワードドライバに含まれる前記スイッチをオンさせ,非活性化させる前記ワードドライバに含まれる前記スイッチをオフさせ,
前記選択的活性化回路は,いずれのワードドライバを活性化させるかに関わらず前記複数のワードドライバを全て活性化させ,その後,前記残りのワードドライバを非活性化させることを特徴とする半導体記憶装置。
【請求項9】
前記選択的活性化回路は,前記メモリバンクのセンス動作完了に応答して,前記残りのワードドライバを非活性化させることを特徴とする請求項8に記載の半導体記憶装置。」
(当審注:下線は,請求人が付与したものである。以下,この特許請求の範囲に記載された請求項を「補正後の請求項」という。)

に補正するものである。
なお,平成27年6月2日の手続補正は,平成27年7月1日付けの補正却下の決定により却下された。

そして,本件補正は,願書に最初に添付した明細書,特許請求の範囲又は図面に記載した事項の範囲内においてなされており,特許法第17条の2第3項の規定に適合している。
また,本件補正は,特別な技術的特徴を変更(シフト補正)をしようとするものではなく,特許法第17条の2第4項の規定に適合している。


2 目的要件

本件補正は上記「1 補正の内容」のとおり,本件審判の請求と同時にする補正であり,特許請求の範囲について補正をしようとするものであるから,本件補正が,特許法第17条の2第5項の規定を満たすものであるか否か,すなわち,本件補正が,特許法第17条の2第5項に規定する請求項の削除,特許請求の範囲の減縮(特許法第36条第5項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって,その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る),誤記の訂正,或いは,明りょうでない記載の釈明(拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る)の何れかを目的としたものであるかについて,以下に検討する。

(1)補正前の請求項と,補正後の請求項とを比較すると,補正後の請求項1乃至9はそれぞれ,補正前の請求項1乃至9に対応することは明らかである。

(2)よって,本件補正は,下記の補正事項1乃至2よりなるものである。

＜補正事項1＞
補正前の請求項1の
「前記選択的活性化回路は,前記アドレス信号及び前記バンク選択信号に基づいて,活性化させる回路領域に含まれる前記第1及び第2のスイッチをオンさせ,」との記載を,
補正後の請求項1の
「前記選択的活性化回路は,前記アドレス信号及び前記バンク選択信号の両方が活性レベルである場合には,活性化させる回路領域に含まれる前記第1及び第2のスイッチをオンさせ,」との記載に変更する補正。

＜補正事項2＞
補正前の請求項1の
「非活性化させる回路領域に含まれる前記第1及び第2のスイッチをオフさせることを特徴とする」との記載を,
補正後の請求項1の
「前記アドレス信号及び前記バンク選択信号の少なくとも一方が非活性レベルである場合には,非活性化させる回路領域に含まれる前記第1及び第2のスイッチをオフさせることを特徴とする」との記載に変更する補正。

(3)補正事項1,2について

補正事項1は,発明特定事項である「前記アドレス信号及び前記バンク選択信号に基づいて,活性化させる回路領域に含まれる前記第1及び第2のスイッチをオンさせ,」に,「の両方が活性レベルである場合には,」の限定を加えることを目的とするものであり,
また,補正事項2は,発明特定事項である「非活性化させる回路領域に含まれる前記第1及び第2のスイッチをオフさせることを特徴とする」に,「前記アドレス信号及び前記バンク選択信号の少なくとも一方が非活性レベルである場合には,」の限定を加えることを目的とするものであり,本件補正によっても,補正前の請求項に記載された発明とその補正後の請求項に記載される発明の産業上の利用分野及び解決しようとする課題は同一であることは明らかである。

(4)したがって,上記補正事項1,2は限定的減縮を目的とするものであるから,本件補正は,特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当すると言えることから,特許法第17条の2第5項の規定に適合するものである。


3 独立特許要件

以上のように,本件補正は,特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮(限定的減縮)を目的とする上記補正事項1,2を含むものである。そこで,限定的減縮を目的として補正された補正後の請求項1に記載された発明(以下,「本件補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか(特許法第17条の2第6項において準用する同法第126条第7項の規定に適合するか)以下に検討する。

(1)本件補正発明

本件補正発明は,上記平成27年11月6日付けの手続補正により補正された特許請求の範囲,明細書及び図面の記載からみて,その特許請求の範囲の請求項1に記載された以下のとおりのものと認める。

「 アドレス信号に基づいて選択される複数の回路領域をそれぞれ有し,対応するバンク選択信号によって選択される複数のメモリバンクと,
前記バンク選択信号に基づいて選択されるメモリバンクに含まれる前記複数の回路領域のうち,前記アドレス信号に基づいていずれかの回路領域を活性化させるとともに,残りの回路領域の少なくとも一つを非活性化させる選択的活性化回路と,を備え,
前記複数の回路領域は,第1及び第2の高位側主電源配線と,第1及び第2の高位側疑似電源配線と,低位側電源配線と,前記第1の高位側主電源配線と前記第1の高位側疑似電源配線との間に接続された第1のスイッチと,前記第2の高位側主電源配線と前記第2の高位側疑似電源配線との間に接続された第2のスイッチと,前記第1及び第2の高位側主電源配線,前記第1及び第2の高位側疑似電源配線,並びに,前記低位側電源配線に接続された論理回路とをそれぞれ含み,
前記選択的活性化回路は,前記アドレス信号及び前記バンク選択信号の両方が活性レベルである場合には,活性化させる回路領域に含まれる前記第1及び第2のスイッチをオンさせ,前記アドレス信号及び前記バンク選択信号の少なくとも一方が非活性レベルである場合には,非活性化させる回路領域に含まれる前記第1及び第2のスイッチをオフさせることを特徴とする半導体記憶装置。」

(2)引用例

(2-1)引用例1に記載されている技術的事項および引用発明

ア 本願の出願前に頒布又は電気通信回線を通じて公衆に利用可能となり,原審の拒絶査定の理由である平成26年11月26日付けの拒絶理由通知(最後)において引用された,特開2002-64150号公報(平成14年2月28日出願公開,以下,「引用例1」という。)には,以下の技術的事項が記載されている。
(当審注:下線は,参考のために当審で付与したものである。)

A 「【0481】[実施の形態15]図93は,この発明の実施の形態15に従う半導体装置の全体の構成を概略的に示す図である。図93においては,半導体装置として,ダイナミック・ランダム・アクセス・メモリ(DRAM)が一例として示される。図93において,このDRAMは,メモリセルが行列状に配列されるメモリセルアレイ400を含む。このメモリセルアレイ400は,複数の行ブロックRB♯1-RB♯mと,複数の列ブロックCB♯1-CB♯nに分割される。
【0482】DRAMは,さらに,外部からのロウアドレス信号を受けて内部ロウアドレス信号を生成するロウアドレス入力回路402と,ロウアドレス入力回路402からのロウアドレス信号(ブロックアドレス信号を含む)を受けてデコード動作を行なうロウデコーダ404と,ロウデコーダ404のデコード信号に従って選択行ブロックの選択行を選択状態へ駆動するワード線駆動回路および選択行のメモリセルのデータの検知増幅を行なうセンスアンプを動作するセンス系制御回路両者を含むワード線駆動・センス系回路406と,外部からのコラムアドレス信号を受けて内部コラムアドレス信号(ブロック選択信号を含む)を生成するコラムアドレス入力回路408と,コラムアドレス入力回路408からの内部コラムアドレス信号に従ってデコード動作を行ない選択列を指定する列選択信号を生成するコラムデコーダ410と,コラムアドレス入力回路408からのブロック選択アドレスに従ってコラムデコーダ410のうちの選択コラムデコード回路を内部データ線に結合してデータの入出力を行なうデータIO制御回路412と,内部電圧発生回路および,行ブロックRB♯1-RB♯mに共通なロウ系制御信号および列ブロックCB♯1-DB♯nに共通な列系制御信号を生成する中央制御回路とを含むその他の周辺回路416を含む。
【0483】ロウデコーダ404は,行ブロックRB♯1-RB♯mそれぞれに対応して設けられるブロックロウデコーダを含み,選択行に対応して設けられたブロックロウデコーダのみが動作する。非選択状態のブロックロウデコーダは,スタンバイ状態を維持する。同様,コラムデコーダ410も,選択列ブロックに対応して設けられるブロックコラムデコーダがデコード動作を行ない,またデータIO制御回路412も,選択列に対応して設けられる入出力回路(ライトドライバおよびプリアンプ)が活性化されて内部データ線とコラムデコーダ410により選択された内部IO線とを結合する。これらは,したがって,ブロック分割動作を行なっており,ロウデコーダ404,ワード線駆動・センス系回路406,コラムデコーダ410およびデータIO制御回路412では,ブロック単位でゲートトンネル電流の制御を行なう。」

B 「【0484】図94は,図93に示すロウデコーダ404およびワード線駆動・センス系回路406の1つの行ブロックRB♯i(i=1-m)に対応する部分の構成を概略的に示す図である。図94において,行ブロックRB♯iに対しブロック選択信号BSiの活性化時活性化され,内部ロウアドレス信号Xをデコードするブロックロウデコーダ404iと,ブロックロウデコーダ404iのデコード信号に従って対応の行ブロックRB♯iのアドレス指定されたワード線WLを選択状態へ駆動するワード線ドライバ406iaが設けられる。この行ブロックRB♯iに隣接してセンスアンプ帯SAB♯iが設けられる。このセンスアンプ帯SAB♯iにおいては,行ブロックRB♯iの各列に対応して設けられるセンスアンプ回路が配置される。センスアンプ帯SAB♯iは,センス系制御回路406ibによりその活性/非活性が制御される。
【0485】ブロックロウデコーダ404i,ワード線ドライバ406iaおよびセンス系制御回路406ibそれぞれに対応して,ゲートトンネル電流低減機構405i,407i,および409iが設けられる。これらのゲートトンネル電流低減機構405i,407iおよび409iは,ブロック選択信号BSiが非選択状態のとき活性化され,ブロックロウデコーダ404i,ワード線ドライバ406ia,およびセンス系制御回路406ibのゲートトンネル電流を低減する。これらのゲートトンネル電流低減機構405i,407iおよび409iを,行ブロックに対応して配置する。選択行ブロックに対してのみ,ブロックデコーダ404iおよびワード線ドライバ406iaが活性化され,およびセンス系制御回路406ibが活性化される。非選択行ブロックに対しては,ゲートトンネル電流低減機構405i,407iおよび409iにより,ゲートトンネル電流がさらに低減される(スタンバイサイクル時と同じ)。
【0486】なお,センスアンプ帯が隣接行ブロックで共有される場合,ゲートトンネル電流低減機構409iへは,このセンスアンプ帯SAB♯iを共有する行ブロックに対するブロック選択信号も与えられる。この隣接行ブロックによりセンスアンプ帯が共有されるシェアードセンスアンプ構成の場合,センス系制御回路406ibは,ビット線分離ゲート,ビット線プリチャージ/イコライズ回路およびセンス電源ノードイコライズ回路の動作をも制御する。」

C 「【0487】図95は,図94に示すゲートトンネル電流低減機構405iおよび407iの構成の一例を示す図である。図95において,ブロックロウデコーダ404iに含まれる単位ロウデコーダは,ブロック選択信号BSの活性化時イネーブルされ内部ロウデコード信号XをデコードするNAND型デコード回路420aと,NAND型デコード回路420aの出力信号を反転するインバータ420bを含む。これらのNAND型デコード回路420aおよびインバータ回路420bの電源ノードは,電源トランジスタ422を介して電源ノードに結合される。この電源トランジスタ422は,好ましくは,ITRトランジスタで構成され,そのゲートに補のブロック選択信号/BSiを受ける。
【0488】ワード線ドライバは,インバータ回路420bの出力信号を高電圧VPPレベルの振幅を有する信号に変換するレベルシフタ424aと,レベルシフタ424aの出力信号に従って対応のワード線WLを駆動するインバータ回路424bを含む。このゲートトンネル電流低減機構は,補のブロック選択信号/BSiに応答して導通して,これらのレベルシフタ424aおよびインバータ回路424bへ高電圧VPPを供給するITRトランジスタで構成される電源トランジスタ426を含む。
【0489】この図95に示す構成の場合,電源トランジスタ422はブロックロウデコーダ404iに含まれる単位ロウデコード回路に共通に設けられ,電源トランジスタ426が,ワード線ドライバ406iaに含まれるワード線ドライブ回路に共通に設けられる。したがって,スタンバイ状態時においては,これらの電源トランジスタ422および426がオフ状態となり,ブロックロウデコーダおよびワード線ドライバへの電源電圧の供給が停止される。」

D 「【図95】

」(「疑似電源ノードA」,「疑似電源ノードB」の注釈は,説明のために当審で付与した。)


イ ここで,引用例1に記載されている事項を検討する。

(ア)上記Aの段落【0481】の「図93は,この発明の実施の形態15に従う半導体装置の全体の構成を概略的に示す図である。図93においては,半導体装置として,ダイナミック・ランダム・アクセス・メモリ(DRAM)が一例として示される。図93において,このDRAMは,メモリセルが行列状に配列されるメモリセルアレイ400を含む。このメモリセルアレイ400は,複数の行ブロックRB♯1-RB♯mと,複数の列ブロックCB♯1-CB♯nに分割される。」との記載からすると,「半導体装置」は「メモリセルアレイ」を備え,「メモリセルアレイ」は複数の行ブロックと,複数の列ブロックに分割されることが読み取れる。
また,上記Aの段落【0482】の「DRAMは,さらに,外部からのロウアドレス信号を受けて内部ロウアドレス信号を生成するロウアドレス入力回路402と,ロウアドレス入力回路402からのロウアドレス信号(ブロックアドレス信号を含む)を受けてデコード動作を行なうロウデコーダ404と,ロウデコーダ404のデコード信号に従って選択行ブロックの選択行を選択状態へ駆動するワード線駆動回路および選択行のメモリセルのデータの検知増幅を行なうセンスアンプを動作するセンス系制御回路両者を含むワード線駆動・センス系回路406」との記載からすると,「行ブロック」は,ブロックアドレス信号を含む「ロウアドレス信号」に従って「ロウデコーダ」により選択されることは明らかであるから,引用例1には,
“メモリセルが行列状に配列され,ロウアドレス信号に従ってロウデコーダにより選択される複数の行ブロックと,複数の列ブロックに分割されるメモリセルアレイ”を備えた“半導体装置”
が記載されていると解される。

(イ)上記Aの段落【0483】の「ロウデコーダ404は,行ブロックRB♯1-RB♯mそれぞれに対応して設けられるブロックロウデコーダを含み,選択行に対応して設けられたブロックロウデコーダのみが動作する。非選択状態のブロックロウデコーダは,スタンバイ状態を維持する。」との記載からすると,非選択状態の「ブロックロウデコーダ」は,非選択の「行ブロック」に対応する「ブロックロウデコーダ」であることは明らかであり,「ロウデコーダ」は選択された「行ブロック」に対応する「ブロックロウデコーダ」のみが動作し,非選択の「行ブロック」に対応する「ブロックロウデコーダ」はスタンバイ状態を維持するよう制御することが読み取れるから,引用例1には,
“行ブロックそれぞれに対応して設けられるブロックロウデコーダを含み,選択された行ブロックに対応するブロックロウデコーダのみが動作し,非選択の行ブロックに対応するブロックロウデコーダはスタンバイ状態を維持するよう制御するロウデコーダ”を備えた“半導体装置”
が記載されていると解される。

(ウ)上記Bの段落【0484】の「図94は,図93に示すロウデコーダ404およびワード線駆動・センス系回路406の1つの行ブロックRB♯i(i=1-m)に対応する部分の構成を概略的に示す図である。図94において,行ブロックRB♯iに対しブロック選択信号BSiの活性化時活性化され,内部ロウアドレス信号Xをデコードするブロックロウデコーダ404iと,ブロックロウデコーダ404iのデコード信号に従って対応の行ブロックRB♯iのアドレス指定されたワード線WLを選択状態へ駆動するワード線ドライバ406iaが設けられる。」との記載からすると,「行ブロック」に対応して,「ブロックロウデコーダ」と,当該「行ブロック」のアドレス指定されたワード線を選択状態へ駆動する「ワード線ドライバ」とが設けられることが読み取れる。
また,上記Bの段落【0485】の「ブロックロウデコーダ404i,ワード線ドライバ406iaおよびセンス系制御回路406ibそれぞれに対応して,ゲートトンネル電流低減機構405i,407i,および409iが設けられる。…(中略)…非選択行ブロックに対しては,ゲートトンネル電流低減機構405i,407iおよび409iにより,ゲートトンネル電流がさらに低減される(スタンバイサイクル時と同じ)。」との記載からすると,「ブロックロウデコーダ」,「ワード線ドライバ」それぞれに対応して,「ゲートトンネル電流低減機構405i」,「ゲートトンネル電流低減機構407i」が設けられることが読み取れることから,引用例1には,
“行ブロックに対応して,ゲートトンネル電流低減機構405iを備えたブロックロウデコーダと,ゲートトンネル電流低減機構407iを備えたワード線ドライバと”を備えた“半導体装置”
が記載されていると解される。

(エ)上記Cの段落【0487】の「図95は,図94に示すゲートトンネル電流低減機構405iおよび407iの構成の一例を示す図である。図95において,ブロックロウデコーダ404iに含まれる単位ロウデコーダは,ブロック選択信号BSの活性化時イネーブルされ内部ロウデコード信号XをデコードするNAND型デコード回路420aと,NAND型デコード回路420aの出力信号を反転するインバータ420bを含む。これらのNAND型デコード回路420aおよびインバータ回路420bの電源ノードは,電源トランジスタ422を介して電源ノードに結合される。この電源トランジスタ422は,好ましくは,ITRトランジスタで構成され,そのゲートに補のブロック選択信号/BSiを受ける。」との記載,上記Dの記載からすると,「NAND型デコード回路420aおよびインバータ回路420bの電源ノード」(以下,「疑似電源ノードA」という。)は「電源トランジスタ422」を介して「高電圧VCC電源ノード」に結合されることは明らかであり,そうすると,「疑似電源ノードA」は「高電圧VCC電源ノードと電源トランジスタ422を介して結合される電源ノード」ともみることができ,また,「ブロックロウデコーダ」は「接地ノード」を含むことは明らかであるから,「NAND型デコード回路およびインバータ回路420b」は,「疑似電源ノードA」と「接地ノード」との間に接続されることが読み取れる。
したがって,「ブロックロウデコーダ」は,NAND型デコード回路と,インバータ回路420bと,電源トランジスタ422と,高電圧VCC電源ノードと,疑似電源ノードAと,接地ノードと,を含み,NAND型デコード回路およびインバータ回路420bは,疑似電源ノードAと,接地ノードとの間に接続されることが読み取れる。

(オ)上記Cの段落【0487】の「図95は,図94に示すゲートトンネル電流低減機構405iおよび407iの構成の一例を示す図である。」との記載,段落【0488】の「ワード線ドライバは,インバータ回路420bの出力信号を高電圧VPPレベルの振幅を有する信号に変換するレベルシフタ424aと,レベルシフタ424aの出力信号に従って対応のワード線WLを駆動するインバータ回路424bを含む。このゲートトンネル電流低減機構は,補のブロック選択信号/BSiに応答して導通して,これらのレベルシフタ424aおよびインバータ回路424bへ高電圧VPPを供給するITRトランジスタで構成される電源トランジスタ426を含む。」との記載,上記Dの記載からすると,「高電圧VPP」は「高電圧VPP電源ノード」とみることができるから,「ワード線ドライバ」は,「接地ノード」とともに,「高電圧VPP電源ノードと電源トランジスタ426を介して結合される電源ノード」(以下,「疑似電源ノードB」という。)を含むことは明らかであり,そうすると,「レベルシフタおよびインバータ回路424b」は,「疑似電源ノードB」と「接地ノード」との間に接続されることが読み取れる。
したがって,「ワード線ドライバ」は,レベルシフタと,インバータ回路424bと,電源トランジスタ426と,高電圧VPP電源ノードと,疑似電源ノードBと,接地ノードと,を含み,レベルシフタおよびインバータ回路424bは,疑似電源ノードBと,接地ノードとの間に接続されることが読み取れる。

(カ)上記(エ),(オ)での検討から,引用例1には,
“ブロックロウデコーダは,NAND型デコード回路と,インバータ回路420bと,電源トランジスタ422と,高電圧VCC電源ノードと,疑似電源ノードAと,接地ノードと,を含み,NAND型デコード回路およびインバータ回路420bは,疑似電源ノードAと,接地ノードとの間に接続され,
ワード線ドライバは,レベルシフタと,インバータ回路424bと,電源トランジスタ426と,高電圧VPP電源ノードと,疑似電源ノードBと,接地ノードと,を含み,レベルシフタおよびインバータ回路424bは,疑似電源ノードBと,接地ノードとの間に接続され”る
ことが記載されていると解される。

(キ)上記Cの段落【0487】の「図95において,ブロックロウデコーダ404iに含まれる単位ロウデコーダは,ブロック選択信号BSの活性化時イネーブルされ内部ロウデコード信号XをデコードするNAND型デコード回路420aと,NAND型デコード回路420aの出力信号を反転するインバータ420bを含む。これらのNAND型デコード回路420aおよびインバータ回路420bの電源ノードは,電源トランジスタ422を介して電源ノードに結合される。この電源トランジスタ422は,好ましくは,ITRトランジスタで構成され,そのゲートに補のブロック選択信号/BSiを受ける。」との記載,段落【0488】の「ワード線ドライバは,インバータ回路420bの出力信号を高電圧VPPレベルの振幅を有する信号に変換するレベルシフタ424aと,レベルシフタ424aの出力信号に従って対応のワード線WLを駆動するインバータ回路424bを含む。このゲートトンネル電流低減機構は,補のブロック選択信号/BSiに応答して導通して,これらのレベルシフタ424aおよびインバータ回路424bへ高電圧VPPを供給するITRトランジスタで構成される電源トランジスタ426を含む。」との記載,上記Dの記載からすると,「ブロック選択信号BSの活性化時」とは,ロウデコーダにより対応する行ブロックが選択された場合とみることができ,その場合,当該行ブロックに対応する電源トランジスタ422および電源トランジスタ426がオン状態となり,NAND型デコード回路およびインバータ回路(すなわち,ブロックロウデコーダ)へ高電圧VCCが供給されるとともに,レベルシフタおよびインバータ回路(すなわち,ワード線ドライバ)へ高電圧VPPが供給されることは明らかであるから,ロウデコーダにおいて,ブロック選択信号の活性化により行ブロックが選択された場合には,対応する電源トランジスタ422および電源トランジスタ426をオン状態とし,対応するブロックロウデコーダおよびワード線ドライバへ高電圧を供給することが読み取れる。
また,上記Cの段落【0489】の「したがって,スタンバイ状態時においては,これらの電源トランジスタ422および426がオフ状態となり,ブロックロウデコーダおよびワード線ドライバへの電源電圧の供給が停止される。」との記載からすると,スタンバイ状態とは,ロウデコーダにおいて行ブロックが非選択の状態であることは明らかであるから,行ブロックが非選択の場合には,対応する電源トランジスタ422および電源トランジスタ426をオフ状態とし,対応するブロックロウデコーダおよびワード線ドライバへの電源電圧の供給を停止することが読み取れる。
したがって,引用例1には,
“ロウデコーダにおいてブロック選択信号の活性化により行ブロックが選択された場合には,対応する電源トランジスタ422および電源トランジスタ426をオン状態とし,対応するブロックロウデコーダおよびワード線ドライバへ高電圧を供給し,行ブロックが非選択の場合には,対応する電源トランジスタ422および電源トランジスタ426をオフ状態とし,対応するブロックロウデコーダおよびワード線ドライバへの電源電圧の供給を停止する”
ことが記載されていると解される。

ウ 以上,(ア)乃至(キ)で示した事項から,引用例1には,次の発明(以下,「引用発明」という。)が記載されているものと認める。

「メモリセルが行列状に配列され,ロウアドレス信号に従ってロウデコーダにより選択される複数の行ブロックと,複数の列ブロックに分割されるメモリセルアレイと,
前記行ブロックそれぞれに対応して設けられるブロックロウデコーダを含み,選択された前記行ブロックに対応する前記ブロックロウデコーダのみが動作し,非選択の前記行ブロックに対応する前記ブロックロウデコーダはスタンバイ状態を維持するよう制御する前記ロウデコーダと,
前記行ブロックに対応して,ゲートトンネル電流低減機構405iを備えた前記ブロックロウデコーダと,ゲートトンネル電流低減機構407iを備えた前記ワード線ドライバと,を備え,
前記ブロックロウデコーダは,NAND型デコード回路と,インバータ回路420bと,電源トランジスタ422と,高電圧VCC電源ノードと,疑似電源ノードAと,接地ノードと,を含み,前記NAND型デコード回路および前記インバータ回路420bは,前記疑似電源ノードAと,前記接地ノードとの間に接続され,
前記ワード線ドライバは,レベルシフタと,インバータ回路424bと,電源トランジスタ426と,高電圧VPP電源ノードと,疑似電源ノードBと,接地ノードと,を含み,前記レベルシフタおよび前記インバータ回路424bは,前記疑似電源ノードBと,前記接地ノードとの間に接続され,
前記ロウデコーダにおいてブロック選択信号の活性化により前記行ブロックが選択された場合には,対応する前記電源トランジスタ422および前記電源トランジスタ426をオン状態とし,対応する前記ブロックロウデコーダおよび前記ワード線ドライバへ高電圧を供給し,前記行ブロックが非選択の場合には,対応する前記電源トランジスタ422および前記電源トランジスタ426をオフ状態とし,対応する前記ブロックロウデコーダおよび前記ワード線ドライバへの電源電圧の供給を停止する
ことを特徴とする半導体装置。」


(2-2)引用例2に記載されている技術的事項

本願の出願前に頒布又は電気通信回線を通じて公衆に利用可能となり,原審の拒絶査定の理由である平成26年11月26日付けの拒絶理由通知(最後)において引用された,特開2000-21168号公報(平成12年1月21日出願公開,以下,「引用例2」という。)には,以下の技術的事項が記載されている。
(当審注:下線は,参考のために当審で付与したものである。)

E 「【0019】
【発明の実施の形態】以下,図面に基づいて本発明の実施形態を説明する。
[第1実施形態]図1は,本発明の第1実施形態に係るシンクロナスDRAMの概略を示す。斜線部は,後述のセンスアンプ回路等を含むセンス回路の列である。
【0020】このシンクロナスDRAMでは,バンク0?3がセンス回路列と直角な方向に並べて配置され,バンク0?3を挟むようにコラムデコーダ13とセンスバッファ回路15とが配置されている。バンク0は,センス回路列12A?12Cと,センス回路列12Aと12Bとの間のメモリブロック0と,センス回路列12Bと12Cとの間のメモリブロック1とを備えている。各メモリブロックに対応して,ワードデコーダが備えられ,例えばワードデコーダ11は,メモリブロック0に対応している。メモリブロック1はアドレス範囲を除きメモリブロック0と同じであり,バンク1?3についても,アドレス範囲を除きバンク0と同じである。
…(中略)…
【0022】制御回路18は,アクティベイトコマンドACT発行に応答してアドレスバッファレジスタ17Aにラッチ信号を供給することにより,バンクアドレス,バンク内ブロックアドレス及びブロック内行アドレスをアドレスバッファレジスタ17Aに保持させる。アドレスバッファレジスタ17Aの出力はプリデコーダ10でプリデコードされ,さらにワードデコーダ11を含むワードデコーダでデコードされて,選択されたバンク,ブロック及びセクション内のワード線WLが立ち上げられる。」

F 「【0025】バンク0,ブロック0かつセクション0の付近の構成例を図3に示す。図3では簡単化のために,行アドレスが3ビットの場合を示している。プリデコーダ10では,バンクアドレスが2ビットデコーダ101でデコードされてバンク選択信号BNK0?BNK3が生成され,ブロックアドレスが1ビットデコーダ102でデコードされてブロック選択信号BLK0及びBLK1が生成され,行アドレスが3ビットデコーダ103でデコードされる。
【0026】ワードデコーダ11は,バンク0及びブロック0が選択されたときに3ビットデコーダ103の出力に対応したワード線WLを立ち上げるための8個の3入力アンドゲートと,複数バンク並列アクセスを可能にするためにその出力を保持する8個のRSフリップフロップとを備えている。図1に戻って,ワード線WLの立ち上がりにより,ワード線WLに沿った行の記憶内容がビット線上に読み出され,センス回路列12A及び12Bにより増幅される。より具体的には,例えばメモリセル14の記憶内容がビット線BL上に読み出され,センス回路列12B内のセンスアンプ回路122により増幅される。」

(2-3)引用例3に記載されている技術的事項

本願の出願前に頒布又は電気通信回線を通じて公衆に利用可能となり,原審の拒絶査定の理由である平成26年11月26日付けの拒絶理由通知(最後)において引用された,特開2000-187977号公報(平成12年7月4日出願公開,以下,「引用例3」という。)には,以下の技術的事項が記載されている。
(当審注:下線は,参考のために当審で付与したものである。)

G 「【0022】ロウデコーダユニット11は,複数のロウデコーダRD♯0,RD♯1,…,RD♯nを含む(以下総称的にロウデコーダRDと記す)。ロウデコーダRDのそれぞれは,メモリブロックのそれぞれに対応して配置される。ワードドライバ14♯0,14♯1,…,14♯nのそれぞれ(以下総称的にワードドライバ14と記す)は,メモリブロック12のそれぞれに対応して配置される。ワードドライバ14のそれぞれは,対応するロウデコーダRDの出力(図中記号RX)を受けて,対応するメモリブロック12のワード線WLを活性化する。
【0023】ロウデコーダRDは,メイン電源線およびサブ電源線の2つ電源線から構成される階層電源システムにより動作電源電圧を受けて動作する。ここで,ロウデコーダRDと階層電源システムとの関係を,図2を用いて説明する。図2は,ロウデコーダRDと階層電源システムとの関係を説明するための図である。
【0024】図2を参照して,ロウデコーダRDは,NAND回路61,ならびにインバータ62および63を含む。NAND回路61,ならびにインバータ62および63は,直列に接続される。
【0025】NAND回路61およびインバータ63は,メイン電源電圧線L1およびサブ接地電圧線L4から動作電源電圧(VCC,SｕbVSS)を受けて論理処理を行なう。インバータ62は,サブ電源電圧線L2およびメイン接地電圧線L3から動作電源電圧(SｕbVCC,VSS)を受けて論理処理を行なう。以下,総称的に,メイン電源電圧線L1およびメイン接地電圧線L3をメイン電源線と,サブ電源電圧線L2およびサブ接地電圧線L4をサブ電源線と称す。NAND回路61は,ロウプリデコーダ3からプリデコード信号を受ける。インバータ63の出力に基づき,対応するワードドライバ14が駆動される。
…(中略)…
【0033】図5を参照して,電源制御回路はさらに,インバータ26,ならびにスイッチトランジスタ27および28を含む。スイッチトランジスタ27は,PMOSトランジスタであり,スイッチトランジスタ28は,NMOSトランジスタで構成される。
【0034】インバータ26は,電源制御信号SVcnｔを反転して,電源制御信号/SVcnｔを出力する。スイッチトランジスタ27は,電源制御信号/SVcnｔに応答してオンする。スイッチトランジスタ28は,電源制御信号SVcnｔに応答してオンする。スイッチトランジスタ27がオンすると,電源電圧VCCを供給するメイン電源電圧線L1とサブ電源電圧線L2とが電気的に接続状態になる。スイッチトランジスタ28がオンすると,接地電圧VSSを供給するメイン接地電圧線L3とサブ接地電圧線L4とが電気的に接続状態になる。
【0035】図5に示す回路のスタンバイサイクルでの動作を図6を用いて説明する。図6は,図5に示す回路のスタンバイサイクルでの動作を説明するための図である。図中記号(H),(L)は,スタンバイサイクルでの各ノードの状態を表わしている。
【0036】図6を参照して,インバータ62は,PMOSトランジスタ121およびNMOSトランジスタ122を含む。インバータ63は,PMOSトランジスタ125およびNMOSトランジスタ126を含む。PMOSトランジスタ125は,メイン電源電圧線L1と接続され,NMOSトランジスタ126は,サブ接地電圧線L4と接続される。PMOSトランジスタ121は,サブ電源電圧線L2と接続され,NMOSトランジスタ122は,メイン接地電圧線L3と接続される。
【0037】スタンバイサイクルにおいて,インバータ62の入力ノードはHレベル,インバータ63の入力ノードはLレベルの状態にある。この場合,スイッチトランジスタ27および28をオフして,メイン電源線とサブ電源線とをカットオフ状態にする。サブ電源線はフローティング状態になる。これにより,PMOSトランジスタ121を通じて流れるリーク電流およびNMOSトランジスタ126を通じて流れるリーク電流が抑えられる。」

(2-4)引用例4に記載されている技術的事項

本願の出願前に頒布又は電気通信回線を通じて公衆に利用可能となり,原審の平成27年7月1日付けの補正却下の決定において引用された,特開2000-48558号公報(平成12年2月18日出願公開,以下,「引用例4」という。)には,以下の技術的事項が記載されている。
(当審注:下線は,参考のために当審で付与したものである。)

H 「【0133】[実施の形態4]図17は,この発明の実施の形態4に従う半導体記憶装置の全体の構成を概略的に示す図である。図17において,この半導体記憶装置は,各々が複数の行ブロックを含む複数のバンクB♯0?B♯3を含む。バンクB♯0?B♯3に共通にロウデコーダ/ドライバ5およびコラムデコーダ6が設けられる。バンクB♯0?B♯3は,それぞれ互いに独立にワード線を選択/非選択状態へ駆動することができる。コラムデコーダ6からのメインコラム選択線は,列方向に延在して配置され,かつこれらのバンクB♯0?B♯3に共通に設けられる。また,メインI/O線対MIOも,同様,列方向に延在し,かつこれらのバンクB♯0?B♯3に共通に配設される。したがって,複数のバンクが選択状態に駆動されているとき,バンクを選択し,そのバンクに含まれる行ブロックに対し,列選択動作を行なう必要がある。」

J 「【0134】図18(A)は,行ブロック選択信号発生部の構成を概略的に示す図である。図18(A)において,行ブロック選択信号発生部は,外部から与えられるバンクアドレスBAをデコードしてバンク指定信号φbaを生成するバンクデコーダ10と,外部から与えられるブロックアドレスBCAをデコードし,ブロック指定信号φbbを生成するブロックデコーダ11と,バンクデコーダ10からのバンク指定信号φbaおよびブロックデコーダ11からのブロック指定信号φbbとに従って行ブロック選択信号φｒbを発生するデコード回路12を含む。このデコード回路12は,AND回路でたとえば構成される。」


(3)対比

ア 本件補正発明と引用発明とを対比する。

(ア)引用発明の複数の「行ブロック」は「メモリセルアレイ」の分割された領域であり,アドレス信号の一部であるロウアドレス信号に従って選択されることから,引用発明の「行ブロック」は本件補正発明の「回路領域」に相当すると言える。
また,引用発明の「メモリセルアレイ」はメモリバンクではないものの,複数の「行ブロック」を有し,本件補正発明の「メモリバンク」とは,“メモリ”である点で一致すると言える。
そうすると,引用発明の「メモリセルが行列状に配列され,ロウアドレス信号に従ってロウデコーダにより選択される複数の行ブロックと,複数の列ブロックに分割されるメモリセルアレイ」と,本件補正発明の「アドレス信号に基づいて選択される複数の回路領域をそれぞれ有し,対応するバンク選択信号によって選択される複数のメモリバンク」とは,後記する点で相違するものの,“アドレス信号に基づいて選択される複数の回路領域を有するメモリ”である点で共通していると言える。

(イ)引用発明の「ロウデコーダ」は,「行ブロックそれぞれに対応して設けられるブロックロウデコーダを含み,選択された前記行ブロックに対応する前記ブロックロウデコーダのみが動作し,非選択の前記行ブロックに対応する前記ブロックロウデコーダはスタンバイ状態を維持するよう制御する」ところ,選択された「行ブロック」が動作状態になるよう活性化するとともに,非選択の残りの「行ブロック」がスタンバイ状態となるよう非活性化すると言えることから,「ロウデコーダ」は「メモリセルアレイ」に含まれる複数の「行ブロック」のうち,アドレス信号に基づいていずれかの「行ブロック」を活性化させるとともに,残りの「行ブロック」の少なくとも一つを非活性化させるとみることができる。
そうすると,引用発明の「ロウデコーダ」と本件補正発明の「選択的活性化回路」とは選択回路という点で一致すると言えるから,引用発明の「行ブロックそれぞれに対応して設けられるブロックロウデコーダを含み,選択された前記行ブロックに対応する前記ブロックロウデコーダのみが動作し,非選択の前記行ブロックに対応する前記ブロックロウデコーダはスタンバイ状態を維持するよう制御する前記ロウデコーダ」と,本件補正発明の「バンク選択信号に基づいて選択されるメモリバンクに含まれる前記複数の回路領域のうち,前記アドレス信号に基づいていずれかの回路領域を活性化させるとともに,残りの回路領域の少なくとも一つを非活性化させる選択的活性化回路」とは,後記する点で相違するものの,“メモリセルアレイに含まれる複数の回路領域のうち,アドレス信号に基づいていずれかの回路領域を活性化させるとともに,残りの回路領域の少なくとも一つを非活性化させる選択回路”である点で共通していると言える。

(ウ)引用発明では,「行ブロックに対応して,ゲートトンネル電流低減機構405iを備えた前記ブロックロウデコーダと,ゲートトンネル電流低減機構407iを備えた前記ワード線ドライバと,を備え,前記ブロックロウデコーダは,NAND型デコード回路と,インバータ回路420bと,電源トランジスタ422と,高電圧VCC電源ノードと,疑似電源ノードAと,接地ノードと,を含み,前記NAND型デコード回路および前記インバータ回路420bは,前記疑似電源ノードAと,前記接地ノードとの間に接続され」るところ,「疑似電源ノードA」はスイッチとして動作する「電源トランジスタ422」がオンの時に高電圧が供給されることから,高位側疑似電源配線とみることができ,「NAND型デコード回路および前記インバータ回路420b」は論理回路の一つの態様であり,「接地ノード」は論理回路に接続された低位側電源配線であるとみることができるから,引用発明の「高電圧VCC電源ノード」,「疑似電源ノードA」,「接地ノード」,「電源トランジスタ422」は本件補正発明の「第1の高位側主電源配線」,「第1の高位側疑似電源配線」,「低位側電源配線」,「第1のスイッチ」に相当すると言える。
また,引用発明の「NAND型デコード回路および前記インバータ回路420b」と本件補正発明の「第1及び第2の高位側主電源配線,前記第1及び第2の高位側疑似電源配線,並びに,前記低位側電源配線に接続された論理回路」とは,“第1の高位側疑似電源配線および低位側電源配線に接続された論理回路”である点で共通すると言える。

(エ)引用発明では,「ワード線ドライバは,レベルシフタと,インバータ回路424bと,電源トランジスタ426と,高電圧VPP電源ノードと,疑似電源ノードBと,接地ノードと,を含み,前記レベルシフタおよび前記インバータ回路424bは,前記疑似電源ノードBと,前記接地ノードとの間に接続され」るところ,「疑似電源ノードB」はスイッチとして動作する「電源トランジスタ426」がオンの時に高電圧が供給されることから,高位側疑似電源配線とみることができ,「レベルシフタおよび前記インバータ回路424b」は論理回路の一つの態様であり,「接地ノード」は論理回路に接続された低位側電源配線であるとみることができるから,引用発明の「高電圧VPP電源ノード」,「疑似電源ノードB」,「接地ノード」,「電源トランジスタ426」は本件補正発明の「第2の高位側主電源配線」,「第2の高位側疑似電源配線」,「低位側電源配線」,「第2のスイッチ」に相当すると言える。
また,引用発明の「前記レベルシフタおよび前記インバータ回路424b」と本件補正発明の「第1及び第2の高位側主電源配線,前記第1及び第2の高位側疑似電源配線,並びに,前記低位側電源配線に接続された論理回路」とは,“第2の高位側疑似電源配線および低位側電源配線に接続された論理回路”である点で共通すると言える。

(オ)上記(ウ),(エ)での検討から,引用発明の「前記行ブロックに対応して,ゲートトンネル電流低減機構405iを備えた前記ブロックロウデコーダと,ゲートトンネル電流低減機構407iを備えた前記ワード線ドライバと,を備え,
前記ブロックロウデコーダは,NAND型デコード回路と,インバータ回路420bと,電源トランジスタ422と,高電圧VCC電源ノードと,疑似電源ノードAと,接地ノードと,を含み,前記NAND型デコード回路および前記インバータ回路420bは,前記疑似電源ノードAと,前記接地ノードとの間に接続され,
前記ワード線ドライバは,レベルシフタと,インバータ回路424bと,電源トランジスタ426と,高電圧VPP電源ノードと,疑似電源ノードBと,接地ノードと,を含み,前記レベルシフタおよび前記インバータ回路424bは,前記疑似電源ノードBと,前記接地ノードとの間に接続され,」と,
本件補正発明の「前記複数の回路領域は,第1及び第2の高位側主電源配線と,第1及び第2の高位側疑似電源配線と,低位側電源配線と,前記第1の高位側主電源配線と前記第1の高位側疑似電源配線との間に接続された第1のスイッチと,前記第2の高位側主電源配線と前記第2の高位側疑似電源配線との間に接続された第2のスイッチと,前記第1及び第2の高位側主電源配線,前記第1及び第2の高位側疑似電源配線,並びに,前記低位側電源配線に接続された論理回路とをそれぞれ含み,」とは,後記する点で相違するものの,
“複数の回路領域は,第1及び第2の高位側主電源配線と,第1及び第2の高位側疑似電源配線と,低位側電源配線と,前記第1の高位側主電源配線と前記第1の高位側疑似電源配線との間に接続された第1のスイッチと,前記第2の高位側主電源配線と前記第2の高位側疑似電源配線との間に接続された第2のスイッチと,前記第1及び第2の高位側疑似電源配線,並びに,前記低位側電源配線に接続された論理回路とをそれぞれ含”む点で共通していると言える。

(カ)引用発明では,「ロウデコーダにおいてブロック選択信号の活性化により前記行ブロックが選択された場合には,対応する前記電源トランジスタ422および前記電源トランジスタ426をオン状態とし,対応する前記ブロックロウデコーダおよび前記ワード線ドライバへ高電圧を供給し,前記行ブロックが非選択の場合には,対応する前記電源トランジスタ422および前記電源トランジスタ426をオフ状態とし,対応する前記ブロックロウデコーダおよび前記ワード線ドライバへの電源電圧の供給を停止する」ところ,上記(イ)での検討から,「ロウデコーダ」は「メモリセルアレイ」に含まれる複数の「行ブロック」のうち,アドレス信号に基づいていずれかの「行ブロック」を活性化させるとともに,残りの「行ブロック」の少なくとも一つを非活性化させるとみることができ,「ブロック選択信号」は,「アドレス信号」に基づいて対応する「行ブロック」が選択される場合に活性化されると言えるから,「ブロック信号の活性化」は「行ブロック」に対応する「アドレス信号」が活性レベルであるとみることができる。
また,上記(ア),(ウ),(エ)での検討から,引用発明の「行ブロック」,「電源トランジスタ422」,「電源トランジスタ426」は本件補正発明の「回路領域」,「第1のスイッチ」,「第2のスイッチ」に相当し,引用発明では,「行ブロックが選択された場合には,対応する前記電源トランジスタ422および前記電源トランジスタ426をオン状態とし」,「前記行ブロックが非選択の場合には,対応する前記電源トランジスタ422および前記電源トランジスタ426をオフ状態と」することから,活性化させる回路領域に含まれる第1及び第2のスイッチをオンさせ,非活性化させる回路領域に含まれる第1及び第2のスイッチをオフさせるとみることができる。
そうすると,上記(イ)での検討から,引用発明の「ロウデコーダ」と本件補正発明の「選択的活性化回路」とは選択回路という点で一致すると言えることから,
引用発明の「ロウデコーダにおいてブロック選択信号の活性化により前記行ブロックが選択された場合には,対応する前記電源トランジスタ422および前記電源トランジスタ426をオン状態とし,対応する前記ブロックロウデコーダおよび前記ワード線ドライバへ高電圧を供給し,前記行ブロックが非選択の場合には,対応する前記電源トランジスタ422および前記電源トランジスタ426をオフ状態とし,対応する前記ブロックロウデコーダおよび前記ワード線ドライバへの電源電圧の供給を停止する」と,
本件補正発明の「選択的活性化回路は,前記アドレス信号及び前記バンク選択信号の両方が活性レベルである場合には,活性化させる回路領域に含まれる前記第1及び第2のスイッチをオンさせ,前記アドレス信号及び前記バンク選択信号の少なくとも一方が非活性レベルである場合には,非活性化させる回路領域に含まれる前記第1及び第2のスイッチをオフさせる」とは,後記する点で相違するものの,
“選択回路は,前記アドレス信号が活性レベルである場合には,活性化させる回路領域に含まれる前記第1及び第2のスイッチをオンさせ,前記アドレス信号が非活性レベルである場合には,非活性化させる回路領域に含まれる前記第1及び第2のスイッチをオフさせる”点で共通していると言える。

(キ)引用発明の「半導体装置」は「メモリセルアレイ」や「ロウデコーダ」を備えることから,本件補正発明の「半導体記憶装置」とは“半導体記憶装置”である点で共通すると言える。

イ 以上から,本件補正発明と引用発明とは,以下の点で一致し,また,以下の点で相違する。

＜一致点＞

「アドレス信号に基づいて選択される複数の回路領域を有するメモリと,
前記メモリセルアレイに含まれる複数の回路領域のうち,アドレス信号に基づいていずれかの回路領域を活性化させるとともに,残りの回路領域の少なくとも一つを非活性化させる選択回路と,を備え,
前記複数の回路領域は,第1及び第2の高位側主電源配線と,第1及び第2の高位側疑似電源配線と,低位側電源配線と,前記第1の高位側主電源配線と前記第1の高位側疑似電源配線との間に接続された第1のスイッチと,前記第2の高位側主電源配線と前記第2の高位側疑似電源配線との間に接続された第2のスイッチと,前記第1及び第2の高位側疑似電源配線,並びに,前記低位側電源配線に接続された論理回路とをそれぞれ含み,
前記選択回路は,前記アドレス信号が活性レベルである場合には,活性化させる回路領域に含まれる前記第1及び第2のスイッチをオンさせ,前記アドレス信号が非活性レベルである場合には,非活性化させる回路領域に含まれる前記第1及び第2のスイッチをオフさせる
ことを特徴とする半導体記憶装置。」

＜相違点1＞

複数の回路領域を有するメモリに関し,本件補正発明では,「アドレス信号に基づいて選択される複数の回路領域をそれぞれ有し,対応するバンク選択信号によって選択される複数のメモリバンク」であるのに対して,引用発明では,「メモリセルが行列状に配列され,ロウアドレス信号に従ってロウデコーダにより選択される複数の行ブロックと,複数の列ブロックに分割されるメモリセルアレイ」である点。

＜相違点2＞

選択回路に関し,本件補正発明では,「バンク選択信号に基づいて選択されるメモリバンクに含まれる前記複数の回路領域のうち,前記アドレス信号に基づいていずれかの回路領域を活性化させるとともに,残りの回路領域の少なくとも一つを非活性化させる選択的活性化回路」であるのに対して,引用発明では,「行ブロックそれぞれに対応して設けられるブロックロウデコーダを含み,選択された前記行ブロックに対応する前記ブロックロウデコーダのみが動作し,非選択の前記行ブロックに対応する前記ブロックロウデコーダはスタンバイ状態を維持するよう制御する」「ロウデコーダ」である点。

＜相違点3＞

複数の回路領域に関し,本件補正発明では,「第1及び第2の高位側主電源配線」「に接続された論理回路」を含むのに対して,引用発明では,「NAND型デコード回路および前記インバータ回路420b」が「高電圧VCC電源ノード」に接続されること,「レベルシフタおよび前記インバータ回路424b」が「高電圧VPP電源ノード」に接続されることについて言及されていない点。

＜相違点4＞

選択回路による第1のスイッチと第2のスイッチの動作に関し,本件補正発明では,「選択的活性化回路は,前記アドレス信号及び前記バンク選択信号の両方が活性レベルである場合には,活性化させる回路領域に含まれる前記第1及び第2のスイッチをオンさせ,前記アドレス信号及び前記バンク選択信号の少なくとも一方が非活性レベルである場合には,非活性化させる回路領域に含まれる前記第1及び第2のスイッチをオフさせる」のに対して,引用発明では,「ロウデコーダにおいてブロック選択信号の活性化により前記行ブロックが選択された場合には,対応する前記電源トランジスタ422および前記電源トランジスタ426をオン状態とし,対応する前記ブロックロウデコーダおよび前記ワード線ドライバへ高電圧を供給し,前記行ブロックが非選択の場合には,対応する前記電源トランジスタ422および前記電源トランジスタ426をオフ状態とし,対応する前記ブロックロウデコーダおよび前記ワード線ドライバへの電源電圧の供給を停止する」点。


(4)当審の判断

上記相違点1乃至4について検討する。

ア 相違点1について

引用発明では,「半導体装置」におけるメモリを「メモリセルが行列状に配列され,ロウアドレス信号に従ってロウデコーダにより選択される複数の行ブロックと,複数の列ブロックに分割されるメモリセルアレイ」により構成するところ,複数のメモリブロックを1つのメモリバンクとし,メモリを複数のメモリバンクにより構成することは,例えば引用例2(上記Eを参照),引用例4(上記Hを参照)に記載されるように,本願出願前には当該技術分野における周知技術であった。
そして,引用発明において,複数のメモリブロックを含む「メモリセルアレイ」を1つのメモリバンクとなし,メモリ全体を複数のメモリバンクにより構成するか否かは,必要に応じて選択し得た設計的事項である。
そうすると,引用発明において上記周知技術を適用し,ロウアドレス信号に従ってロウデコーダにより選択される複数の行ブロックと,複数の列ブロックに分割されるメモリセルアレイを1つのメモリバンクとして,適宜,対応するバンク選択信号によって選択される複数のメモリバンクによりメモリを構成すること,すなわち,上記相違点1に係る構成とすることは,当業者が容易に想到し得たことである。

イ 相違点2及び相違点4について

引用発明では,「ロウデコーダ」が,「ロウアドレス信号」に従って「選択された前記行ブロックに対応する前記ブロックロウデコーダのみが動作し,非選択の前記行ブロックに対応する前記ブロックロウデコーダはスタンバイ状態を維持するよう制御する」ところ,複数のメモリブロックを含むメモリバンクにおいて,バンク指定信号と,メモリブロックを指定するアドレス信号の両方が指定レベルである場合に,当該メモリブロック選択信号を生成することは,例えば引用例2(上記E,F,図1,3を参照),引用例4(上記H,J,図17,18を参照)に記載されるように,本願出願前には周知技術であった。すなわち,複数のメモリバンクにおいて,バンク選択信号に基づいて選択されるメモリバンクに含まれる複数のメモリブロックのうち,アドレス信号に基づいていずれかのメモリブロックを活性化させるとともに,残りの回路領域の少なくとも一つを非活性化させることは,当該技術分野における周知技術であった。
そして,引用発明において,ロウデコーダのブロック選択信号の活性化により行ブロックが選択されることに代えて,複数のメモリブロックを含む「メモリセルアレイ」を1つのメモリバンクとなし,メモリ全体を複数のメモリバンクにより構成して,バンク指定信号と,メモリブロックを指定するアドレス信号の両方により,当該メモリブロック選択信号を生成する技術を採用するか否かは,必要に応じて選択し得た設計的事項である。
そうすると,ブロック選択信号の活性化により回路領域(行ブロック)が選択された場合には対応する第1及び第2のスイッチ(電源トランジスタ)をオンする引用発明において上記周知技術を適用し,適宜,ロウデコーダを,バンク選択信号に基づいて選択されるメモリバンクに含まれる複数の回路領域のうち,アドレス信号に基づいていずれかの回路領域を活性化させるとともに,残りの回路領域の少なくとも一つを非活性化させ,加えて,前記アドレス信号及び前記バンク選択信号の両方が活性レベルである場合には,活性化させる回路領域に含まれる第1及び第2のスイッチをオンさせ,前記アドレス信号及び前記バンク選択信号の少なくとも一方が非活性レベルである場合には,非活性化させる回路領域に含まれる前記第1及び第2のスイッチをオフさせる選択的活性化回路と成すこと,すなわち,上記相違点2,4に係る構成とすることは,当業者が容易に想到し得たことである。

ウ 相違点3について

引用発明では,「NAND型デコード回路および前記インバータ回路420bは,前記高電圧VCC電源ノードと前記電源トランジスタ422を介して結合される電源ノードと,前記接地ノードとの間に接続され,」,「レベルシフタおよび前記インバータ回路424bは,高電圧VPP電源ノードと電源トランジスタ426を介して結合される電源ノードと,前記接地ノードとの間に接続され」るところ,メモリブロックに対応して配置されるロウデコーダにおいて,高電圧電源ノードや接地電圧電源ノードに接続したインバータなどの論理回路を含むことは,例えば引用例3(上記G,図2,5を参照)に記載されるように,本願出願前には当該技術分野における周知技術であった。
そして,引用発明の「ロウデコーダ」においてもインバータ回路などの論理回路を含む点で上記周知技術に係るロウデコーダと共通している。
そうすると,引用発明において上記周知技術を適用し,適宜,複数の回路領域がそれぞれ,第1及び第2の高位側主電源配線に接続された論理回路を含むように構成すること,すなわち,上記相違点3に係る構成とすることは,当業者が容易に想到し得たことである。

エ 小括

上記で検討したごとく,相違点1乃至4に係る構成は当業者が容易に想到し得たものであり,そして,これらの相違点を総合的に勘案しても,本件補正発明の奏する作用効果は,上記引用発明及び当該技術分野の周知技術の奏する作用効果から予測される範囲内のものにすぎず,格別顕著なものということはできない。
したがって,本件補正発明は,上記引用発明及び引用例2乃至4に記載の当該技術分野の周知技術に基づいて,当業者が容易に発明をすることができたものであり,特許法第29条第2項の規定により,特許出願の際独立して特許を受けることができない。


4 補正却下の決定のむすび

上記「3 独立特許要件」で指摘したとおり,補正後の請求項1に記載された発明は,特許出願の際独立して特許を受けることができるものではないから,本件補正は特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

よって,上記補正却下の決定の結論のとおり決定する。


第3 本願発明について

1 本願発明

平成27年11月6日付けの手続補正は上記のとおり却下されたので,補正後の請求項1に対応する補正前の請求項1に係る発明(以下,「本願発明」という。)は,平成26年6月11日付けの手続補正により補正された特許請求の範囲の請求項1に記載された事項により特定される,以下のとおりのものである。

「 アドレス信号に基づいて選択される複数の回路領域をそれぞれ有し,対応するバンク選択信号によって選択される複数のメモリバンクと,
前記バンク選択信号に基づいて選択されるメモリバンクに含まれる前記複数の回路領域のうち,前記アドレス信号に基づいていずれかの回路領域を活性化させるとともに,残りの回路領域の少なくとも一つを非活性化させる選択的活性化回路と,を備え,
前記複数の回路領域は,第1及び第2の高位側主電源配線と,第1及び第2の高位側疑似電源配線と,低位側電源配線と,前記第1の高位側主電源配線と前記第1の高位側疑似電源配線との間に接続された第1のスイッチと,前記第2の高位側主電源配線と前記第2の高位側疑似電源配線との間に接続された第2のスイッチと,前記第1及び第2の高位側主電源配線,前記第1及び第2の高位側疑似電源配線,並びに,前記低位側電源配線に接続された論理回路とをそれぞれ含み,
前記選択的活性化回路は,前記アドレス信号及び前記バンク選択信号に基づいて,活性化させる回路領域に含まれる前記第1及び第2のスイッチをオンさせ,非活性化させる回路領域に含まれる前記第1及び第2のスイッチをオフさせることを特徴とする半導体記憶装置。」

2 引用例に記載されている技術的事項及び引用発明

原査定の拒絶の理由に引用された,引用発明は,前記「第2 平成27年11月6日付けの手続補正についての補正却下の決定」の「3 独立特許要件」の「(2)引用例」に記載したとおりである。

3 対比・判断

本願発明は,前記「第2 平成27年11月6日付けの手続補正についての補正却下の決定」の「3 独立特許要件」で検討した本件補正発明の発明特定事項である「前記選択的活性化回路は,前記アドレス信号及び前記バンク選択信号の両方が活性レベルである場合には,活性化させる回路領域に含まれる前記第1及び第2のスイッチをオンさせ,」から「の両方が活性レベルである場合には,」との限定事項を削除し,さらに,発明特定事項である「前記アドレス信号及び前記バンク選択信号の少なくとも一方が非活性レベルである場合には,非活性化させる回路領域に含まれる前記第1及び第2のスイッチをオフさせることを特徴とする」から「前記アドレス信号及び前記バンク選択信号の少なくとも一方が非活性レベルである場合には,」との限定事項を削除したものである。

そうすると,本願発明の発明特定事項を全て含む本件補正発明が,前記「第2 平成27年11月6日付けの手続補正についての補正却下の決定」の「3 独立特許要件」の「(2)引用例」乃至「(4)当審の判断」に記載したとおり,引用発明及び引用例2乃至4に記載の当該技術分野の周知技術に基づいて当業者が容易に発明をすることができたものであるから,上記特定の限定を省いた本願発明も同様の理由により,引用発明及び当該技術分野の周知技術に基づいて,当業者が容易に発明をすることができたものである。


第4 むすび

以上のとおり,本願の請求項1に係る発明は,特許法第29条第2項の規定により特許を受けることができないものであるから,その余の請求項に係る発明について検討するまでもなく,本願は拒絶すべきものである。

よって,結論のとおり審決する。
 
審理終結日 2016-08-31 
結審通知日 2016-09-06 
審決日 2016-09-26 
出願番号 特願2008-320637(P2008-320637)
審決分類 P 1 8・ 121- Z (G11C)
P 1 8・ 575- Z (G11C)
最終処分 不成立  
前審関与審査官 堀田 和義  
特許庁審判長 高木 進
特許庁審判官 須田 勝巳
辻本 泰隆
発明の名称 半導体記憶装置  
代理人 黒瀬 泰之  
代理人 緒方 和文  
代理人 鷲頭 光宏  

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