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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 4項3号特許請求の範囲における誤記の訂正 特許、登録しない。 H01L
管理番号 1324767
審判番号 不服2016-3471  
総通号数 207 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-03-31 
種別 拒絶査定不服の審決 
審判請求日 2016-03-07 
確定日 2017-02-09 
事件の表示 特願2012-546970「半導体装置及びその製造方法」拒絶査定不服審判事件〔平成24年 6月 7日国際公開、WO2012/074131〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1 手続の経緯
本願は,平成23年12月5日(国内優先権主張 優先日22年12月3日)を国際出願日とする出願であって,その手続の経緯は以下のとおりである。
平成26年11月10日 審査請求
平成27年 8月20日 拒絶理由通知
平成27年10月26日 意見書・手続補正
平成28年 1月 7日 拒絶査定
平成28年 3月 7日 審判請求・手続補正

2 審判請求と同時にした手続補正の適否
(1)本件補正の内容
平成28年3月7日付け手続補正により,下記のとおり明細書及び特許請求の範囲について補正(以下,「本件補正」という。)がされた。(下線は補正個所を示し,当審で付加した。)
ア 補正事項1
特許請求の範囲の請求項4を下記のとおり補正する。(以下,「補正事項1」という。)
・補正前
「【請求項4】
前記バリア絶縁膜の厚さに対する前記開口の大きさは3.5以下であることを特徴とする請求項2又は3に記載の半導体装置。」
・補正後
「【請求項4】
前記開口の大きさに対する前記バリア絶縁膜の厚さは3.5以下であることを特徴とする請求項2又は3に記載の半導体装置。」
イ 補正事項2
本件補正前の明細書の段落【0049】に記載されていた「第2バリア絶縁膜105の開口のアスペクト比(大きさ(径)/深さ)は,3.5以下であると好ましい。」を,「第2バリア絶縁膜105の開口のアスペクト比(深さ/大きさ(径))は,3.5以下であると好ましい。」と補正する。(以下,「補正事項2」という。)
(2)判断
本願の願書に最初に添付した明細書(特許法184条の6第2項の規定によりみなされたもの。)の段落【0049】の記載からみて,補正事項1及び2は,本願の願書に最初に添付した明細書,特許請求の範囲又は図面(同前)に記載された事項の範囲内においてされたものであることは明らかであるので,特許法第17条の2第3項の規定に適合する。
そして,補正事項1は本件補正前の請求項4に記載された発明特定事項の誤記を訂正するものであるから,特許法第17条の2第4項の規定に適合することは明らかであり,また,同法第17条の2第5項第3号に掲げる誤記の訂正を目的とするものに該当する。
また,補正事項2は本件補正前の明細書に記載された誤記を訂正するものであるから,同法第17条の2第5項第3号に掲げる誤記の訂正を目的とするものに該当する。
(3)むすび
したがって,本件補正は,特許法第17条の2第3ないし5項の規定に適合するから適法なものである。

3 本願発明について
(1)本願発明
本願の請求項1に係る発明(以下,「本願発明」という。)は,本件補正後の特許請求の範囲の請求項1に記載された,次のとおりのものと認める。
「抵抗変化素子と,
第1層間絶縁膜と,
前記第1層間絶縁膜より上方に形成された第2層間絶縁膜と,
少なくとも一部が前記第1層間絶縁膜中に形成されている第1配線と,
前記第1層間絶縁膜と前記第2層間絶縁膜の間に介在し,エッチング停止層として機能するバリア絶縁膜と,
少なくとも一部が前記第2層間絶縁膜中に形成されている導電材と,
前記バリア絶縁膜と前記第2層間絶縁膜との間に,前記抵抗変化素子を保護する保護絶縁膜と,
を備え,
前記抵抗変化素子は,前記第1配線の一部と兼用の下部電極と,前記バリア絶縁膜の層に形成され,前記第1配線と電気的に接続されている抵抗変化層と,前記バリア絶縁膜の層に形成され,前記抵抗変化層及び前記導電材と電気的に接続されている上部電極と,を有し,
前記上部電極は,前記抵抗変化層上に配された第1上部電極と,前記第1上部電極に配された第2上部電極と,を有し,
前記第2上部電極の上面と前記バリア絶縁膜の上面とは同一面を形成し,
前記抵抗変化層,前記第1上部電極及び前記第2上部電極と,前記保護絶縁膜との界面は平坦であることを特徴とする半導体装置。」
(2)引用文献1の記載
ア 引用文献1
原査定の拒絶の理由に引用された国際公開第2010/079827号(以下,「引用文献1」という。)には,図面とともに,次の記載がある。
(ア)「【0001】
・・・
本発明は,半導体装置及びその製造方法に関し,特に,半導体基板上の多層配線層の内部に抵抗変化型不揮発素子(以下,「抵抗変化素子」)を備えたフィールドプログラマブルゲートアレイ(Field Programmable Gate Array;FPGA)を有する多層配線基板及びその製造方法に関する。」
(イ)「【実施例1】
【0041】
本発明の実施例1に係る半導体装置について図面を用いて説明する。図1は,本発明の実施例1に係る半導体装置の構成を模式的に示した部分断面図である。
【0042】
実施例1に係る半導体装置は,半導体基板1上の多層配線層の内部に抵抗変化素子22を有する装置である。
【0043】
多層配線層は,半導体基板1上にて,層間絶縁膜2,バリア絶縁膜3,層間絶縁膜4,絶縁性バリア膜7,保護絶縁膜14,層間絶縁膜15,エッチングストッパ膜16,層間絶縁膜17,及びバリア絶縁膜21の順に積層した絶縁積層体を有する。多層配線層は,層間絶縁膜4及びバリア絶縁膜3に形成された配線溝にバリアメタル6を介して第1配線5が埋め込まれている。多層配線層は,層間絶縁膜17及びエッチングストッパ膜16に形成された配線溝に第2配線18が埋め込まれており,層間絶縁膜15,保護絶縁膜14,及びハードマスク膜12に形成された下穴にプラグ19が埋め込まれており,第2配線18とプラグ19が一体となっており,第2配線及びプラグ19の側面と底面がバリアメタル20によって覆われている。
【0044】
多層配線層は,絶縁性バリア膜7に形成された開口部にて,下部電極となる第1配線5上に抵抗変化素子膜9,第1上部電極10,及び第2上部電極11の順に積層した抵抗変化素子22が形成されており,第2上部電極11上にハードマスク膜12が形成されており,抵抗変化素子膜9,第1上部電極10,第2上部電極11,及びハードマスク膜12の積層体の上面乃至側面が保護絶縁膜14で覆われている。第1配線5を抵抗変化素子22の下部電極とすることで,すなわち,第1配線5が抵抗変化素子22の下部電極を兼ねることで,工程数を簡略化しながら,電極抵抗を下げることができる。通常のCuダマシン配線プロセスに追加工程として,2PRのマスクセットを作成するだけで,抵抗変化素子を搭載することができ,素子の低抵抗化と低コスト化を同時に達成することができるようになる。
【0045】
抵抗変化素子22は,抵抗変化型不揮発素子であり,例えば,イオン伝導体中における金属イオン移動と電気化学反応とを利用したスイッチング素子とすることができる。抵抗変化素子22は,下部電極となる第1配線5と,プラグ19と電気的に接続された上部電極10,11と,の間に抵抗変化素子膜9が介在した構成となっている。抵抗変化素子22は,絶縁性バリア膜7に形成された開口部の領域にて抵抗変化素子膜9と第1配線5が直接接しており,第2上部電極11上にてプラグ19と第2上部電極11とがバリアメタル20を介して接続されている。抵抗変化素子22は,抵抗変化素子膜9中への第1配線5に係る金属の電界拡散を利用してON/OFFの制御を行う。第2上部電極11及びバリアメタル20は,同一の材料で構成されている。このようにすることで,プラグ19のバリアメタル20と抵抗変化素子22の第2上部電極11とが一体化し,接触抵抗を低減し,かつ,密着性の向上による信頼性の向上を実現することができる。
・・・
【0049】
層間絶縁膜4は,バリア絶縁膜3上に形成された絶縁膜である。層間絶縁膜4には,例えば,シリコン酸化膜,シリコン酸化膜よりも比誘電率の低い低誘電率膜(例えば,SiOCH膜)等を用いることができる。層間絶縁膜4は,複数の絶縁膜を積層したものであってもよい。層間絶縁膜4には,第1配線5を埋め込むための配線溝が形成されており,当該配線溝にバリアメタル6を介して第1配線5が埋め込まれている。
【0050】
第1配線5は,層間絶縁膜4及びバリア絶縁膜3に形成された配線溝にバリアメタル6を介して埋め込まれた配線である。第1配線5は,抵抗変化素子22の下部電極ともなり,抵抗変化素子膜9と直接接している。第1配線5には,抵抗変化素子膜9において拡散,イオン電導可能な金属が用いられ,例えば,Cu等を用いることができる。第1配線5は,表面にCuSiが被覆されていてもよい。
・・・
【0052】
絶縁性バリア膜7は,第1配線5を含む層間絶縁膜4上に形成され,第1配線5に係る金属(例えば,Cu)の酸化を防いだり,層間絶縁膜15中への第1配線5に係る金属の拡散を防いだり,上部電極11,10,及び抵抗変化素子膜9の加工時にエッチングストップ層としての役割を有する。絶縁性バリア膜7には,例えば,SiC膜,SiCN膜,SiN膜,及びそれらの積層構造等を用いることができる。絶縁性バリア膜7は,保護絶縁膜14及びハードマスク膜12と同一材料であることが好ましい。
【0053】
抵抗変化素子膜9は,抵抗が変化する膜である。抵抗変化素子膜9は,第1配線5(下部電極)に係る金属の作用(拡散,イオン伝動など)により抵抗が変化する材料を用いることができ,抵抗変化素子22の抵抗変化を金属イオンの析出によって行う場合には,イオン伝導可能な膜が用いられ,例えば,Taを含む酸化物絶縁膜であって,Ta_(2)O_(5),TaSiO等を用いることができる。
【0054】
第1上部電極10は,抵抗変化素子22の上部電極における下層側の電極であり,抵抗変化素子膜9と直接接している。第1上部電極10には,第1配線5に係る金属よりもイオン化しにくく,抵抗変化素子膜9において拡散,イオン電導しにくい金属が用いられ,抵抗変化素子膜9に係る金属成分(Ta)よりも酸化の自由エネルギーの絶対値が小さい金属材料とすることが好ましい。第1上部電極10には,例えば,Pt,Ru等を用いることができる。第1上部電極10は,抵抗変化素子膜9と直接接することが抵抗変化特性には不可欠である。また,第1上部電極10には,Pt,Ru等の金属材料を主成分として酸素を添加してもよく,また酸素を添加した層との積層構造にしてもよい。
【0055】
第2上部電極11は,抵抗変化素子22の上部電極における上層側の電極であり,第1上部電極10上に形成されている。第2上部電極11は,第1上部電極10を保護する役割を有する。第2上部電極11には,例えば,Ta,Ti,Wあるいはそれらの窒化物等を用いることができる。第2上部電極11は,バリアメタル20と同一材料であることが好ましい。
【0056】
ハードマスク膜12は,第2上部電極11,第1上部電極10,及び抵抗変化素子膜9をエッチングする際のハードマスクとなる膜である。ハードマスク膜12には,例えば,SiN膜等を用いることができる。ハードマスク膜12は,保護絶縁膜14,および絶縁性バリア膜7と同一材料であることが好ましい。すなわち,抵抗変化素子22の周囲を全て同一材料で囲むことで材料界面が一体化され,外部からの水分などの浸入を防ぐとともに,抵抗変化素子22自身からの脱離を防ぐことができるようになる。
【0057】
保護絶縁膜14は,抵抗変化素子22にダメージを与えることなく,さらに抵抗変化素子膜9からの酸素の脱離を防ぐ機能を有する絶縁膜である。保護絶縁膜14には,例えば,SiN膜,SiCN膜等を用いることができる。保護絶縁膜14は,ハードマスク膜12及び絶縁性バリア膜7と同一材料であることが好ましい。同一材料である場合には,保護絶縁膜14と絶縁性バリア膜7及びハードマスク膜12とが一体化して,界面の密着性が向上する。
【0058】
層間絶縁膜15は,保護絶縁膜14上に形成された絶縁膜である。層間絶縁膜15には,例えば,シリコン酸化膜,SiOC膜,シリコン酸化膜よりも比誘電率の低い低誘電率膜(例えば,SiOCH膜)などを用いることができる。層間絶縁膜15は,複数の絶縁膜を積層したものであってもよい。層間絶縁膜15は,層間絶縁膜17と同一材料としてもよい。層間絶縁膜15には,プラグ19を埋め込むための下穴が形成されており,当該下穴にバリアメタル20を介してプラグ19が埋め込まれている。
・・・
【0061】
第2配線18は,層間絶縁膜17及びエッチングストッパ膜16に形成された配線溝にバリアメタル20を介して埋め込まれた配線である。第2配線18は,プラグ19と一体になっている。プラグ19は,層間絶縁膜15,保護絶縁膜14,及びハードマスク膜12に形成された下穴にバリアメタル20を介して埋め込まれている。プラグ19は,バリアメタル20を介して第2上部電極11と電気的に接続されている。第2配線18及びプラグ19には,例えば,Cuを用いることができる。」
(ウ)「【0080】
次に,ハードマスク膜(図4(C)の13)をマスクとして,ハードマスク膜12,第2上部電極11,第1上部電極10,抵抗変化素子膜9を連続的にドライエッチングする(ステップA10;図5(A)参照)。このとき,ハードマスク膜(図4(C)の13)は,エッチバック中に完全に除去されることが好ましいが,そのまま残存してもよい。
【0081】
ステップA10において,例えば,第2上部電極11がTaの場合にはCl2系のRIEで加工することができ,第1上部電極10がRuの場合にはCl_(2)/O_(2)の混合ガスでRIE加工することができる。また,抵抗変化素子膜9のエッチングでは,下面の絶縁性バリア膜7上でドライエッチングを停止させる必要がある。抵抗変化素子膜9がTaを含む酸化物であり,絶縁性バリア膜7がSiN膜やSiCN膜である場合には,CF_(4)系,CF_(4)/Cl_(2)系,CF_(4)/Cl_(2)/Ar系などの混合ガスでエッチング条件を調節することでRIE加工することができる。このようなハードマスクRIE法を用いることで,抵抗変化素子部をレジスト除去のための酸素プラズマアッシングに曝すことなく,抵抗変化素子部を加工をすることができる。また,加工後に酸素プラズマによって酸化処理する場合には,レジストの剥離時間に依存することなく酸化プラズマ処理を照射することができるようになる。
【0082】
次に,ハードマスク膜12,第2上部電極11,第1上部電極10,及び抵抗変化素子膜9を含む絶縁性バリア膜7上に保護絶縁膜14(例えば,SiN膜,30nm)を堆積する(ステップA11;図5(B)参照)。」
(エ)図1には,第2上部電極11の上面と絶縁性バリア膜7の上面とは同一面でなく,抵抗変化素子膜9,第1上部電極10,及び第2上部電極11の両端が切断されており,それらと,保護絶縁膜14の界面は平坦でないこと,が記載されていると認められる。
イ 引用発明1
前記アより,引用文献1には次の発明(以下,「引用発明1」という。)が記載されていると認められる。
「抵抗変化素子を有し,層間絶縁膜4,絶縁性バリア膜7,保護絶縁膜14,層間絶縁膜15の順に積層した絶縁積層体を有し,層間絶縁膜4に第1配線が埋め込まれており,層間絶縁膜15にプラグが埋め込まれており,絶縁性バリア膜7に形成された開口部にて,下部電極となる第1配線上に抵抗変化素子膜,第1上部電極,及び第2上部電極の順に積層した抵抗変化素子が形成されている,半導体装置。」
(3)引用文献2の記載
ア 引用文献2
原査定の拒絶の理由に引用された特開2009-246085号公報(以下,「引用文献2」という。)には,図面とともに,次の記載がある。
(ア)「【技術分野】
【0001】
本発明は,半導体装置およびその製造方法に係り,特に,抵抗の差を利用して記憶情報を弁別する固体電解質材料を用いたメモリセル,例えば,高密度集積メモリ回路,あるいはメモリ回路と論理回路とが同一半導体基板に設けられたロジック混載型メモリ,あるいはアナログ回路を有する半導体集積回路装置に適用して有効な技術に関するものであり,さらに,低電圧で動作する,高速かつ,不揮発性を有するランダムアクセスメモリに関する。」
(イ)「【発明が解決しようとする課題】
【0009】
固体電解質メモリには書き換えを繰り返すことで固体電解質中のイオンA量及び電極の形状が変化してしまうため,安定した書き換えが困難である課題がある。これを解決するために我々が検討している回路装置の代表的な構造を図3を用いて説明する。イオンAの供給層は従来の固体電解質メモリでは電極Aであったが,本メモリでは固体電解質材料とした。例えばCu-Ta-Sである。以下,Cu-Ta-Sを例にして説明する。また,フィラメント形成部を三元系の酸化物とした。例えばCu-Ta-Oである。以下,Cu-Ta-Oを例にして説明する。さらに,以下,フィラメント形成部をイオン閉じ込め層とする。この構造にすることで得られる効果を以下に述べる。第1点は,イオン供給源を電極Aから固体電解質Cu-Ta-Sに変更することで供給可能なイオン総量を制限し,さらにイオン供給源の空隙の生成などの物理的変化を抑える。第2点は,モビリティの異なるCuとTaを金属イオンとして用いることである。モビリティの低いTaは,TaSやTaOの安定構造を作る。一方,モビリティの高いCuは,電気伝導性フィラメントを生成・消滅させることで,記憶部RMの抵抗変化を生じさせる。」
(ウ)「【0017】
図1は,本発明に係る第1の実施の形態による固体電解質材料を用いたメモリ素子の構成を示す断面図である。図に示すように,本発明のメモリ素子は,イオン閉じ込め層11とイオン供給層12を積層した記憶部RMを下部電極BECと上部電極15で挟んだ構造になっている。下部電極BECは密着層14およびプラグ材料13により構成されている。密着層14としては,例えば,微小寸法のホール形状への埋め込み性に優れるTiNを用いることができる。プラグ材料13および上部電極15の材料として電気抵抗が低いWを用いることができる。BECの材料として,高融点材料であるTiAlNやTiW,TiSiC,TaN,炭素クラスター(C60などの炭素同素体)を用いることができる。この場合,電気伝導性フィラメントを消滅させる方法として,イオン閉じ込め層にジュール熱を発生させ,熱拡散によりフィラメントを消滅させる方法を用いることができる。その結果,ON動作とOFF動作で同じ極性の電圧を用いることが可能となり,周辺回路の面積を縮小することが出来る。」
(エ)「【0048】
本実施例は,記憶部の分離をCMPにより行うことを特徴とする。
本メモリの製造工程について,図22?図24を用いて説明する。
まず,通常の半導体工程を用いてMISトランジスタ形成およびフィールド酸化膜による拡散層の分離を行う。次に層間絶縁膜形成後,上記トランジスタのドレインおよびソースに接続されたコンタクトホールを形成し,化学的気相成長法(CVD)により,密着層225および,プラグ材料224を形成する。その後,CMP(化学機械研磨)を行い,拡散層-1メタル線間接続部を形成する。次に,CVD成膜とダマシン加工を用いて,1メタル線223を形成する。1メタル線材料の例はWである。その後,エッチストッパ層221および層間絶縁膜226を形成し,さらに,CVDおよびドライエッチングを行い,段差部222を形成する。エッチストッパ層の材料の例はSiNであり,層間絶縁膜226の材料の例はPTEOSである。また,段差部222の材料の例はSiNである。結果として得られる断面の模式図を図22に示す。
【0049】
さらに,イオン閉じ込め層11とイオン供給層12,上部電極15の成膜を行う。これらの成膜はすべてスパッタ法で行うことができる。但し,段差部の高さと開口部のアスペクト比が1を超える深穴を用いる場合は,CVD法を用いて各層の形成を行う。結果として得られる断面の模式図を図23に示す。
【0050】
次に,CMPを行うことで,図24に示される記憶部が分離された構造を形成することが出来る。本実施例を用いることで,特に微細なメモリセル構造を形成することが可能である。
【0051】
以降,上部配線を形成することで,メモリ素子を製造する。なお,一般的な半導体プロセスを用いて本構造を形成するとCu-Ta-OもしくはCu-Ta-Sに10?500nmの段差が生じる。
なお,本実施例では,ソース線がビット線の下部に配置されており,ソース線は1メタル線223を用いて配線されている。また,1メタル線と上部配線の接続部の形成を容易に行えるようにドライエッチストッパ層221を形成している。」
(オ)図24及び図22には,記憶部の上部電極15の上面と段差部222の上面が同一面となること,が記載されていると認められる。
イ 引用発明2
前記アより,引用文献2には次の発明(以下,「引用発明2」という。)が記載されていると認められる。
「半導体装置において,CMPを行うことで記憶部が分離された構造を形成し,記憶部の上部電極の上面と段差部の上面が同一面となり,その上に上部配線を形成すること。」
(4)本願発明と引用発明1との対比
ア 引用発明1の「層間絶縁膜4」及び「層間絶縁膜15」は,それぞれ本願発明の「第1層間絶縁膜」及び「第2層間絶縁膜」に相当し,引用発明1において「層間絶縁膜4・・・層間絶縁膜15の順に積層」されるから,引用発明1の「層間絶縁膜15」は,「前記第1層間絶縁膜より上方に形成された第2層間絶縁膜」を満たすと認められる。
イ 引用発明1の「第1配線」は,「層間絶縁膜4」に埋め込まれているから,前記アと合わせると,本願発明の「少なくとも一部が前記第1層間絶縁膜中に形成されている第1配線」に相当すると認められる。
ウ 引用発明1の「絶縁性バリア膜7」は,「層間絶縁膜4,絶縁層バリア膜7・・・層間絶縁膜15の順に積層」されるから,前記アと合わせると,「前記第1層間絶縁膜と前記第2層間絶縁膜の間に介在」するもので,かつ「エッチングストップ層としての役割を有する」(前記(2)ア(イ)【0052】)から,本願発明の「前記第1層間絶縁膜と前記第2層間絶縁膜の間に介在し,エッチング停止層として機能するバリア絶縁膜」に相当すると認められる。
エ 引用発明1の「プラグ」は,「層間絶縁膜15」に埋め込まれており,前記アと合わせ,さらに,導電性を有するCuを用いていること(前記(2)ア(イ)【0061】)から,本願発明の「少なくとも一部が前記第2層間絶縁膜中に形成されている導電材」に相当すると認められる。
オ 引用発明1の「保護絶縁膜14」は,「絶縁性バリア膜7,保護絶縁膜14,層間絶縁膜15の順に積層」され,前記アと合わせ,かつ「保護絶縁膜14は,抵抗変化素子22にダメージを与えることな」い(前記(2)ア(イ)【0057】)から,本願発明の「前記バリア絶縁膜と前記第2層間絶縁膜との間に,前記抵抗変化素子を保護する保護絶縁膜」に相当すると認められる。
カ 引用発明1の「絶縁性バリア膜7に形成された開口部にて,下部電極となる第1配線上に抵抗変化素子膜,第1上部電極,及び第2上部電極の順に積層した抵抗変化素子」は,本願発明の「前記抵抗変化素子は,前記第1配線の一部と兼用の下部電極と,前記バリア絶縁膜の層に形成され,前記第1配線と電気的に接続されている抵抗変化層と,前記バリア絶縁膜の層に形成され,前記抵抗変化層及び前記導電材と電気的に接続されている上部電極と,を有し,前記上部電極は,前記抵抗変化層上に配された第1上部電極と,前記第1上部電極に配された第2上部電極と,を有する」に相当すると認められる。
キ してみると,本願発明と引用発明1とは,下記クの点で一致するが,下記ケの点で相違すると認められる。
ク 一致点
「抵抗変化素子と,
第1層間絶縁膜と,
前記第1層間絶縁膜より上方に形成された第2層間絶縁膜と,
少なくとも一部が前記第1層間絶縁膜中に形成されている第1配線と,
前記第1層間絶縁膜と前記第2層間絶縁膜の間に介在し,エッチング停止層として機能するバリア絶縁膜と,
少なくとも一部が前記第2層間絶縁膜中に形成されている導電材と,
前記バリア絶縁膜と前記第2層間絶縁膜との間に,前記抵抗変化素子を保護する保護絶縁膜と,
を備え,
前記抵抗変化素子は,前記第1配線の一部と兼用の下部電極と,前記バリア絶縁膜の層に形成され,前記第1配線と電気的に接続されている抵抗変化層と,前記バリア絶縁膜の層に形成され,前記抵抗変化層及び前記導電材と電気的に接続されている上部電極と,を有し,
前記上部電極は,前記抵抗変化層上に配された第1上部電極と,前記第1上部電極に配された第2上部電極と,を有する,
ことを特徴とする半導体装置。」
ケ 相違点
本願発明においては,「前記第2上部電極の上面と前記バリア絶縁膜の上面とは同一面を形成し,前記抵抗変化層,前記第1上部電極及び前記第2上部電極と,前記保護絶縁膜との界面は平坦である」のに対し,引用発明1においては,第2上部電極の上面と絶縁性バリア膜7の上面とは同一面でなく,抵抗変化素子膜,第1上部電極,及び第2上部電極と,保護絶縁膜14の界面は平坦でない点。
(5)相違点についての検討
ア 引用発明2には,半導体装置において,CMPを行うことで記憶部が分離された構造が開示されている。そして,引用文献2には,下部電極と上部電極で挟んだ記憶部RMが抵抗変化を生じるものであることが記載されている(前記(3)ア(イ)及び(ウ))ので,引用発明1と引用発明2とは,下部電極と上部電極で挟んだ抵抗変化部からなる半導体装置という点で技術分野が関連しており,また,引用発明1においてドライエッチングにより抵抗変化部の上部電極及び抵抗変化素子膜を切断して周囲と分離しているところ(前記(2)ア(ウ)【0080】),抵抗変化部を分離するという共通の機能を有し関連する技術分野の引用発明2を採用してドライエッチングによる構造と置き換えることは,当業者が容易になし得ることである。
そしてこの際に,エッチングする際のハードマスクとなる引用文献1に記載されたハードマスク膜12(前記(2)ア(イ)【0056】)が不要となることは当業者にとって明らかであるから,ハードマスク膜12の下の第2上部電極の上面と絶縁性バリア膜の上面とを同一面とすることは容易に導かれることであるし,この同一面の上に引用発明1の開示のとおり保護絶縁膜を形成すれば,抵抗変化素子膜,第1上部電極,及び第2上部電極と,保護絶縁膜の界面は平坦であることも,容易に導かれることである。
イ 審判請求人は,「引用文献1の発明において,第1上部電極(10),第2上部電極(11)を積層した後,引用文献2のCMPを適用して,本願の図4(h)と同様の構造とした場合,その後,引用文献1の図4(C)及び図5(A)の工程を行うと,絶縁性バリア膜(7)がドライエッチングされ,第1配線(5)が露出してしまい,第1配線(5)を形成する金属がドライエッチングされることで配線が破壊されてしまう。すなわち,引用文献1に記載された発明に引用文献2に記載された発明を組み合わせた場合,引用文献1に記載された発明において意図したデバイス構造を形成すること(例えば,図4(B)?図5に示すプロセスを経て,図1に示すデバイス構造を形成すること)は不可能となる。」(審判請求書の「請求の理由」5.(1))と主張するが,前記アで説示したとおり,引用文献1に記載されたドライエッチングによる構造を共通の機能を有する引用文献2に記載されたCMPによる構造に置き換えれば,審判請求人が主張するようなCMPを行った上でドライエッチングすることは起こらないから,これを前提とする主張は根拠を欠くものである。
(6)本願発明の効果について
本願発明の効果は,引用発明1及び2の構成から当業者が予測できる程度のもので,格別なものではない。
(7)まとめ
本願発明は,引用文献1及び2に記載された発明に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許を受けることができない。

4 結言
したがって,本願の請求項1に係る発明は,特許法第29条第2項の規定により,特許を受けることができないから,その余の請求項について検討するまでもなく,本願は拒絶されるべきものである。

よって,結論のとおり審決する。
 
審理終結日 2016-12-02 
結審通知日 2016-12-06 
審決日 2016-12-19 
出願番号 特願2012-546970(P2012-546970)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 573- Z (H01L)
最終処分 不成立  
前審関与審査官 小山 満宮本 博司加藤 俊哉  
特許庁審判長 飯田 清司
特許庁審判官 小田 浩
深沢 正志
発明の名称 半導体装置及びその製造方法  
代理人 加藤 朝道  
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