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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1325506
審判番号 不服2016-62  
総通号数 208 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-04-28 
種別 拒絶査定不服の審決 
審判請求日 2016-01-04 
確定日 2017-02-23 
事件の表示 特願2012-104229「半導体装置」拒絶査定不服審判事件〔平成25年11月14日出願公開、特開2013-232561〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成24年4月27日の出願であって、平成27年3月19日付けで審査請求がなされ、同年5月26日付けで拒絶理由が通知され、同年7月31日付けで意見書が提出されるとともに、同日付けで手続補正がなされたが、同年9月15日付けで拒絶査定がなされたものである。
これに対して、平成28年1月4日付けで拒絶査定不服審判が請求されるとともに、同日付けで手続補正がなされたものである。

第2 平成28年1月4日付けの手続補正についての却下の決定

[補正却下の結論]
平成28年1月4日付けの手続補正を却下する。

[理由]

1 補正の内容
(1)本件補正後の特許請求の範囲の記載
平成28年1月4日付けの手続補正(以下、「本件補正」という。)により補正された特許請求の範囲の請求項1に係る記載は次のとおりである。(なお、下線は、補正の箇所を示すものとして審判請求人が付加したものである。)
「第1導電型炭化珪素基板と、
前記第1導電型炭化珪素基板の表面に形成された、前記第1導電型炭化珪素基板よりも低不純物濃度の第1導電型炭化珪素層と、
前記第1導電型炭化珪素層の内部に選択的に形成された第2導電型領域と、
前記第1導電型炭化珪素層および前記第2導電型領域の表面に形成された第2導電型炭化珪素層と、
前記第2導電型炭化珪素層の内部に選択的に形成され、深さ方向に前記第2導電型炭化珪素層を貫通し前記第1導電型炭化珪素層に接する第1導電型領域と、
前記第2導電型炭化珪素層の内部に形成された第1導電型ソース領域と、
前記第2導電型炭化珪素層の内部に形成され、かつ前記第1導電型ソース領域の第1導電型領域側に対して反対側に配置された第2導電型高濃度領域と、
前記第2導電型高濃度領域および第1導電型ソース領域に電気的に接続されたソース電極と、
前記第1導電型ソース領域から前記第1導電型領域に跨って、第2導電型炭化珪素層の前記第1導電型ソース領域と前記第1導電型領域とに挟まれた部分の表面にゲート絶縁膜を介して形成されたゲート電極と、
前記第1導電型炭化珪素基板の裏面に形成されたドレイン電極と、
を備え、
前記第1導電型領域の不純物濃度は、1.0×10^(16)cm^(-3)?4.0×10^(16)cm^(-3)の範囲内にあり、
前記第1導電型領域の幅は、2.0μmよりも広く、3.0μm以下の範囲内にあることを特徴とする半導体装置。」

(2)補正前の特許請求の範囲の記載
本件補正前の特許請求の範囲の請求項1に係る記載は次のとおりである。
「第1導電型炭化珪素基板と、
前記第1導電型炭化珪素基板の表面に形成された、前記第1導電型炭化珪素基板よりも低不純物濃度の第1導電型炭化珪素層と、
前記第1導電型炭化珪素層の内部に選択的に形成された第2導電型領域と、
前記第1導電型炭化珪素層および前記第2導電型領域の表面に形成された第2導電型炭化珪素層と、
前記第2導電型炭化珪素層の内部に選択的に形成され、深さ方向に前記第2導電型炭化珪素層を貫通し前記第1導電型炭化珪素層に接する第1導電型領域と、
前記第2導電型炭化珪素層の内部に形成された第1導電型ソース領域と、
前記第2導電型炭化珪素層の内部に形成され、かつ前記第1導電型ソース領域の第1導電型領域側に対して反対側に配置された第2導電型高濃度領域と、
前記第2導電型高濃度領域および第1導電型ソース領域に電気的に接続されたソース電極と、
前記第1導電型ソース領域から前記第1導電型領域に跨って、第2導電型炭化珪素層の前記第1導電型ソース領域と前記第1導電型領域とに挟まれた部分の表面にゲート絶縁膜を介して形成されたゲート電極と、
前記第1導電型炭化珪素基板の裏面に形成されたドレイン電極と、
を備え、
前記第1導電型領域の不純物濃度は、1.0×10^(16)cm^(-3)よりも高く、5.0×10^(16)cm^(-3)以下の範囲内にあり、
前記第1導電型領域の幅は、2.0μmよりも広く、3.0μm以下の範囲内にあることを特徴とする半導体装置。」

2 補正の適否について
(1)補正の目的について
補正後の請求項1に係る発明は、補正前の請求項1に係る発明に対応し、補正後の請求項1に係る発明は、補正前の請求項1に係る発明に次の補正がなされたものである。(なお、下線は、当審において付与した。以下、同じ。)

(a)補正前の請求項1の「前記第1導電型領域の不純物濃度は、1.0×10^(16)cm^(-3)よりも高く、5.0×10^(16)cm^(-3)以下の範囲内にあり」について、補正後の請求項1において「前記第1導電型領域の不純物濃度は、1.0×10^(16)cm^(-3)?4.0×10^(16)cm^(-3)の範囲内にあり」とする補正。

補正事項(a)について検討すると、当初明細書【0023】に「したがって、図2,3に示す結果より、n型領域12の幅L_(JFET)が0.8μm?3.0μmの範囲内となり、かつn型領域12の不純物濃度が1.0×10^(16)cm^(-3)?5.0×10^(16)cm^(-3)の範囲内となるようにn型領域12を形成することで、低オン抵抗特性と高耐圧特性とをほぼ両立させることができる。」と記載されているから、補正事項(a)により補正された部分は、当初明細書等に記載されているものと認められ、補正事項(a)は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものではない。したがって、補正事項(a)は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。
しかし、補正事項(a)は、補正前の「1.0×10^(16)cm^(-3)よりも高く、5.0×10^(16)cm^(-3)以下の範囲」を「1.0×10^(16)cm^(-3)?4.0×10^(16)cm^(-3)の範囲」とするものであるから、補正前に規定した範囲以外(即ち、「1.0×10^(16)cm^(-3)」。)の範囲を含むものであり、特許法第17条の2第5項に掲げる、特許請求の範囲の減縮を目的とするものに該当しない。また、請求項の削除、不明りょうな記載の釈明、誤記の訂正に該当しないことも明らかである。
さらに、補正事項(a)は、補正前の請求項に記載された範囲以外の発明を含むものであるから、特許法第17条の2第4項の規定に適合しないことも明らかである。

(b)小括
したがって、上記補正は、特許法第17条の2第3項に規定する要件を満たすものの、特許法第17条の2第4項の規定に適合せず、また、特許法第17条の2第5項に掲げる要件に該当しない。

つぎに、仮に、本件補正が、特許法第17条の2第4項の規定に適合するとともに、特許法第17条の2第5項第2号に規定された「特許請求の範囲の減縮(第三十6条第5項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。)」を目的とするものに該当するとして、補正後の請求項に係る発明が、特許出願の際独立して特許を受けることができるものであるかについて以下に検討する。

(2)進歩性について
補正後の請求項1に係る発明(以下、「本件補正発明」という。)は、手続補正書によって補正された明細書、特許請求の範囲及び図面の記載からみて、上記[理由]1の「(1)本件補正後の特許請求の範囲の記載」の請求項1に記載された事項により特定されるとおりのものである。

(a)各引用例について
(a-1)引用例1の記載について
原査定の拒絶の理由に引用された、本願出願日前に日本国内で頒布された刊行物である特開2008-98536号公報(以下、「引用例1」という。)には、図面とともに、以下のことが記載されている。

(ア)「【請求項1】
第1伝導型の高濃度炭化ケイ素基板(1)表面に形成された第1伝導型の低濃度炭化ケイ素の第1の堆積膜(2)と、
その上に形成された第2伝導型の低濃度炭化ケイ素の第2の堆積膜(32)と、
第1伝導型の低濃度炭化ケイ素が残された部分欠如部(24)を有するように前記第1の堆積膜内に選択的に形成された第2伝導型の高濃度ゲート領域(31)と、
前記第2の堆積膜内に形成される前記部分欠如部が投影される領域に該第2の堆積膜を貫通する第1伝導型の第1の低濃度打ち返し領域(40)と該第1の低濃度打ち返し領域に隣接した第2伝導型の低濃度ゲート領域(11,12)と該第2の堆積膜を貫通する第1伝導型の第2の低濃度打ち返し領域(41,42)と該第2の低濃度打ち返し領域に少なくともその一部が形成された第1伝導型の高濃度ソース領域(51,52)と、
前記第2の堆積膜の表面上に形成されたゲート絶縁膜(6)と、
該ゲート絶縁膜を介して、少なくとも前記低濃度ゲート領域上に形成されたゲート電極(7)と、
前記第1伝導型の高濃度炭化ケイ素基板の裏面に低抵抗接続されたドレイン電極(10)と、
前記第1伝導型の高濃度ソース領域および第2伝導型の第2の堆積膜の一部に低抵抗接続されているソース電極(9)と、
から構成されている炭化ケイ素半導体装置。」
(イ)「【0022】
以下の本発明について具体的実施形態を示しながら詳細に説明する。
[実施形態1]
図1は本発明第1の実施形態のSiC縦型MOSFETの単位セルの断面図である。この構造では、高濃度に窒素がドープされたn型SiC基板1上に、ドーピング濃度が約5x10^(15) cm^(-3)、厚さ15umのn型ドリフト層2が堆積される。その表面から深さ0.5umに渡ってアルミニウムがドーピングされたｐ型層31が形成され、該ｐ型層31には幅1.0?2.0μmの部分欠如部24が設けられる。ｐ型層31の表面ならびに部分欠如部24のn型ドリフト層2の表面上に厚さ約0.5μmのｐ型層 32が堆積される。ｐ型層32の部分欠如部24の厚さ方向に投影された付近には窒素のドーピングによってｐ型からn型へ打ち返された第1の打ち返し層40がｐ型層32を貫通してn型層2に達する深さにまで形成される。該第1の打ち返し層40の両端から距離aだけ離れた位置に第1の打ち返し層40と同じくｐ型からn型へ打ち返された第2の打ち返し層41,42が形成される。該第1の打ち返し層40と第2の打ち返し層41および42とによて挟まれた部分のｐ型層32の表面層にチャネル領域11および12が形成され、それぞれのチャネル領域の間隔は同じである。該第2の打ち返し層内に少なくとも一方の端が位置するように高濃度のリンがドーピングされたn型ソース層51および52が形成されている。前記した第1の打ち返し層40,チャネル領域11,12,および第2の打ち返し層41,42とn型ソース層51,52の表面上の部分にはゲート絶縁膜6を介して多結晶シリコン膜のゲート電極7設けられ、ゲート電極7上には層間絶縁膜8を介してn型ソース層51および52の表面とｐ型層32表面に低抵抗接続されたソース電極9が形成される。また、高濃度n型基板1の裏面にはドレイン電極10が低抵抗接続されている。」
(ウ)「【0025】
図2の(a)ないし(e)、および図3の(f)ないし(j)は、本発明第1の実施形態のSiC縦型MOSFETの製造工程を示す図である。それぞれ単位セルの断面図を示す。まず5x10^(18) cm^(-3)の窒素がドーピングされた厚さ約300umの高濃度n型基板1上に5x10^(15) cm^(-3)の窒素をドーピングした低濃度n型ドリフト層2を15umの厚さに堆積する(a)。次いで高濃度p型層31を形成するために、マスク130を使用したp型不純物イオン注入3aを行う(b)。マスク130は、表面上に減圧CVD法により堆積した厚さ1um のSiO2膜をフォトリソグラフィによりパターン加工して形成する。p型不純物イオン注入3aはアルミニウムイオンを基板温度500 ℃、加速エネルギー40 keV?250 keV、注入量2x1018 cm-3として実施した。マスクを除去した後、表面に5x10^(15) cm^(-3)のアルミニウムがドープされた低濃度p型層32を0.5 umの厚さに堆積する(c)。その後、低濃度ｐ型層32の表面に再び減圧CVD法により堆積した厚さ約1umのSiO2膜マスク140をフォトリソグラフィによりパターン加工する。マスク140は、高濃度ｐ型層31の部分欠如部24の厚さ方向に投影された位置に第1の開口部141およびその両端から幅約1.0μmの距離aだけ離れた左右の位置に幅約1.5の第2の開口部142が形成される。マスク140を使用してn型不純物イオン注入4aを行う(d)。n型不純物イオン注入4aは、窒素イオンを室温にて加速エネルギー40 keV?250 keV、注入量1x10^(16) cm^(-3)とし、マスクの第1の開口部141および第2の開口部142の位置に、ｐ型からn型に打ち返された第1の打ち返し層40および第2の打ち返し層41,42が形成される。マスク140を除去した後、n型ソース層51および52を形成するためにマスク150を使用したn型不純物イオン注入5aを行う(e)。マスク150には、前記第2の打ち返し層41,42の表面付近にそれぞれ開口部151,152がフォトリソグラフィにより形成される。該開口部151,152は、その一方の端が前記第2の打ち返し層41,42の表面上に位置するよう、それぞれ約1.5μmの幅で形成される。n型不純物イオン注入5aは燐イオンを基板温度500 ℃、加速エネルギー40 keV?250 keV、注入量2x10^(20) cm^(-3)である。マスク150を除去した後、アルゴン雰囲気中にて1500℃で30分間にわたる活性化アニールを行う。これによって既にイオン注入されていた高濃度ｐ型層31,第1の打ち返し層40および第2の打ち返し層41,42、そしてn型ソース層51,52のすべての注入イオンが活性化されてそれぞれの導電型の領域が形成される。次いで、1200℃、140分の熱酸化をして厚さ40 nmのゲート絶縁膜6を形成し(f)、その上に減圧CVD法によって堆積した0.3umの多結晶シリコンをフォトリソグラフィによりパターン加工してゲート電極7を形成する(g)。さらに、多結晶シリコン膜が被覆された部分以外のCVD堆積膜を除去する(h)。その後、減圧CVD法により表面上に0.5 umの層間絶縁膜8を堆積し、その層間絶縁膜8に窓を開け(i)、n型ソース層51,52とp型層32の表面に共通のソース電極9およびn型SiC基板1の表面にドレイン電極10をそれぞれ低抵抗接続してデバイスを完成する。」
(エ)図1


上記(ア)?(エ)の記載を参照すると、次のことがいえる。

(あ)上記(イ)の記載から、引用例1に記載された発明は、「SiC縦型MOSFET」であることがわかる。
(い)上記(イ)の記載から、引用例1に記載された発明は、高濃度に窒素がドープされたn型SiC基板1上に、n型ドリフト層2が堆積されていることがわかり、また、上記(ア)の記載から、この「n型SiC基板1」および「n型ドリフト層2」は、「第1伝導型の高濃度炭化ケイ素基板」および「第1伝導型の低濃度炭化ケイ素の堆積膜」であることがわかる。
(う)上記(イ)の記載から、引用例1に記載された発明は、n型ドリフト層2の表面から深さ0.5umに渡ってアルミニウムがドーピングされたｐ型層31が形成され、該ｐ型層31には幅1.0?2.0μmの部分欠如部24が設けられていることがわかる。
(え)上記(イ)の記載から、引用例1に記載された発明は、ｐ型層31の表面ならびに部分欠如部24のn型ドリフト層2の表面上に厚さ約0.5μmのｐ型層32が堆積されることがわかる。
(お)上記(イ)の記載から、引用例1に記載された発明は、ｐ型層32の部分欠如部24の厚さ方向に投影された付近には窒素のドーピングによってｐ型からn型へ打ち返された第1の打ち返し層40がｐ型層32を貫通してn型層2に達する深さにまで形成されていることがわかる。
(か)上記(イ)の記載から、引用例1に記載された発明は、ｐ型層32に該第1の打ち返し層40の両端から距離aだけ離れた位置に第1の打ち返し層40と同じくｐ型からn型へ打ち返された第2の打ち返し層41,42が形成され、ｐ型層32に該第2の打ち返し層内に少なくとも一方の端が位置するように高濃度のリンがドーピングされたn型ソース層51および52が形成されることがわかる。
(き)上記(イ)の記載から、引用例1に記載された発明は、n型ソース層51および52の表面とｐ型層32の表面に低抵抗接続されたソース電極9を有することがわかる。
(く)上記(イ)の記載から、引用例1に記載された発明は、第1の打ち返し層40,チャネル領域11,12およびn型ソース層51,52の表面上の部分にはゲート絶縁膜6を介して多結晶シリコン膜のゲート電極7が設けられていることがわかる。
(け)上記(イ)の記載から、引用例1に記載された発明は、高濃度n型基板1の裏面にはドレイン電極10が低抵抗接続されていることがわかる。
(こ)上記(ウ)の記載から、引用例1に記載された発明は、ｐ型層31は、マスク130を使用し、p型不純物イオン注入3aを行うことにより形成されることがわかる。
(さ)上記(ウ)の記載から、引用例1に記載された発明は、打ち返し層40が、アルミニウムがドープされた低濃度ｐ型層32に、マスク140を使用して、窒素イオンを注入し、ｐ型からn型に打ち返されることにより形成されていることがわかる。
(し)上記(エ)図1から、打ち返し層40の幅は、部分欠如部24の幅よりも大きいことがわかる。

上記(あ)?(し)の事項を踏まえると、引用例1には、実質的に次の発明(以下、「引用例1発明」という。)が記載されているものと認められる。

「第1伝導型の高濃度炭化ケイ素基板であるn型SiC基板1と、
前記n型SiC基板1上に堆積された、第1伝導型の低濃度炭化ケイ素の堆積膜であるn型ドリフト層2と、
前記n型ドリフト層2の表面から深さ0.5umに渡ってマスクを使用して、アルミニウムがドーピングされたｐ型層31と、
前記ｐ型層31に設けられた、幅1.0?2.0μmの部分欠如部24と、
前記ｐ型層31の表面ならびに前記部分欠如部24の前記n型ドリフト層2の表面上に厚さ約0.5μmに堆積された、アルミニウムがドープされたｐ型層32と、
前記ｐ型層32の前記部分欠如部24の厚さ方向に投影された付近に前記ｐ型層32を貫通して前記n型ドリフト層2に達する深さにまでマスクを使用して形成された、ｐ型からn型へ打ち返された第1の打ち返し層40と、
前記ｐ型層32に形成された、n型ソース層51および52と、
前記n型ソース層51および52の表面と前記ｐ型層32の表面に低抵抗接続されたソース電極9と、
前記第1の打ち返し層40,チャネル領域11,12および前記n型ソース層51,52の表面上の部分にゲート絶縁膜6を介して設けられている多結晶シリコン膜のゲート電極7と、
前記n型SiC基板1の裏面に接続されたドレイン電極10と、
を備え、
前記打ち返し層40の幅は、前記部分欠如部24の幅よりも大きい、
SiC縦型MOSFET。」

(a-2)引用例2の記載について
原査定の拒絶の理由に引用された、本願出願日前に日本国内で頒布された刊行物である特開2011-165861号公報(以下、「引用例2」という。)には、図面とともに、以下のことが記載されている。

(ア)「【0007】
MOSFETの素子容量を低減させる他の方法としては、ｐ型ウェル領域の間のn型領域(JFET領域)の幅を狭くして、ドレイン側から見た実質的なゲート電極の幅を短縮することが考えられる。しかしJFET領域のドーピング濃度を維持して幅だけを短縮させると素子抵抗が増大するため、JFET領域の小幅化に伴って高濃度化も必要になる。しかしJFET領域の高濃度化は、素子耐圧の低下、あるいは、電圧印加時におけるゲート絶縁膜中の電界強度の上昇を招くことが懸念される。電圧印加時におけるゲート絶縁膜中の電界強度が高くなると、絶縁破壊を招く恐れが生じるため、素子の信頼性が低下する。従って、JFET領域の幅とドーピング濃度は、MOSFETの電気的特性および信頼性を左右する極めて重要なものである。
【0008】
チャネル移動度を向上させるためにｐ型ウェル領域の表面付近(チャネル領域)のドーピング濃度を低くした構造を有するMOSFETにおいて、JFET領域の幅およびドーピング濃度の設定手法についての詳細はあまり知られていない。特に、動特性としてのスイッチング損失を低減させるための、JFET領域の幅およびドーピング濃度の設定手法については、本発明者等の知る限り、全く把握されていない。
【0009】
本発明は以上のような課題を解決するためになされたものであり、素子抵抗、耐圧、電圧印加時のゲート絶縁膜中電界強度およびスイッチング損失の全てに渡って優れた特性を実現できる炭化珪素半導体素子を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明に係るSiC半導体素子は、SiC基板と、前記SiC基板上に形成された第1導電型のドリフト層と、前記ドリフト層の上部に選択的に形成された第2導電型のウェル領域と、前記ウェル領域内に選択的に形成された第1導電型のソース領域と、前記ドリフト層上部において前記ウェル領域に隣接し、当該ドリフト層の他の部分よりドーピング濃度の高い第1導電型のJFET領域と、前記ドリフト層上にゲート絶縁膜を介して配設され、前記ソース領域、前記JFET領域およびその間の前記ウェル領域上に跨るゲート電極とを有する基本単位構造を少なくとも1以上備え、前記ウェル領域において、前記JFET領域と前記ソース領域との間の部分であるチャネル形成部のドーピング濃度は上面部で最小になり、前記ウェル領域の底部のドーピング濃度は前記ソース領域の下の部分と前記チャネル形成部の下の部分とで同じであり、前記JFET領域のドーピング濃度をN_(JFET)[/cm^(3)]、基本単位構造における前記JFET領域の最小幅をL_(JFET)[μm]とそれぞれ定義すると、N_(JFET)≧6×10^(15)+3.8×10^(16)×2L_(JFET)^(-2.5)、N_(JFET)≦8×10^(15)+1.4×10^(17)×2L_(JFET)^(-3.15)、0.6μm≦2L_(JFET)≦2μmの関係を充たすものである。」

(イ)「【0025】
ウェルコンタクト部3dは、チャネル形成部3cと同様のドーピングプロファイルでもよいが、ソース電極9に接続する最表面部のドーピング濃度が、例えば5?50×10^(18)/cm^(3)程度と高くなるように、その部分だけにイオン注入を別途行ってもよい。これによりウェルコンタクト部3dとソース電極9とのコンタクト抵抗を下げることができる。」

上記(ア)より引用例2には、次の事項(以下、「引用例2記載事項-1」という。)が記載されていると認められる。

「MOSFETの、素子抵抗、耐圧、電圧印加時のゲート絶縁膜中電界強度およびスイッチング損失の全てに渡って優れた特性を実現でするために、JFET領域のドーピング濃度をN_(JFET)[/cm^(3)]、基本単位構造における前記JFET領域の最小幅をL_(JFET)[μm]とそれぞれ定義すると、N_(JFET)≧6×10^(15)+3.8×10^(16)×2L_(JFET)^(-2.5)、N_(JFET)≦8×10^(15)+1.4×10^(17)×2L_(JFET)^(-3.15)、0.6μm≦2L_(JFET)≦2μmの関係を充たすものとすること。」

また、上記(イ)より引用例2には、次の事項(以下、「引用例2記載事項-2」という。)が記載されていると認められる。

「ウェルコンタクト部3dとソース電極9とのコンタクト抵抗を下げるために、ウェルコンタクト部3dのソース電極9に接続する最表面部のドーピング濃度を高くすること。」

(b)対比・判断
(b-1)本件補正発明と引用例1発明とを対比する。
(ア)引用例1発明の「n型SiC基板1」「n型ドリフト層2」「ｐ型層31」「ｐ型層32」「第1の打ち返し層40」「n型ソース層51および52」「ソース電極9」「ゲート絶縁膜6」「ゲート電極7」「ドレイン電極10」「SiC縦型MOSFET」は、本件補正発明の「第1導電型炭化珪素基板」「第1導電型炭化珪素層」「第2導電型領域」「第2導電型炭化珪素層」「第1導電型領域」「第1導電型ソース領域」「ソース電極」「ゲート絶縁膜」「ゲート電極」「ドレイン電極」「半導体装置」に相当する。
(イ)引用例1発明の「前記n型ソース層51および52の表面と前記ｐ型層32の表面に低抵抗接続されたソース電極9」の「前記n型ソース層51および52」と、本件補正発明の「前記第2導電型高濃度領域および第1導電型ソース領域に電気的に接続されたソース電極」の「前記第2導電型高濃度領域」とは、「第2導電型炭化珪素層」である点では変わりないから、引用例1発明の「前記n型ソース層51および52の表面と前記ｐ型層32の表面に低抵抗接続されたソース電極9」と本件補正発明の「前記第2導電型高濃度領域および第1導電型ソース領域に電気的に接続されたソース電極」は、前記第2導電型炭化珪素層および第1導電型ソース領域に電気的に接続されたソース電極である点で共通する。

そうすると、本件補正発明と引用例1発明とは、以下の点で一致し、また、相違する。

[一致点]
「第1導電型炭化珪素基板と、
前記第1導電型炭化珪素基板の表面に形成された、前記第1導電型炭化珪素基板よりも低不純物濃度の第1導電型炭化珪素層と、
前記第1導電型炭化珪素層の内部に選択的に形成された第2導電型領域と、
前記第1導電型炭化珪素層および前記第2導電型領域の表面に形成された第2導電型炭化珪素層と、
前記第2導電型炭化珪素層の内部に選択的に形成され、深さ方向に前記第2導電型炭化珪素層を貫通し前記第1導電型炭化珪素層に接する第1導電型領域と、
前記第2導電型炭化珪素層の内部に形成された第1導電型ソース領域と、
前記第2導電型炭化珪素層および第1導電型ソース領域に電気的に接続されたソース電極と、
前記第1導電型ソース領域から前記第1導電型領域に跨って、第2導電型炭化珪素層の前記第1導電型ソース領域と前記第1導電型領域とに挟まれた部分の表面にゲート絶縁膜を介して形成されたゲート電極と、
前記第1導電型炭化珪素基板の裏面に形成されたドレイン電極と、
を備えることを特徴とする半導体装置。」
[相違点1]
本件補正発明は、「前記第2導電型炭化珪素層の内部に形成され、かつ前記第1導電型ソース領域の第1導電型領域側に対して反対側に配置された第2導電型高濃度領域」を有し、「ソース電極」は「前記第2導電型高濃度領域」に接続されているのに対して、引用例1発明はｐ型層32に「第2導電型高濃度領域」に対応する構成を有しておらず、また、ソース電極9と「第2導電型高濃度領域」に対応する構成との接続を有していない点。
[相違点2]
本件補正発明は、「前記第1導電型領域の不純物濃度は、1.0×10^(16)cm^(-3)?4.0×10^(16)cm^(-3)の範囲内にあり、前記第1導電型領域の幅は、2.0μmよりも広く、3.0μm以下の範囲内にある」としているのに、引用例1発明は、対応する限定を有していない点。

(b-2)以下、上記相違点について検討する。
[相違点1]について
一般に半導体装置では、損失低減等のためにソース電極とのコンタクト部のコンタクト抵抗が低いことが求められているところ、引用例2記載事項-2にあるように、ウェルコンタクト部(本件補正発明の「第2導電型炭化珪素層」に相当する。)とソース電極とのコンタクト抵抗を下げるために、ウェルコンタクト部のソース電極に接続する最表面部(本件補正発明の「第2導電型高濃度領域」に相当する。)のドーピング濃度を高くすることは、公知の技術である。
そして、引用例1発明においても、コンタクト抵抗を下げるようにすることが有用であることは、当業者に明らかであるから、ソース電極9とｐ型層32を接続する際に、引用例2記載事項-2に記載された公知技術を採用し、本件補正発明と同様に、「前記第2導電型炭化珪素層の内部に形成され、かつ前記第1導電型ソース領域の第1導電型領域側に対して反対側に配置された第2導電型高濃度領域」を有し、「前記第2導電型高濃度領域および第1導電型ソース領域に電気的に接続されたソース電極」とすることは、当業者が容易に想到し得た事項である。
[相違点2]について
引用例1発明の「第1の打ち返し層40」の幅は、1.0?2.0μmの幅を有する「部分欠如部24」よりも広いことから、本件補正発明の「2.0μmよりも広く、3.0μm以下の範囲内」にあるものを含むことは明らかである。
また、引用例2記載事項-1にあるように、MOSFETを優れた特性とするために、JFET領域のドーピングの幅(本件補正発明の「第1導電型領域の幅」に対応する。)と濃度(本件補正発明の「第1導電型領域の不純物濃度」に相当する。)を考慮することは適宜行われている公知技術である。
そして、引用例1発明において、「SiC縦型MOSFET」を優れた特性とするために、上記公知技術を適用し「第1の打ち返し層40」の濃度を、本件補正発明と同様の濃度とすることは、当業者が適宜為し得る事項である。
(例えば、引用例1発明において、「第1の打ち返し層40」の幅を2.0μm(引用例2の「2L_(JFET)=2μm」の場合に相当する。)とした場合、N_(JFET)≧6×10^(15)+3.8×10^(16)×2L_(JFET)^(-2.5)=6×10^(15)+3.8×10^(16)×2.0^(-2.5) =1.27×10^(16)となり、また、N_(JFET)≦8×10^(15)+1.4×10^(17)×2L_(JFET)^(-3.15)=8×10^(15)+1.4×10^(17)×2.0^(-3.15)=2.37×10^(16)となるから、「第1の打ち返し層40」の濃度は、1.0×10^(16)cm^(-3)?4.0×10^(16)cm^(-3)の範囲内にあると言える。)

(b-3)小括
そして、上記相違点を総合的に勘案しても、本件補正発明の奏する作用効果は、引用例1発明及び引用例2に記載された技術の奏する作用効果から予測される範囲内のものにすぎず、格別顕著なものということはできない。
よって、本件補正発明は、引用例1発明及び引用例2に記載された技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

(c)進歩性についての結論
したがって、本件補正発明は、引用例1発明及び引用例2に記載された技術に基づいて、当業者が容易に発明をすることができたものであり、特許法29条第2項の規定により特許を受けることができないから、特許出願の際独立して特許を受けることができないものである。

3 むすび
「2 補正の適否について」で検討したとおり、本件補正発明は、特許法第17条の2第4項の規定に適合せず、また、特許法第17条の2第5項に掲げる要件に該当しない。
仮に、本件補正が、特許法第17条の2第4項の規定に適合するとともに、特許法第17条の2第5項第2号に規定された「特許請求の範囲の減縮(第三十6条第5項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。)」を目的とするものに該当するとしても、本件補正発明は、特許出願の際独立して特許を受けることができるものではない。
したがって、本件補正は、特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので、同法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 補正却下の決定を踏まえた検討

(1)本願発明
平成28年1月4日付けの手続補正は、上記のとおり却下されたので、本願の請求項1に係る発明(以下、「本願発明」という。)は、平成27年7月31日付けの手続補正書によって補正された特許請求の範囲の請求項1に記載された事項により特定される次のとおりのものである。

「第1導電型炭化珪素基板と、
前記第1導電型炭化珪素基板の表面に形成された、前記第1導電型炭化珪素基板よりも低不純物濃度の第1導電型炭化珪素層と、
前記第1導電型炭化珪素層の内部に選択的に形成された第2導電型領域と、
前記第1導電型炭化珪素層および前記第2導電型領域の表面に形成された第2導電型炭化珪素層と、
前記第2導電型炭化珪素層の内部に選択的に形成され、深さ方向に前記第2導電型炭化珪素層を貫通し前記第1導電型炭化珪素層に接する第1導電型領域と、
前記第2導電型炭化珪素層の内部に形成された第1導電型ソース領域と、
前記第2導電型炭化珪素層の内部に形成され、かつ前記第1導電型ソース領域の第1導電型領域側に対して反対側に配置された第2導電型高濃度領域と、
前記第2導電型高濃度領域および第1導電型ソース領域に電気的に接続されたソース電極と、
前記第1導電型ソース領域から前記第1導電型領域に跨って、第2導電型炭化珪素層の前記第1導電型ソース領域と前記第1導電型領域とに挟まれた部分の表面にゲート絶縁膜を介して形成されたゲート電極と、
前記第1導電型炭化珪素基板の裏面に形成されたドレイン電極と、
を備え、
前記第1導電型領域の不純物濃度は、1.0×10^(16)cm^(-3)よりも高く、5.0×10^(16)cm^(-3)以下の範囲内にあり、
前記第1導電型領域の幅は、2.0μmよりも広く、3.0μm以下の範囲内にあることを特徴とする半導体装置。」

(2)引用例
原査定の拒絶の理由に引用された引用例1および2には、上記「第2 [理由]2(2)(a)」に記載したとおりの事項が記載されている。

(3)対比・判断
(a)本願発明と引用例1発明とを対比する。
(ア)引用例1発明の「n型SiC基板1」「n型ドリフト層2」「ｐ層31」「ｐ型層32」「第1の打ち返し層40」「n型ソース層51および52」「ソース電極9」「ゲート絶縁膜6」「ゲート電極7」「ドレイン電極10」「SiC縦型MOSFET」は、本願発明の「第1導電型炭化珪素基板」「第1導電型炭化珪素層」「第2導電型領域」「第2導電型炭化珪素層」「第1導電型領域」「第1導電型ソース領域」「ソース電極」「ゲート絶縁膜」「ゲート電極」「ドレイン電極」「半導体装置」に相当する。
(イ)引用例1発明の「前記n型ソース層51および52の表面と前記ｐ型層32表面に低抵抗接続されたソース電極9」の「前記n型ソース層51および52」と、本願発明の「前記第2導電型高濃度領域および第1導電型ソース領域に電気的に接続されたソース電極」の「前記第2導電型高濃度領域」とは、「第2導電型炭化珪素層」である点では変わりないから、引用例1発明の「前記n型ソース層51および52の表面と前記p型層32表面に低抵抗接続されたソース電極9」と本願発明の「前記第2導電型高濃度領域および第1導電型ソース領域に電気的に接続されたソース電極」は、前記第2導電型炭化珪素層および第1導電型ソース領域に電気的に接続されたソース電極である点で共通する。

そうすると、本願発明と引用例1発明とは、以下の点で一致し、また、相違する。

[一致点]
「第1導電型炭化珪素基板と、
前記第1導電型炭化珪素基板の表面に形成された、前記第1導電型炭化珪素基板よりも低不純物濃度の第1導電型炭化珪素層と、
前記第1導電型炭化珪素層の内部に選択的に形成された第2導電型領域と、
前記第1導電型炭化珪素層および前記第2導電型領域の表面に形成された第2導電型炭化珪素層と、
前記第2導電型炭化珪素層の内部に選択的に形成され、深さ方向に前記第2導電型炭化珪素層を貫通し前記第1導電型炭化珪素層に接する第1導電型領域と、
前記第2導電型炭化珪素層の内部に形成された第1導電型ソース領域と、
前記第2導電型炭化珪素層および第1導電型ソース領域に電気的に接続されたソース電極と、
前記第1導電型ソース領域から前記第1導電型領域に跨って、第2導電型炭化珪素層の前記第1導電型ソース領域と前記第1導電型領域とに挟まれた部分の表面にゲート絶縁膜を介して形成されたゲート電極と、
前記第1導電型炭化珪素基板の裏面に形成されたドレイン電極と、
を備えることを特徴とする半導体装置。」
[相違点1]
本願発明は、「前記第2導電型炭化珪素層の内部に形成され、かつ前記第1導電型ソース領域の第1導電型領域側に対して反対側に配置された第2導電型高濃度領域」を有し、「ソース電極」は「前記第2導電型高濃度領域」に接続されているのに対して、引用例1発明はｐ型層32に「第2導電型高濃度領域」に対応する構成を有しておらず、また、ソース電極9と「第2導電型高濃度領域」に対応する構成との接続を有していない点。
[相違点2]
本願発明は、「前記第1導電型領域の不純物濃度は、1.0×10^(16)cm^(-3)よりも高く、5.0×10^(16)cm^(-3)以下の範囲内にあり、前記第1導電型領域の幅は、2.0μmよりも広く、3.0μm以下の範囲内にある」としているのに、引用例1発明は、対応する限定を有していない点。

(b)以下、上記相違点について検討する。
[相違点1]について
一般に半導体装置では、損失低減等のためにソース電極とのコンタクト部のコンタクト抵抗が低いことが求められているところ、引用例2記載事項-2にあるように、ウェルコンタクト部(本願発明の「第2導電型炭化珪素層」に相当する。)とソース電極とのコンタクト抵抗を下げるために、ウェルコンタクト部のソース電極に接続する最表面部(本願発明の「第2導電型高濃度領域」に相当する。)のドーピング濃度を高くすることは、公知の技術である。
そして、引用例1発明においても、コンタクト抵抗を下げるようにすることが有用であることは、当業者に明らかであるから、ソース電極9とｐ型層32を接続する際に、引用例2記載事項-2に記載された公知技術を採用し、本願発明と同様に、「前記第2導電型炭化珪素層の内部に形成され、かつ前記第1導電型ソース領域の第1導電型領域側に対して反対側に配置された第2導電型高濃度領域」を有し、「前記第2導電型高濃度領域および第1導電型ソース領域に電気的に接続されたソース電極」とすることは、当業者が容易に想到し得た事項である。

[相違点2]について
引用例1発明の「第1の打ち返し層40」の幅は、1.0?2.0μmの幅を有する「部分欠如部24」よりも広いことから、本願発明の「2.0μmよりも広く、3.0μm以下の範囲内」にあるものを含むことは明らかである。
また、引用例2記載事項-1にあるように、MOSFETを優れた特性とするために、JFET領域のドーピングの幅(本願発明の「第1導電型領域の幅」に対応する。)と濃度(本願発明の「第1導電型領域の不純物濃度」に相当する。)を考慮することは適宜行われている公知技術である。
そして、引用例1発明において、「SiC縦型MOSFET」を優れた特性とするために、上記公知技術を適用し「第1の打ち返し層40」の濃度を、本願発明と同様の濃度とすることは、当業者が適宜為し得る事項である。
(例えば、引用例1発明において、「第1の打ち返し層40」の幅を2.0μm(引用例2の「2L_(JFET)=2μm」の場合に相当する。)とした場合、N_(JFET)≧6×10^(15)+3.8×10^(16)×2L_(JFET)^(-2.5)=6×10^(15)+3.8×10^(16)×2.0^(-2.5) =1.27×10^(16)となり、また、N_(JFET)≦8×10^(15)+1.4×10^(17)×2L_(JFET)^(-3.15)=8×10^(15)+1.4×10^(17)×2.0^(-3.15)=2.37×10^(16)となるから、「第1の打ち返し層40」の濃度は、1.0×10^(16)cm^(-3)よりも高く、5.0×10^(16)cm^(-3)以下の範囲内にあると言える。)
(c)小括
そして、上記相違点を総合的に勘案しても、本願発明の奏する作用効果は、引用例1発明及び引用例2に記載された技術の奏する作用効果から予測される範囲内のものにすぎず、格別顕著なものということはできない。
よって、本願発明は、引用例1発明および引用例2記載の公知技術に基づいて当業者が容易に発明をすることができたものである。

(4)むすび
以上のとおり、本願発明は、引用例1発明および引用例2記載の公知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

したがって、本願は他の請求項について検討するまでもなく拒絶されるべきものである。

よって、結論のとおり審決する。
 
審理終結日 2016-12-19 
結審通知日 2016-12-20 
審決日 2017-01-06 
出願番号 特願2012-104229(P2012-104229)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 棚田 一也、恩田 和彦  
特許庁審判長 飯田 清司
特許庁審判官 小田 浩
深沢 正志
発明の名称 半導体装置  
代理人 酒井 昭徳  
代理人 酒井 昭徳  

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