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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1327799
審判番号 不服2016-17119  
総通号数 210 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-06-30 
種別 拒絶査定不服の審決 
審判請求日 2016-11-16 
確定日 2017-05-29 
事件の表示 特願2014-237566「半導体装置、及び半導体装置の製造方法」拒絶査定不服審判事件〔平成27年 7月30日出願公開、特開2015-138973、請求項の数(9)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成26年1月23日に出願された特願2014-10449号の出願の一部を平成26年11月25日に新たな出願としたものであって,その手続の経緯は以下のとおりである。
平成26年11月26日 審査請求
平成27年11月18日 拒絶理由通知
平成28年 1月28日 意見書・手続補正
平成28年 5月31日 拒絶理由通知
平成28年 7月20日 意見書・手続補正
平成28年 9月12日 拒絶査定(以下,「原査定」という。)
平成28年11月16日 審判請求

第2 原査定の概要
この出願の請求項1?7,9に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
記 (引用文献等については引用文献等一覧参照)
引用文献等一覧
1.特開2008-218514号公報
2.国際公開第2013/171873号
3.特開2012-069538号公報
4.特開2008-147587号公報
5.米国特許第6891234号明細書
・備考
●理由1(特許法第29条第2項)について

・請求項1
・引用文献等 1,2,5
出願人は、平成28年 7月20日付け手続補正書において「前記第1のコンタクト電極は前記フィン状半導体層が延在する方向に対して直交する方向且つ前記第1のゲート線が延在する方向に対して平行な方向において側壁状に形成される」点を補正し、平成28年 7月20日付け意見書において『引用文献2の図1(下記にコピー)によると、フィン状半導体層が延在する方向に対して直交する方向且つゲート配線が延在する方向に対して直交する方向において側壁状に形成されたポリシリコン115からなる第1のコンタクト電極、もしくはフィン状半導体層が延在する方向に対して平行な方向且つゲート配線が延在する方向に対して平行な方向において側壁状に形成されたポリシリコン115からなる第1のコンタクト電極が形成されています。
また、引用文献5の図13i(下記にコピー)によると、金属ソース・ドレイン230は、半導体228の水平方向に延在し、平面状の金属ソース・ドレイン230です。引用例5図13iにおいて、金属ソース・ドレイン230は平面状であるから、X方向Y方向に隣接するトランジスタの絶縁体Iおよび半導体228の上部に金属ソース・ドレイン230が接触します。
審査官殿は、「引用文献1記載の発明において、第3のゲート絶縁膜と金属からなる第1のコンタクト電極を備える構成とすることは当業者が容易に想到し得た事項である。」と指摘されていますが、引用文献1記載の発明において、引用文献2の発明を適用すると、引用文献2の第1のコンタクト電極はポリシリコンであるから、審査官殿記載の、「第3のゲート絶縁膜と金属からなる第1のコンタクト電極を備える構成とすること」にはなりません。
また、引用文献1記載の発明において、引用文献5の発明を適用すると、引用文献5の第1のコンタクト電極、すなわち金属ソース・ドレイン230は金属ですが、金属ソース・ドレイン230は半導体228の水平方向に延在し、金属ソース・ドレイン230は平面状ですから、X方向Y方向に隣接するトランジスタの絶縁体Iおよび半導体228の上部に金属ソース・ドレイン230が接触することとなります。
一方、本発明は(本願図1を下記にコピー)、フィン状半導体層が延在する方向に対して直交する方向且つゲート配線が延在する方向に対して平行な方向において側壁状に形成された金属からなる第1のコンタクト電極が形成されます。』
旨、主張している。
しかし、引用文献2の図1に、側壁状に形成されたポリシリコン115からなる第1のコンタクト電極が記載されており、引用文献5の図13iに、金属(230)からなる第1のコンタクト電極が記載されており、これらの技術を組み合わせて、金属からなる第1のコンタクト電極を側壁状に形成されたものとすることは、当業者が容易に想到し得た事項である。
したがって、出願人の主張は、採用できない。
よって、請求項1に係る発明は、引用文献1,2,5に記載された発明に基づいて、当業者であれば容易になし得たものであるから、依然として、特許法第29条第2項の規定により特許を受けることができない。

・請求項2,3
・引用文献等 1-5
出願人は、平成28年 7月20日付け意見書において『引用文献3は第1の電極と第2の電極を有するダブルMIS構造であり、ダブルMIS構造において、仕事関数の小さい金属Al,Ta等を用いて第1の電極4側のMIS界面をn型とすること、仕事関数の大きい金属Au,Ni等を用いて第2の電極6側のMIS界面をp型とすることが記載されています。
本発明の第1のコンタクト電極にダブルMIS構造を用いると、柱状半導体層の上部の片側がn型となり、柱状半導体層上部の他方の片側がp型となり、トランジスタとしての動作が困難となります。
一方、本発明において、・・・これはシングルMIS構造に関するものです。従って、本発明は、引用文献3に記載されている発明とは大きく異なります。』旨、主張している。
しかし、本願と同様のシングルMIS構造である引用文献5記載の発明において、第20欄第19-29行に、仕事関数が4.1eVであるAlを用いることが記載されており、引用文献1記載の発明において該構成を採用することは当業者が容易に想到し得た事項である。
また、n型とp型を使いわけるために、引用文献3に記載されるようなAu,Ni等の仕事関数が5.0?5.2eVの金属とすることも当業者が適宜なし得る事項である。
よって、請求項2,3に係る発明は、引用文献1-5に記載された発明に基づいて、当業者であれば容易になし得たものであるから、依然として、特許法第29条第2項の規定により特許を受けることができない。

・請求項4-6
・引用文献等 1,2,5
請求項4-6に係る発明は、引用文献1,2,5に記載された発明に基づいて、当業者であれば容易になし得たものであるから、依然として、特許法第29条第2項の規定により特許を受けることができない。

・請求項7
・引用文献等 1,2,5
出願人は、平成28年 7月20日付け意見書において『一方、本発明は、図2においてフィン状半導体層を形成するためのレジストを形成し、図3において基板をエッチングすることによりフィン状半導体層を形成し、図10においてフィン状半導体層に直交する方向にレジストを形成し、図11においてフィン状半導体層をエッチングすることで柱状半導体層を形成しています。フィン状半導体層とレジストは直交していることから、レジスト形成時に合わせずれが生じた場合においても、その結果得られるフィン状半導体層と柱状半導体層は等しい幅を有します。従って、本発明において、フィン状半導体層と柱状半導体層の幅は、レジストの合わせずれに依存しません。
上記のように、本発明のこの特有の構造とすることで、フィン状半導体層と柱状半導体層の幅は、レジストの合わせずれに依存せず、設計のとおりのフィン状半導体層と柱状半導体層の幅が得られるという効果が得られます。』旨、主張している。
しかし、上記主張は製造方法に関するものであり、物の発明である請求項7について、主張は認められない。
どのような製造方法を用いるかに関わらず、単に第1の柱状半導体層と第1のフィン状半導体層が同じ幅の構成を着想することは当業者が適宜なし得る事項である。
よって、請求項7に係る発明は、引用文献1,2,5に記載された発明に基づいて、当業者であれば容易になし得たものであるから、依然として、特許法第29条第2項の規定により特許を受けることができない。

・請求項9
・引用文献等 1,2,5
出願人は、平成28年 7月20日付け手続補正書において「前記第1のコンタクト電極は前記フィン状半導体層が延在する方向に対して平行な方向且つ前記第1のゲート配線が延在する方向に対して直交する方向において側壁状に形成されるのであって、前記第1のコンタクト電極の前記フィン状半導体層が延在する方向の幅は、前記第1のゲート配線の前記フィン状半導体層が延在する方向の幅と同じであることを特徴とする請求項1に記載の半導体装置。」点を補正により追加している。
しかし、引用文献2の図1に、ポリシリコン115からなる第1のコンタクト電極を側壁状に形成すること、ポリシリコン115からなる第1のコンタクト電極と、金属110とポリシリコン111からなる第1のゲート配線の幅を同じにすることが記載されており、引用文献1記載の発明において該構成を採用することは当業者が容易に想到し得た事項である。
よって、請求項9に係る発明は、引用文献1,2,5に記載された発明に基づいて、当業者であれば容易になし得たものであるから、依然として、特許法第29条第2項の規定により特許を受けることができない。

第3 本願発明
本願の請求項1乃至9に係る発明(以下,それぞれ「本願発明1」乃至「本願発明9」という。)は,平成28年7月20日付けの手続補正で補正された特許請求の範囲の請求項1乃至9に記載された事項により特定される発明であり,以下のとおりである。
「【請求項1】
半導体基板上に形成された第1のフィン状半導体層と、
前記第1のフィン状半導体層の周囲に形成された第1の絶縁膜と、
前記第1のフィン状半導体層上に形成された第1の柱状半導体層と、
前記第1の柱状半導体層の周囲に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の周囲に形成され、前記第1のフィン状半導体層に直交する方向に延在する第1のゲート配線と、
前記第1の柱状半導体層の下部に形成された第2の拡散層と、
前記第1の柱状半導体層上部周辺を取り囲む第3のゲート絶縁膜と、
前記第3のゲート絶縁膜を取り囲む金属からなる第1のコンタクト電極と、
前記第1のコンタクト電極は前記フィン状半導体層が延在する方向に対して直交する方向且つ前記第1のゲート配線が延在する方向に対して平行な方向において側壁状に形成されるのであって、
前記第1のコンタクト電極上部と前記第1の柱状半導体層上部とは電気的に接続するのであって、
前記第1の柱状半導体層上部と電気的に接続する第1の磁気トンネル接合記憶素子と、を有することを特徴とする半導体装置。
【請求項2】
前記第1のコンタクト電極の金属の仕事関数は、4.0eVから4.2eVの間であることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1のコンタクト電極の金属の仕事関数は、5.0eVから5.2eVの間であることを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記第1のゲート配線に直交する方向に延在する前記第1の磁気トンネル接合記憶素子の上部に接続された第1のビット線を有することを特徴とする請求項1に記載の半導体装置。
【請求項5】
前記第1のフィン状半導体層上に形成された第2の柱状半導体層と、
前記第2の柱状半導体層の周囲に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜の周囲に形成され、前記第1のフィン状半導体層に直交する方向に延在する第2のゲート配線と、
前記第2の柱状半導体層の下部に形成された前記第2の拡散層と、
前記第2の柱状半導体層上部周辺を取り囲む第4のゲート絶縁膜と、
前記第4のゲート絶縁膜を取り囲む第3のコンタクト電極と、
前記第3のコンタクト電極上部と前記第2の柱状半導体層上部とは電気的に接続するのであって、
前記第2の柱状半導体層上部と電気的に接続する第2の磁気トンネル接合記憶素子と、
前記第2の拡散層は前記第1のフィン状半導体層に更に形成されることを特徴とし、
前記第2の拡散層はソース線として機能することを特徴とする請求項4に記載の半導体装置。
【請求項6】
前記第1のゲート配線と前記第2のゲート配線とは、金属からなることを特徴とする請求項5に記載の半導体装置。
【請求項7】
前記第1のフィン状半導体層に直交する方向の前記第1の柱状半導体層の幅は前記第1のフィン状半導体層に直交する方向の前記第1のフィン状半導体層の幅と同じであることを特徴とする請求項5に記載の半導体装置。
【請求項8】
前記第1のゲート配線の外側周囲と底部に前記第1のゲート絶縁膜をさらに有することを特徴とする請求項5に記載の半導体装置。
【請求項9】
前記第1のコンタクト電極は前記フィン状半導体層が延在する方向に対して平行な方向且つ前記第1のゲート配線が延在する方向に対して直交する方向において側壁状に形成されるのであって、
前記第1のコンタクト電極の前記フィン状半導体層が延在する方向の幅は、前記第1のゲート配線の前記フィン状半導体層が延在する方向の幅と同じであることを特徴とする請求項1に記載の半導体装置。」

第4 引用文献、引用発明等
1 引用文献1について
(1)引用文献1
原査定の拒絶の理由に引用された特開2008-218514号公報(以下,「引用文献1」という。)には,図面とともに,次の記載がある。(下線は、当審で付加した。以下同じ。)
「【0017】
図1(a)及び(b)に示すように、半導体基板(シリコン基板)11には、STI(Shallow Trench Isolation)構造の素子分離絶縁膜16が形成されている。この素子分離絶縁膜16は、例えばY方向にライン状に延在している。半導体基板11の素子領域には、基板面から突出する凸部(シリコン柱)13が形成されている。この凸部13は、例えば円柱形状となっている。凸部13は、側面と、基板面よりも上方に位置する上面とを有している。この凸部13は、縦型トランジスタ(例えばMOSFET)Trのチャネル領域となる。凸部13の上面は、素子分離絶縁膜16の上面より上方に位置している。
【0018】
凸部13の側面及び半導体基板11上には、ゲート絶縁膜20が連続して形成されている。凸部13の側面には、ゲート絶縁膜20を介して、ゲート電極Gが形成されている。このゲート電極Gの平面形状は、凸部13の側面を囲むリング状となっている。ゲート電極Gの上面は、凸部13の上面より低いことが望ましい。ゲート電極Gを低抵抗化して高速動作を実現するために、ゲート電極Gはメタル材で形成するか、ゲート電極G上にシリサイド層22を形成することが望ましい。
【0019】
凸部13の上面内には、ドレイン拡散層(D)24が形成されている。凸部13の根元の半導体基板11内には、ソース拡散層(S)18が形成されている。このソース拡散層18はドレイン拡散層24の下方の領域では分離され、スペースSPが形成されている。これは、チャネル領域がフローティング状態となるとホール等がたまり、トランジスタ特性に影響してしまうので、回路を安定化させるためにトランジスタTrにバックゲート電圧を印加できるようにするためである。ソース拡散層18を低抵抗化して高速動作を実現するために、ソース拡散層18上にシリサイド層19を形成することが望ましい。
【0020】
半導体基板11上には、X方向に延在するワード線WLが形成されている。このワード線WLにより、X方向に隣接するゲート電極Gが電気的に接続されている。ワード線WLの上面は、凸部13の上面より低くなっている。
【0021】
ドレイン拡散層24上には、コンタクト25が形成されている。このコンタクト25の側面にはゲート絶縁膜20が存在しても存在しなくてもよく、コンタクト25がゲート電極G及びワード線WLとショートしなければよい。コンタクト25の平面形状は、例えば、凸部13の上面の平面形状と同じである。
【0022】
コンタクト25上には、MTJ(Magnetic Tunnel Junction)素子MTJ1が配置されている。従って、MTJ素子は、凸部13の直上に配置されている。MTJ素子MTJは、固定層(ピン層)31と非磁性層32と記録層(フリー層)33が順に積層された積層構造となっている。尚、固定層31と記録層33を入れ替え、記録層33をコンタクト25側に配置することも可能である。
【0023】
MTJ素子MTJの上面にはコンタクト34が接続されている。このコンタクト34の平面形状は、例えば、MTJ素子MTJの平面形状と同じである。コンタクト34上には、Y方向に延在するビット線BLが接続されている。」
そして、図1には、半導体基板11に形成された素子分離絶縁膜16に画定された基板面より低い位置でビット線BL方向に延在し、ワード線WL方向の断面図において凸状となる第1段目の凸部と、前記第1段目の凸部周囲に形成された素子分離絶縁膜16と、前記第1段目の凸部上に形成された第2段目の凸部(シリコン柱)13と、前記第2段目の凸部を囲むリング状に形成されたゲート絶縁膜20と、前記ゲート絶縁膜を囲むリング状に形成された第1ゲート電極Gと、前記凸部の根元に形成されたソース拡散層(S)18と、前記凸部の上面に形成されたドレイン拡散層(D)24と当該ドレイン拡散層上に形成されたコンタクト25と、前記凸部の上面とコンタクト25とは電気的に接続し、前記凸部と電気的に接続するMTJ素子MTJを有する磁気ランダムアクセスメモリ、が記載されていると認められる。
(2)引用発明1
したがって、引用文献1には次の発明(以下,「引用発明1」という。)が記載されていると認められる。
「半導体基板に形成された素子分離絶縁膜16に画定された基板面より低い位置でビット線方向に延在し、ワード線方向の断面図において凸状となる第1の凸部と、
前記第1段目の凸部周囲に形成された素子分離絶縁膜16と
前記第1段目の凸部上に形成された第2段目の凸部(シリコン柱)13と、
前記凸部を囲むリング状に形成されたゲート絶縁膜20と、
前記ゲート絶縁膜を囲むリング状に形成された第1ゲート電極Gと、
前記凸部の根元に形成されたソース拡散層(S)18と、
前記凸部の上面に形成されたドレイン拡散層(D)24と当該ドレイン拡散層上に形成されたコンタクト25と、
前記凸部の上面とコンタクト25とは電気的に接続し、
前記凸部と電気的に接続するMTJ素子MTJを有する磁気ランダムアクセスメモリ。」

2 引用文献2について
(1)引用文献2
原査定の拒絶の理由に引用された国際公開第2013/171873号(以下,「引用文献2」という。)には,図面とともに,次の記載がある。
ア 「[0021]本発明によれば、前記第1の柱状シリコン層の上部側壁と前記第1のゲート電極上部とに形成された絶縁膜とポリシリコンの積層構造からなる第1のサイドウォールにより、コンタクトエッチングがポリシリコンで止まり、第1のサイドウォールの絶縁膜は薄くかつポリシリコンに挟まれているのでエッチング速度が遅くなるので、コンタクトエッチングは第1のサイドウォールで止まるため、前記第1の第1導電型拡散層の上面から、前記第1のゲート電極の上面までの高さを低くすることができる。
[0022] また、前記第1のサイドウォールのポリシリコンの導電型は第1導電型であるため、表面キャリアがその仕事関数差によって誘起されるので、柱状シリコン層上部の抵抗を低減することができる。例えば第1のサイドウォールがn+型であり、柱状シリコン層の不純物濃度が薄いとき、第1のサイドウォールと柱状シリコン層とで形成されるトランジスタは、第1のサイドウォールにコンタクトを介して印加される電圧が0Vのときにオンすることとなる。」
イ 「[0028]本実施形態に係るSGTの構造を有する半導体装置は、シリコン基板101上に形成された平面状シリコン層107と、前記平面状シリコン層107上に形成された第1の柱状シリコン層105と、 前記第1の柱状シリコン層105の周囲に形成されたゲート絶縁膜109と、前記ゲート絶縁膜109の周囲に形成された第1のゲート電極117bと、 前記第1のゲート電極117bに接続されたゲート配線117cと、 前記第1の柱状シリコン層105の上部に形成された第1のn型拡散層119と、前記第1の柱状シリコン層105の下部と前記平面状シリコン層107の上部とに形成された第2のn型拡散層120と、前記第1の柱状シリコン層105の上部側壁と前記第1のゲート電極117b上部とに形成された絶縁膜127とポリシリコン115の積層構造からなる第1のサイドウォール201と、 前記第1のn型拡散層119上と前記第1のサイドウォール201上に形成された第1のコンタクト146と、を備え、前記第1のコンタクト146は前記第1のサイドウォール201のポリシリコン115と接続。前記第1のサイドウォール201のポリシリコン115の導電型はn型である。」
ここで、前記イ記載において「接続。」は 「接続し、」の誤記と認められる。
(2)引用発明2
したがって,引用文献2には次の発明(以下,「引用発明2」という。)が記載されていると認められる。
「シリコン基板101上に形成された平面状シリコン層107と、前記平面状シリコン層107上に形成された第1の柱状シリコン層105と、前記第1の柱状シリコン層105の周囲に形成されたゲート絶縁膜109と、前記ゲート絶縁膜109の周囲に形成された第1のゲート電極117bと、前記第1のゲート電極117bに接続されたゲート配線117cと、前記第1の柱状シリコン層105の上部に形成された第1のn型拡散層119と、前記第1の柱状シリコン層105の下部と前記平面状シリコン層107の上部とに形成された第2のn型拡散層120と、前記第1の柱状シリコン層105の上部側壁と前記第1のゲート電極117b上部とに形成された絶縁膜127とポリシリコン115の積層構造からなる第1のサイドウォール201と、前記第1のn型拡散層119上と前記第1のサイドウォール201上に形成された第1のコンタクト146と、を備え、前記第1のコンタクト146は前記第1のサイドウォール201のポリシリコン115と接続し、前記第1のサイドウォール201のポリシリコン115の導電型はn型であるSGT。」

3 引用文献3について
(1)引用文献3
原査定の拒絶の理由に引用された特開2012-69538号公報(以下,「引用文献3」という。)には,図面とともに,次の記載がある。
ア 「【0001】
本発明は、半導体ソーラーセル及びその製造方法、特に電極/パッシベーション膜/半導体構造の半導体ソーラーセル及びその製造方法に関する。」
イ 「【0039】
仕事関数は真空エネルギー準位とフェルミレベルとのエネルギー差で与えられるので、半導体は不純物ドーピングによって仕事関数を変えることができる。例えば、シリコンでは、4.05eV?5.17eVの間で変化することができる。n型ドーピングを施すとフェルミレベルは伝導帯に近づき仕事関数は小さくなり、4.05eVに近くなる。ドーピング量を大きくすればフェルミレベルはさらに伝導帯に近づくので、仕事関数はさらに小さくなる。これに対し、p型ドーピングを施すとフェルミレベルは価電子帯に近づき仕事関数は大きくなり、5.17eVに近づく。よって、仕事関数の小さい金属と仕事関数の大きいp型半導体を選択すれば、半導体のバンド曲がりを誘発することができ、MIS界面がn型に転じる。逆に、仕事関数の大きい金属と仕事関数の小さいn型半導体を選択すれば、半導体のバンド曲がりを誘発できMIS界面がp型に転ずる。」
ウ 「【0047】
金(Au)あるいはニッケル(Ni)あるいは白金(Pt)あるいはパラジウム(Pd)を用いた第2の電極6側の半導体面は、バンド曲がりが誘発され、MIS界面がp型に転じる。他方のアルミニウム(Al)あるいはハフニウム(Hf)あるいはタンタル(Ta)あるいはインジウム(In)あるいはジルコニウム(Zr)を用いた第1の電極4側の半導体面は、逆向きのバンド曲がりが誘発され、MIS界面がより強いn型に転じる。」
(2)引用発明3
したがって,引用文献3には次の発明(以下,「引用発明3」という。)が記載されていると認められる。
「仕事関数の大きい金属や小さい金属をシリコン基板とのMIS界面に利用して半導体のバンド曲がりを誘発させ、MIS界面の導電型を制御する半導体ソーラセル。」

4 引用文献4について
(1)引用文献4
原査定の拒絶の理由に引用された特開2008-147587号公報(以下,「引用文献4」という。)には,図面とともに,次の記載がある。
「【0038】
ソース電極及びドレイン電極を形成する材料は、前述した例の中でも有機半導体層との接触面において電気抵抗が少ないものが好ましい。この際の電気抵抗は、すなわち電流制御デバイスを作製したとき電界効果移動度と対応しており、大きな移動度を得る為には出来るだけ抵抗が小さいことが必要である。これは一般に電極材料の仕事関数と有機半導体層のエネルギー準位との大小関係で決まる。
電極材料の仕事関数(W)をa、有機半導体層のイオン化ポテンシャルを(Ip)をb、有機半導体層の電子親和力(Af)をcとすると、以下の関係式を満たすことが好ましい。ここで、a,b及びcはいずれも真空準位を基準とする正の値である。
【0039】
p型有機薄膜トランジスタの場合には、b-a<1.5eV(式(I))であることが好ましく、さらに好ましくはb-a<1.0eVである。有機半導体層との関係において上記関係が維持できれば高性能なデバイスを得ることができるが、特に電極材料の仕事関数はできるだけ大きいことものを選ぶことが好ましく、仕事関数4.0eV以上であることが好ましく、さらに好ましくは仕事関数4.2eV以上である。
金属の仕事関数の値は、例えば化学便覧 基礎編II-493頁(改訂3版日本化学会編 丸善株式会社発行1983年)に記載されている4.0eV又はそれ以上の仕事関数をもつ有効金属の前記リストから選別すれば良く、高仕事関数金属は、主としてAg(4.26,4.52,4.64,4.74eV),Al(4.06,4.24,4.41eV),Au(5.1,5.37,5.47eV),Be(4.98eV),Bi(4.34eV),Cd(4.08eV),Co(5.0eV),Cu(4.65eV),Fe(4.5,4.67,4.81eV),Ga(4.3eV),Hg(4.4eV),Ir(5.42,5.76eV),Mn(4.1eV),Mo(4.53,4.55,4.95eV),Nb(4.02,4.36,4.87eV),Ni(5.04,5.22,5.35eV),Os(5.93eV),Pb(4.25eV),Pt(5.64eV),Pd(5.55eV),Re(4.72eV),Ru(4.71eV),Sb(4.55,4.7eV),Sn(4.42eV),Ta(4.0,4.15,4.8eV),Ti(4.33eV),V(4.3eV),W(4.47,4.63,5.25eV),Zr(4.05eV)である。これらの中でも、貴金属(Ag,Au,Cu,Pt),Ni,Co,Os,Fe,Ga,Ir,Mn,Mo,Pd,Re,Ru,V,Wが好ましい。金属以外では、ITO、ポリアニリンやPEDOT:PSSのような導電性ポリマー及び炭素が好ましい。電極材料としてはこれらの高仕事関数の物質を1種又は複数含んでいても、仕事関数が前記式(I)を満たせば特に制限を受けるものではない。」
(2)引用発明4
したがって,引用文献4には次の発明(以下,「引用発明4」という。)が記載されていると認められる。
「大きな移動を有するために、ソース・ドレイン電極材料として所定の4.0?4.2eV及び5.0?5.2eVの仕事関数を有する金属材料を利用した有機薄膜トランジスタ技術。」

5 引用文献5について
(1)引用文献5
原査定の拒絶の理由に引用された米国特許第6891234号明細書(以下,「引用文献5」という。)には,図面とともに,次の記載がある。(訳は当審で作成した。)
ア「SUMMARY OF THE INVENTION
In an embodiment of the present invention, a transistor includes a layer of induced charge in a conduction path between a semiconductor channel and a channel tap, the conduction path being proximate to a conductor locally insulated from the layer of induced charge, and further insulated from a gate of the transistor. The conductor possesses a workfunction outside of a bandgap of a semiconductor in a region of the transistor in which the charge is induced. In embodiments of the present inventions, conductivity between the semiconductor channel and the channel tap may be enhanced by at least approximately 10% relative to a reference case where the conductor has a workfunction within or at a boundary of the bandgap of the semiconductor in the region of induced charge. 」(第4欄55行?第5欄2行)
(訳:・・・導電体は、トランジスタの領域にある半導体のバンドギャップの外側の仕事関数を有する・・・)
イ「(i) vertical FET: This shows an example of an asymmetric (i.e., the source and drain have different designs) vertical device. The body is formed of the central semiconductor region 228 . At the top is a metal S/D, 230 with a doped S/D 232 on the bottom. The metal S/D 230 overlaps the central semiconductor 228 in the extension region 234 . The structure may be axially symmetric, in which case it is a cylindrical, or #nanotube#, or #pillar# FET. Or, it may have a square or near-square cross-section in the #vertical# plane. Or, it could be a fin geometry with the cross-section extending into the plane of the paper for a distance large relative to the semiconductor thickness. 」(第23欄52?64行)
(訳:縦型FET:・・・中央半導体領域228で構成されるその頂部には金属のソース/ドレイン230が、底部のドープされたソース・/ドレイン232とともにある。金属のソース/ドレイン230は中央半導体領域228とその延長領域34でオーバラップする・・・)
そして、図13iには、半導体基板232上に形成された断面図において凸状の中央半導体領域228をチャンネルとして前記凸状の中央半導体領域228の周囲に縦型FETが形成され、前記凸部の根元にはn^(+)層が形成され、前記凸部の上面には、オーバラップする金属のソース/ドレイン230が形成される縦型FETが記載されていると認められる。
(2)引用発明5
したがって,引用文献5には次の発明(以下,「引用発明5」という。)が記載されていると認められる。
「半導体基板232上に形成された断面図において凸状の中央半導体領域228をチャンネルとして前記凸状の中央半導体領域228の周囲に縦型FETが形成され、前記凸部の根元にはn^(+)層が形成され、前記凸部の上面には、凸状半導体領域をオーバラップする金属のソース/ドレイン230が形成される縦型FET。」

第5 対比・判断
1 本願発明1について
(1)本願発明1と引用発明1との対比
ア 引用発明1の「半導体基板に形成された素子分離絶縁膜に画定された基板面より低い位置でビット線方向に延在し、ワード線方向の断面図において凸状となる第1の凸部」は、ワード線方向の断面において凸形状及びビット線方向へ延在していることから、本願発明1の「フィン状」と同様の形状であり、下記相違点2を除いて、本願発明1の「第1のフィン状半導体層」に相当する。
イ 引用発明1の「第2段目の凸部(シリコン柱)13」は、「第1段目の凸部上に形成」されていることから、本願発明1の「前記第1のフィン状半導体層上に形成された第1の柱状半導体層」に相当する。
ウ 引用発明1の「半導体基板11」、「前記第1段目の凸部周囲に形成された素子分離絶縁膜16」、「前記凸部を囲むリング状に形成されたゲート絶縁膜20」、「前記凸部の根元に形成されたソース拡散層(S)18」、「前記凸部と電気的に接続するMTJ素子MTJ」、「磁気ランダムアクセスメモリ」は、それぞれ本願発明1の「半導体基板」、「前記第1のフィン状半導体層の周囲に形成された第1の絶縁膜」、「前記第1の柱状半導体層の周囲に形成された第1のゲート絶縁膜」、「前記第1の柱状半導体層の下部に形成された第2の拡散層」、「前記第1の柱状半導体上部と電気的に接続する第1の磁気トンネル接合記憶素子」、「半導体装置」に相当する。
エ 引用発明1の「ゲート電極G」はゲート絶縁膜20を介して形成され、当該ゲート電極Gは、第1段目の凸部の延在する方向と直交する「ワード線WL」に電気的に接続されている(前記第4の1(1)[0020])から、引用発明1の「ゲート電極」及び「ワード線WL」は、本願発明1の「前記第1のゲート絶縁膜の周囲に形成され、前記第1のフィン状半導体層に直交する方向に延在する第1のゲート配線」に相当する。
オ すると,本願発明1と引用発明1とは,下記カの点で一致し,下記キの点で相違すると認められる。
カ 一致点
「第1のフィン状半導体層と、
前記第1のフィン状半導体層の周囲に形成された第1の絶縁膜と、
前記第1のフィン状半導体層上に形成された第1の柱状半導体層と、
前記第1の柱状半導体層の周囲に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の周囲に形成され、前記第1のフィン状半導体層に直交する方向に延在する第1のゲート配線と、
前記第1の柱状半導体層の下部に形成された第2の拡散層と、
前記第1の柱状半導体層上部と電気的に接続する第1の磁気トンネル接合記憶素子と、を有することを特徴とする半導体装置。」
キ 相違点
(ア)相違点1
本願発明1において、第1の柱状半導体層上部の構造は、「前記第1の柱状半導体層上部周辺を取り囲む第3のゲート絶縁膜と、
前記第3のゲート絶縁膜を取り囲む金属からなる第1のコンタクト電極と、
前記第1のコンタクト電極は前記フィン状半導体層が延在する方向に対して直交する方向且つ前記第1のゲート配線が延在する方向に対して平行な方向において側壁状に形成されるのであって、
前記第1のコンタクト電極上部と前記第1の柱状半導体層上部とは電気的に接続する」のに対して、引用発明1においては、第1の柱状半導体の上面には、ドレイン拡散層及びコンタクトが形成される上部電極構造である点。
(イ)相違点2
本願発明1の「第1のフィン状半導体層」は、「半導体基板上に形成される」のに対し、引用発明1の「第1の凸部」は、「基板面より低い位置」である点
(2)相違点についての判断
以下、前記相違点1について検討する。
前記相違点1に関する材料、形状を一体として備えた構成は,引用文献2ないし5には記載も示唆もない。
具体的には、引用発明2には、ポリシリコン電極によりシリコン基板との仕事関数差を利用して柱状半導体層に所望の導電型を形成する技術、引用発明3には、金属電極と半導体層の仕事関数差を利用してバンド曲がりを生じさせるMIS型半導体ソーラセルに関する技術、引用発明4には、有機半導体のソース・ドレイン電極に用いる金属の仕事関数に関する技術、引用文献5には、形状が特定されていないコンタクト上部電極に金属材料を用いてキャリア集積を図るSGTに関する技術が開示されているものの、いずれも前記相違点1の一部分を構成する要素技術に過ぎず、これを一体として備えることについては記載も示唆も無い。
そして,本願発明1は,前記相違点1に係る構成を備えることにより,
第1の柱状半導体層と、前記第1の柱状半導体層の周囲に形成された第1のゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された第1のゲート配線と、前記第1の柱状半導体層上に形成された第1の磁気トンネル接合記憶素子と、を有することを特徴とする半導体装置により、セル面積を小さくすることができ、ソース線とビット線を異なる階層に形成することができる。
また、第1の絶縁膜により隣接するフィン状半導体層を分離することができ、第1のフィン状半導体層に形成された第2の拡散層を用いて、各メモリセルのソースを相互に接続することができ、第2の拡散層はソース線として機能することができる。すなわち、磁気トンネル接合記憶素子を有するメモリにおいて、ソース線とビット線を異なる階層に形成することができ、ソース線とビット線を平行に形成し、かつセル面積を小さくすることができる。
さらに、柱状半導体層上部に拡散層を形成せず、柱状半導体層上部を金属と半導体との仕事関数差によってn型半導体層もしくはp型半導体層として機能させることができる。従って、柱状半導体層上部に拡散層を形成する工程を削減することができる。
という有利な効果(本願明細書段落【0021】?【0023】)を奏するものである。
(3)まとめ
したがって,相違点2については検討するまでも無く、本願発明1は,引用文献1ないし5に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
2 本願発明2ないし9について
本願発明2ないし9は,本願発明1の発明特定事項を全て含みさらに他の発明特定事項を付加したものに相当するから,前記1のとおり,本願発明1が引用文献1ないし5に記載された発明に基づいて当業者が容易に発明をすることができたとはいえない以上,請求項2ないし9に係る発明についても,引用文献1ないし5に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。

第6 むすび
前記第5の1及び2のとおり,本願発明1ないし5は,引用文献1ないし5に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
したがって,原査定の理由を維持することはできない。
また,他に本願を拒絶すべき理由を発見しない。

よって,結論のとおり審決する。
 
審決日 2017-05-12 
出願番号 特願2014-237566(P2014-237566)
審決分類 P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 加藤 俊哉  
特許庁審判長 深沢 正志
特許庁審判官 大嶋 洋一
小田 浩
発明の名称 半導体装置、及び半導体装置の製造方法  
代理人 上杉 浩  
代理人 大塚 文昭  
代理人 田中 伸一郎  
代理人 須田 洋之  
代理人 西島 孝喜  

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