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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1327813
審判番号 不服2016-4639  
総通号数 210 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-06-30 
種別 拒絶査定不服の審決 
審判請求日 2016-03-30 
確定日 2017-05-23 
事件の表示 特願2014- 27802「高電子移動度トランジスタ半導体デバイスおよびその製造方法」拒絶査定不服審判事件〔平成26年 6月26日出願公開、特開2014-116638、請求項の数(5)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成19年(2007年)9月27日に出願された特願2007-251161号(パリ条約による優先権主張 外国庁受理2006年11月14日、米国)の一部を平成26年2月17日に新たな出願としたものであって,その手続の経緯は以下のとおりである。
平成26年 2月17日 審査請求
平成26年12月19日 拒絶理由通知
平成27年 4月 3日 意見書・手続補正
平成27年11月30日 拒絶査定(以下,「原査定」という。)
平成28年 3月30日 審判請求・手続補正

第2 原査定の概要
この出願の請求項1乃至5に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
記 (引用文献等については引用文献等一覧参照)
引用文献等一覧
引用文献1.特開平03-185739号公報
引用文献2.特開2005-136161号公報(周知技術を示す文献)
引用文献3.山下 良美 他,超高速fｔ=562GHｚ InP-HEMT,第49回応用物理学関係連合講演会講演予稿集,(社)応用物理学会,2002年 3月27日、Nｏ.3, 30a-YK-5、ｐ.1420(周知技術を示す文献)
引用文献4.特開平02-012820号公報(周知技術を示す文献)
引用文献5.特開2003-115500号公報(周知技術を示す文献)
引用文献6.特開2003-115499号公報(周知技術を示す文献)
引用文献7.特開2001-267287号公報(周知技術を示す文献)
引用文献8.特開2004-165606号公報(周知技術を示す文献)
引用文献9.特開平04-291934号公報(周知技術を示す文献)
引用文献10.特開平04-254337号公報(周知技術を示す文献)
引用文献11.特開2001-085448号公報(周知技術を示す文献)
・備考
・請求項1
・引用文献等1?8
引用文献1(特に図19、図1?18、及び図面説明箇所参照)には、ゲート・フィンガ及びソース電極が2つあることは記載されていないが、面積あたりの出力を増加させるために、いわゆるマルチフィンガ型とする技術は、例えば引用文献2(特に、図1?2、段落0003参照)に記載されているように周知技術にすぎず、引用文献1に記載された発明において、上記周知技術を適用することは、当業者が容易になし得たことである。
また、引用文献1に記載された発明のゲート長は約100nmであるが(5ページ右下欄2行参照)、ゲート長は必要とする動作周波数に応じて、適宜設定し得た事項にすぎない。例えば引用文献3に記載されているように、サブミリ波周波数帯(300GHｚ-3THｚ)で動作させるためにゲート長を25nm程度としたものは、本願出願前に周知である。
また、引用文献1には、T型ゲートの基部が「楔様」であることは明記されていないが、本願や引用文献4(特に実施例、第1?6図参照)と同様のレジストを用いた電子ビーム露光により形成していることからして、引用文献1に記載された発明も、T型ゲートの基部は楔様になっているはずである。たとえそうとまでは言えないとしても、引用文献1に記載された発明において、例えば引用文献5(特に段落0039?0044、図2?3参照)、引用文献6(特に段落0018?0024、図1参照)に記載された、T型ゲートの基部を順テーパ(楔様)とする周知技術を適用することは、当業者が容易になし得たことである。
そして、引用文献1の図19に記載されたゲート電極は、「楔様の基部とは反対側にて細状部となるようにテーパ状をなす上端部とを有する」ものではないが、上端部がテーパ状の細状部を呈する形態のゲート電極自体は、例えば引用文献7(特に図6参照)、引用文献8(特に図1?2参照)に記載されているように周知の構造にすぎず、適宜採用し得た事項にすぎない。
ここで、本願明細書には、「金属T型ゲート」が「楔様の基部とは反対側にて細状部となるようにテーパ状をなす上端部とを有する」点について、明示的な記載はない。図3Dの製造された金属T型ゲートの走査型電子顕微鏡像が、そのように見えるだけのものであって、当該形状による技術上の意義や作用効果について特段の開示はなされていない。したがって、主張する効果が、「金属T型ゲート」の「上端部」を当該形状とすることによるものとは認められないし、他の発明特定事項を併せ持つことによって、予想できないほどの相乗効果が生じているとも認められない。よって、本願発明の効果は、引用文献1に記載された発明及び各周知技術から予測される効果の単なる集合の域を出ないものであり、意見書で主張するような、進歩性の存在を肯定的に推認するほどの顕著な効果とみることはできない。
したがって、意見書及び手続補正書の内容を検討しても、拒絶理由を覆すに足りる根拠が見いだせない。

・請求項2
・引用文献等1?9
チャネルの材料は、適宜選択し得た事項にすぎず、例えば、引用文献9(特に段落0007参照)に記載されているような、In0.75Ga0.25Aｓチャネルとすることに、何ら困難性はない。

・請求項3
・引用文献等1?9
請求項3で特定される事項は、引用文献1の5ページ左下欄7?10行に記載されている。

・請求項4
・引用文献等1?9
前述のとおり、引用文献1に記載された発明のゲート長は約100nmであるが、ゲート長は必要とする動作周波数に応じて、適宜設定し得た事項にすぎない。例えば引用文献3に記載されているように、サブミリ波周波数帯(300GHｚ-3THｚ)で動作させるためにゲート長を25nm程度としたものが、本願出願前に周知であるように、35nm程度とすることに、何ら困難性はない。

・請求項5
・引用文献等1?11
引用文献1(第9?10図、及び図面説明箇所参照)には、誘電体側壁38を備えることが記載されている。
また、ゲート長縮小のために誘電体側壁を用いる技術は、例えば引用文献10(特に段落0009?0011、図1参照)に記載されているように周知技術であり、ゲート電極の機械的強度を補強するために誘電体側壁を用いる技術は、例えば引用文献11(特に段落0041、図1参照)に記載されているように周知技術であるから、引用文献1に記載された発明に、当該各周知技術を付加適用することに特段の困難性はない。


第3 審判請求時の補正について
審判請求時の補正は,特許法第17条の2第3項から第6項までの要件に違反しているものとはいえない。
審判請求時の補正によって請求項1に「前記半導体デバイスは、第1のウェハにおける第1の複数の半導体デバイスおよび第2のウェハにおける第2の複数の半導体デバイスのうちの一つであり、前記第1の複数の半導体デバイスの平均ゲート長と前記第2の複数の半導体デバイスの平均ゲート長との間の差は、+/-3nmである」という事項を追加する補正は,特許請求の範囲の減縮を目的とするものであり,同事項は,当初明細書の段落【0041】に記載されているから,当該補正事項は新規事項を追加するものではないといえる。
そして,「第4 本願発明」から「第6 対比・判断」までに示すように,補正後の請求項1に係る発明は,独立特許要件を満たすものである。

第4 本願発明
本願の請求項1乃至5に係る発明(以下,それぞれ「本願発明1」乃至「本願発明5」という。)は,平成28年 3月30日付けの手続補正で補正された特許請求の範囲の請求項1乃至5に記載された事項により特定される発明であり,以下のとおりである。
「【請求項1】
300GHｚから3THｚの周波数で動作するサブ・ミリメータ波増幅器のための高電子移動度トランジスタ(HEMT)半導体デバイスであって、
III-V族基板と、
前記基板上に配置された第1ソース電極および第2ソース電極と、前記基板上に配置されたドレイン電極と、
前記第1ソース電極と前記ドレイン電極の間に配置される第1金属ゲート・フィンガおよび前記ドレイン電極と前記第2ソース電極の間に配置される第2金属ゲート・フィンガであって、該第1および第2金属ゲート・フィンガの各々が約50nm未満で0nmより大きい幅を有する金属T型ゲートを備える、前記第1金属ゲート・フィンガおよび前記第2金属ゲート・フィンガとを備え、
前記金属T型ゲートは、前記III-V族基板と連結された楔様の基部と、該楔様の基部とは反対側にて細状部となるようにテーパ状をなす上端部とを有し、
前記半導体デバイスは、第1のウェハにおける第1の複数の半導体デバイスおよび第2のウェハにおける第2の複数の半導体デバイスのうちの一つであり、前記第1の複数の半導体デバイスの平均ゲート長と前記第2の複数の半導体デバイスの平均ゲート長との間の差は、+/-3nmである、デバイス。
【請求項2】
前記基板がIn_(0.75)Ga_(0.25)Aｓチャネルを有するインジウム・リン基板を含む、請求項1に記載の半導体デバイス。
【請求項3】
前記金属T型ゲートを含む前記第1および第2金属ゲート・フィンガの各々が、チタン、白金、および金の1つで作製されている、請求項1または2に記載の半導体デバイス。
【請求項4】
前記金属T型ゲートを含む前記第1および第2金属ゲート・フィンガの各々が、約35nmの幅を有する、請求項1乃至3のいずれか1項に記載の半導体デバイス。
【請求項5】
前記金属T型ゲートを含む前記第1および第2金属ゲート・フィンガの各々が、誘電体材料からなる側壁部分を有する、請求項1乃至4のいずれか1項に記載の半導体デバイス。」

第5 引用文献及び引用発明
1 引用文献1について
(1)引用文献1
原査定の拒絶の理由に引用された特開平3-185739号公報(以下,「引用文献1」という。)には,図面とともに,次の記載がある。(下線は当審で付加した。以下同じ。)
ア 「InP材料を使用するHEMTの製造のための本発明の好ましい実施例においては、基体10はInPの基体またはベース層12を含み、それは少なくとも半絶縁性であり、この基体層12上に形成されたエピタキシャル層14は以下説明するようにドープされないチャンネル層上のドープされたドナー層を備えている。」(第4頁右上欄17行?同頁左下欄3行)
イ 「第7図に示す次の工程においては、チタニウム、プラチナ、および金の層を含むことが好ましい多層金属構造の形態の導電材料が表面14a上に付着される。金属は図に32で示すようにレジスト層構造20の表面上に付着され、またT型ゲート34の形態で開口30の内部に付着される。レジスト層構造20およびその上の金属はその後リフトオフによって除去され、第8図に示す構造が生成される。
T型ゲート34は開口30の形状に一致し、脚部を形成する幅の狭いベースまたは底部34aと、以下説明するようにソースおよびドレインの金属電極の自己整列マスクとして機能する幅の広い上部部分34bとを含む断面形状を有する。上部部分34bの幅と底部34aの幅との比は4:1程度である。電子ビームリソグラフを使用する実際の装置の製造では、底部34aを約0.1ミクロン程度に、また上部部分34bの幅を約0.4ミクロン程度にすることが可能である。T型ゲート34は図の紙面と垂直方向に約50ミクロンの長さで延在し、高さが約3750オングストロームの細長い形態で形成されることが好ましい。」(第5頁左下欄7行?同頁右下欄7行)
ウ 「第15図乃至第18図は外部回路にソースおよびドレイン金属電極48および50を接続するための上部金属層の製造工程を示している。上部金属層の材料がエピタキシャル層14の材料に付着してはならない場合には、上記の方法で形成された誘電体層18が表面14aの区域に設けられ、その上に上部金属層が形成される。第15図に示すようにマスクまたはフォトレジスト層62が構造上に付着され、例えば水晶で作られたクロムのパターンを有するマスク64がフォトレジスト層62上に置かれる。フォトレジスト層62はマスク64によって覆われていない区域を軟化させるために矢印で示されるように紫外線で照射される。エッチング剤で層62のマスクで覆われなかった区域が溶解されて第16図に示す構造が得られる。この工程は誘電体層18、金属電極48および50、およびそれらの間の区域の上方に開口66を生成する。第17図の工程において、チタニウム、プラチナ、および金の層を含むことが好ましい導電材料の層68が構造上に付着される。開口66の底部の覆われていない区域に付着されたこの導電材料の層68はソースおよびドレイン金属電極48および50とオーム接触するソースおよびドレイン導電層70および72を形成する。第18図の最終工程においてフォトレジスト層62およびその上の導電材料の層68は除去され、図示のような構造が形成される。」(第6頁右下欄8行?第7頁左上欄7行)
エ 「この発明の方法によって製造された自己整列T型ゲートHEMTは第19図に拡大された断面図で示され、全体を80で示されており、第1図乃至第18図と同じ素子には同じ参照符号が付けられている。エピタキシャル層構造14はAlInAｓバッファ層82およびこのバッファ層82上に形成された約400乃至500オングストロームの厚さのドープされないGaAｓチャンネル層84を含んでいる。約15オングストロームの厚さのドープされないAlInAｓスペーサ層86が層84上に形成される。約35オングストロームの厚さのAlInAｓの負にドープされたドナー層88が層86上に形成される。約150乃至300オングストロームの厚さのドープされないAlInAｓ層90がゲート漏洩電流を減少させるために層88上に形成される。約20オングストロームの厚さのGaInAｓキャップ層92が層90上に形成される。Aｕ:Ge/Ni/Aｕ金属電極48および50ならびにキャップ60は約1000オングストロームの厚さである。」(第7頁左上欄8行?同頁右上欄6行)
(2)引用発明1
前記記載(1)イには、「チタニウム、プラチナ、および金の層を含むことが好ましい多層金属構造の形態の導電材料」を「T型ゲート」の材料とし、形成される箇所は、「底部34aを約0.1ミクロン程度」と記載されており、底部34aがT型ゲートHEMTのゲート長を画定する部分の構造に当たることから、当該記載より、T型ゲートHEMTのゲート長は約0.1ミクロン程度であるということができる。
したがって、前記(1)より,引用文献1には次の発明(以下,「引用発明1」という。)が記載されていると認められる。
「InPの基体の上に形成されたチタニウム、プラチナ、および金の層を含むことが好ましい多層金属構造の導電材料からなる約0.1ミクロン程度のゲート長を有する自己整列T型ゲートHEMT。」

2 引用文献2について
(1)引用文献2
原査定の拒絶の理由に引用された特開2005-136161号公報(以下,「引用文献2」という。)には,図面とともに,次の記載がある。
「【0002】
ヘテロ接合型の電界効果トランジスタ素子(HFET)は高移動度の電子を利用することにより、現在利用できる最も高周波領域で動作することができる能動素子のひとつである。特にInP基板上のHFETではゲート構造の微細化等により動作周波数の向上が可能で、ミリ波・サブミリ波領域(数百GHｚ)での動作が報告されている。
【0003】
一方HFETの利得はゲート電極とチャネル層間の距離等によりゲート幅あたりの利得率が規定されており、ヘテロ接合バイポーラトランジスタ(HBT)に比較して面積あたりの出力密度が低い。このため、例えば無線送信装置の最終段増幅器等の高出力用途のHFETでは、図2(特許文献1を参照)に示されるように複数のゲート電極を平行に並べ、それらをソース・ドレイン電極で挟んで同時に並列動作させるマルチフィンガーと呼ばれる構成が用いられる。
【特許文献1】特開2001-93914号公報」
(2)引用発明2
したがって,引用文献2には次の発明(以下,「引用発明2」という。)が記載されていると認められる。
「複数のゲート電極を平行に並べ、それらをソース・ドレイン電極で挟んで同時に並列動作させるマルチフィンガーと呼ばれる構成を有するヘテロ接合型の電界効果トランジスタ素子(HFET)。」

3 引用文献3について
(1)引用文献3
原査定の拒絶の理由に引用された.山下 良美 他,超高速fｔ=562GHｚ InP-HEMT,第49回応用物理学関係連合講演会講演予稿集,(社)応用物理学会,2002年 3月27日、Nｏ.3, 30a-YK-5、ｐ.1420(以下,「引用文献3」という。)には,図面とともに,次の記載がある。
「サブミリ波周波数帯(300GHｚ-3THｚ)で動作するトランジスタを目指して、我々は最初にフッ素抑制した低温プロセスによるInP-HEMT試作について報告した。この時のゲート長50nm素子の電流利得遮断周波数fTは、362GHｚであった。InP-HEMTの性能を更に追究した結果、ゲート長を25nmまで微細化することでfT=396GHｚに達した。」
(2)引用発明3
したがって,引用文献3には次の発明(以下,「引用発明3」という。)が記載されていると認められる。
「サブミリ波周波数帯(300GHｚ-3THｚ)で動作するゲート長25nmであるInP-HEMT。」

4 引用文献4について
(1)引用文献4
原査定の拒絶の理由に引用された特開平2-12820号公報(以下,「引用文献4」という。)には,図面とともに,次の記載がある。
「本発明の方法によって形成される断面T字型の微細電極は、第1図(a)とそのA-A線に沿う断面図である同図(b)に示している。図示の側で、電極11の下部寸法、即ち、基板12に接する部分の長さLbと上部寸法Lｔは、Lb≒0.1?0.4μmに対してLｔ≒0.6?1.0μmに形成できる。第2図に示すように基板12上に下層レジスト13としてポリメチルメタアクリレート(PMMA)を厚さ0.1?0.3μmとなるように塗布し、次いで下層レジスト膜13上に上層レジスト膜14としてメチルメタアクリレートとメタアクリックアシドの共重合体(P(MMA-MAA))を厚さ0.5μm?1.0μmとなるように塗布形成する。この共重合体は、前記第1のポリメチルメタアクリレート(PMMA)と混合層を形成せず、さらに解像度指数が高くアンダカット形状になりやすい。このレジストの組み合せによるT型ゲート形成の試みは全く新規である。次いで第3図の線図に示す露光量のDｏを下部レジスト開口寸法を決める第1の電子線の照射量としてレジスト膜13上に照射し、次いで、この第1の電子線から0.05μm以上0.1μm以下の間隔をおいて、上部レジスト開口寸法を決める第2の電子線を露光量Daでレジスト膜14上に照射する。これによって上部開口寸法は照射領域より0.1μmから0.2μmの寸法拡大が生じ、ゲート抵抗の減少に有利である。さらに下部開口寸法も0.1μm程の低減がみられ、ゲート長短縮に有利である。電子線の照射量は、入射エネルギーが25keVの場合、第1の電子線は100μC/cm^(2)以上300μC/cm^(2)以下で、第2の電子線は40μC/cm^(2)以上160μC/cm^(2)以下の場合に、上記パターンが極めて再現性良く得られる。又、入射エネルギーが50keVの場合、第1の電子線は、200μC/cm^(2)以上600μC/cm^(2)以下で、第2の電子線は80μC/cm^(2)以上320μC/cm^(2)以下の場合に上記パターンが極めて再現性よく得られる。又、入射エネルギーが20keVの場合、第1の電子線は、60μC/cm^(2)以上200μC/cm^(2)以下で、第2の電子線が15μC/cm^(2)以上80μC/cm^(2)以下の場合に上記パターンが極めて再現性よく得られる。次いでメチルイソブチルケトン(MIBK)とイソプロピールアルコール(IPA)の混合液のよってレジスト膜13と14を現像することによって第4図に示すような断面T字型のレジストパターンを得ることができる。次いで第5図に示すように、電極金属材料15(例えばチタン(Ti)/アルミニウム(Al)あるいはチタン(Ti)/白金(Pｔ)/金(Aｕ))を蒸着する。次いで、有機洗浄あるいは酸素(O_(2))プラズマの灰化処理により、レジスト膜13と14およびレジスト膜14上の電極金属材料15を除去するので、第6図に示すように微細電極11が得られる。」(第2頁右下欄1行?第3頁右上欄11行)
(2)引用発明4
したがって,引用文献4には次の発明(以下,「引用発明4」という。)が記載されていると認められる。
「下層レジストとしてポリメチルメタアクリレート(PMMA)、下層レジスト膜上に上層レジスト膜としてメチルメタアクリレートとメタアクリックアシドの共重合体(P(MMA-MAA))を塗布形成して電子線露光用により断面T字型の微細電極を形成する技術。」

5 引用文献5について
(1)引用文献5
原査定の拒絶の理由に引用された特開2003-115500号公報(以下,「引用文献5」という。)には,図面とともに,次の記載がある。
ア「 【0029】図1(A)に示すように、例えばGaAｓ基板1の表面上に、有機金属気相成長法(MOCVD)、分子線エピタキシ(MBE)等の成長方法により、GaAｓバッファ層2を、基板の転位の影響が緩和される厚みまで成長する。さらにその上に、InGaAｓで形成された電子走行層3を例えば厚さ14nm成長し、その上にAlGaAｓで形成された電子供給層4を厚さ約25nm成長し、さらにその上にSi添加のGaAｓで形成された低抵抗層5を厚さ約50nm成長し、半導体装置形成用の半導体基板Sを得る。」
イ「【0039】図2(H)に示すように、順テーパ化が生じると共に、開口長が広がる温度、例えば130℃で約10分間熱処理を行うことにより、開口長を広げながら、上方に向うほど開口が拡がる順テーパの形成を行う。ゲート電極用開口部には、傾斜した側面SW2を有するゲート電極用開口A4が形成される。なお、電子線レジスト層の側壁SW2は、その下のSiN膜15の端部からたとえば0.01μm引き下がった(後退した)形状となる。
【0040】図2(I)に示すように、開口の順テーパ化処理を行なった半導体基板S上方から、高真空蒸着装置により、絶縁性金属酸化膜、例えばTiOxを堆積し、続いてTi層、Pｔ層、Aｕ層の積層を堆積し、ゲート電極層17を形成する。
【0041】このゲート電極層堆積工程におけるゲート電極用開口の順テーパ化処理の役割を説明する。図3(D)に示すように、レジスト層PR10が垂直な側壁を有する場合、基板S上方から真空蒸着した蒸着層17aは、開口底面において中央部では確実に堆積するが、開口端部においては、レジスト層PR10の側壁などに影響され、堆積しにくくなる。開口端部では、蒸着層の厚さは薄くなり、場合によっては基板Sの表面が露出したままとなる。TiO_(ｘ)層がこのような状態で形成され、その上にTi層を蒸着すると、Ti層は開口端部において基板S表面と直接接触することがある。Tiと半導体表面とが接触すると、電界等のエネルギが印加された状態でTiと半導体との化学反応が生じ、所望の特性が得られなくなりうる。強電界が印加されるドレイン側で特にこの可能性が高い。
【0042】図3(B)に示すように、半導体基板Sの上の絶縁膜D(SiN層15)は、ほぼ垂直な側壁を有するが、その高さは極めて限られたものである。絶縁膜Dの上の電子線レジスト層PR10は、開口部が上方に向うほど広がって順テーパ化している。上方より堆積する蒸着層は、レジスト層PR10の側壁に邪魔されることなく、絶縁膜Dの開口部にほぼ均一に堆積する。従って、初めに堆積されるTiO_(ｘ)層17aは、露出した基板S表面を確実に覆い、その後堆積される金属層と半導体層との接触を防止する。
【0043】図3(C)に示すように、絶縁膜D、電子線レジスト層PR10により画定されたゲート電極用開口にたとえば厚さ数nmのTiOx層17a、たとえば厚さ10nmのTi層17b、たとえば厚さ10nmのPｔ層17cが順次形成された後、十分な厚さを有するAｕ層17dが例えば厚さ約500nm堆積される。
【0044】このようにして、図2(I)に示すように、積層レジスト構造で形成された空間内にマッシュルーム型ゲート電極17が形成される。図2(J)に示すように、加温有機溶剤中に半導体基板を浸し、レジスト積層を溶解することによりその上に堆積したゲート電極層17をリフトオフにより除去する。半導体基板S上には、マッシュルーム型ゲート電極17が残る。」
(2)引用発明5
前記記載(1)アには、「InGaAｓで形成された電子走行層3」、「AlGaAｓで形成された電子供給層」の積層構造が記載されており、当該積層構造は典型的なHEMTの積層構造であることから、当該積層構造について一連として説明されている図1及び図2に関する記載は、HEMTに関する記載と認められる。
また、前記記載(1)イには、ゲート電極は、ゲート電極用開口部の形状が順テーパ化されたレジスト上に形成されていることが記載されており、また、半導体基板S上方から順テーパ化されたゲート電極用開口部に絶縁性金属酸化膜を堆積した上で、ゲート電極17を形成しているから、形成されたゲート電極は、基板から上側にテーパー形状となっていると言える。
したがって,引用文献5には次の発明(以下,「引用発明5」という。)が記載されているものと認められる。
「基板から上側にテーパー形状となるゲート電極を備えたHEMT」

6 引用文献6について
(1)引用文献6
原査定の拒絶の理由に引用された特開2003-115499号公報(以下,「引用文献6」という。)には,図面とともに,次の記載がある。
「【0018】先ず、半導体基板31の中に、導電層32が形成されたものに対し、オーミック接触を有するソース電極33、ドレイン電極34を導電層32上に形成し、その後、電子線直接描画用の第1のフォトレジスト35(例えば、商品名:ZEP、日本ゼオン(株)製)を基板31の表面側の全面にコーティングした後、電子線による選択的露光と現像を行うことにより、図1(a)に示すように、第1の開口部35aを有する第1のフォトレジスト35のパターンを形成する。
【0019】次に、図1(b)に示すように、熱処理によるリフローを行って、第1の開口部35aをその上方に行くほど広がった形状、即ち第1の開口部35aの側壁がテーパー形の断面形状を呈するように、第1の開口部35aを加工する。このテーパー形に加工された開口部をテーパー状第1の開口部35bと呼ぶ。一般に、レジストを熱処理すると収縮することが知られている。このテーパー形状の第1の開口部への加工は、この現象を利用している。
【0020】次に、図1(c)に示すように、ショットキ特性を有するゲート電極下部形成用金属層36を真空蒸着法により被着する。この真空蒸着法により被着されるショットキ特性を有するゲート電極下部形成用金属層36としては例えば白金(Pt)を用いる。テーパー状第1の開口部35bは、前述のようにその側壁をテーパー形に加工しているので、ゲート電極下部形成用金属層36はテーパー状第1の開口部35b内に形成される部分と第1のフォトレジスト35のパターン上に形成される部分とが段切れすることなく連続した状態で形成される。
【0021】次に、ゲート電極下部形成用金属層36上の全面に第2のフォトレジスト37(例えば、商品名:LMR(ネガ型レジスト)、富士薬品(株)製)をコーティングした後、露光、現像を行うことにより、図1(d)に示すように、第2の開口部37aを有し、この第2の開口部37aの側壁がオーバーハング状の断面形状を呈する第2のフォトレジスト37のパターンが形成される。なお、図1(d)から明らかなように、相対的な配置関係から見て、第2の開口部37aは、前述のテーパー状第1の開口部35bを包含するように設けられる。このとき、第2のフォトレジスト37のパターンは、ゲート電極下部形成用金属層36の上にあるため、第1のフォトレジスト35のパターンと接触することはない。従って、第1のフォトレジストパターンのテーパー状第1の開口部35bは、第2のフォトレジストのコーテイング時に第2のフォトレジストに含まれる溶媒により溶解したり、第2のフォトレジスト37を現像する際の現像液によって溶解され、その開口が広がるという従来の問題が生じることはない。
【0022】次に、図1(e)に示すように、ゲート電極上部形成用金属層として例えば金(Au)層38を真空蒸着する。
【0023】次いで、リフトオフ法を用いて第2のフォトレジスト37のパターン及びその上に被着した金(Au)層38を除去する。これにより、第2の開口部37a内に被着したゲート電極上部形成用金属層38によりゲート電極の上部パターン38aが形成される。さらに、ゲート電極上部パターン38aをマスクとしてゲート電極下部形成用金属層36の露出部分を、例えばドライエッチング法によりエッチングすることにより、ゲート電極下部パターン36aが形成される。次いで、第1のフォトレジスト35のパターンを溶解除去することにより、ゲート電極下部パターン36aとその上に位置するゲート電極上部パターン38aとで構成されるT形の断面形状を有するゲート電極40が半導体基板31の導電層32上に形成される。この状態を図1(f)に示す。このようにして、半導体基板31の導電層32上にソース電極33、ドレイン電極34、T形ゲート電極40を備えたFETが完成する。
【0024】この第1の実施の形態の方法によれば、上述したように、従来生じていた第1の開口部が広がり第1の開口部から露出する導電層32の露出部分の幅が広がってゲート長が長くなる要因となってしまうというような問題が生じることはなく、また第1の開口部の側壁がテーパー状となるように加工しているため、従来生じていたような電極の段切れが発生することもなく、またゲート電極上部パターン38a及びゲート電極下部パターン36aを精度良く形成できる。従って、微細(短いゲート長)で且つ低抵抗なT形ゲート電極を安定して精度良く形成することができる。そのため、このFETは高速動作を行うことができる。」
(2)引用発明6
前記記載より、引用文献6に記載のFETのT型ゲート電極は、ゲート電極用開口の形状がテーパ-状に形成されたレジストの上に連続的に形成されているということができる。
したがって,引用文献6には次の発明(以下,「引用発明6」という。)が記載されていると認められる。
「基板から上側にテーパー形状となるT型ゲート電極を備えたFET。」

7 引用文献7について
(1)引用文献7
原査定の拒絶の理由に引用された特開2001-267287号公報(以下,「引用文献7」という。)には,図面とともに,次の記載がある。
「【0043】〈実施例2〉この例は、本発明を歪緩和HEMT素子形成に応用した一例を示すものである。以下、図6にしたがって説明する。この歪緩和HEMT素子は、オフセットゲート2段リセス構造となっており、以下に説明するように2段階のリセス加工を行う。
【0044】先ず、図6(a)に示すように、周知の成膜方法によって、半絶縁性GaAｓ基板21上に、歪緩和バッファ層22、ｕn?InGaAｓ/ｕn?InAｓPコンポッジトチャネル層(20/5nm)23、ｕn-InAlAｓ層(2nm)24、n-InAlAｓキャリア供給層(12nm)25、ｕn-InAlAｓ(10nm)26、ｕn?InP層(3nm)27、n-InPバリア層(2nm)28、n-InGaAｓ(5nm)29、n-InAlAｓ(20nm)30、n-InGaAｓ(120nm)31を順次積層する。
【0045】先ず、1段目のn-InGaAｓキャップ層31のリセス加工を0.4μm幅のホトレジストマスク32を用いてクエン酸-Lアスコルビン酸-過酸化水素-アンモニア-水系エッチング液でエッチングした。
【0046】エッチング条件は、次の通りであり、アスコルビン酸混合割合40%のクエン酸+アスコルビン酸の混合物2.5Wｔ%、過酸化水素0.6Wｔ%の割合で配合し、水とｐH調整剤としてアンモニアとを添加してｐH4.0のエッチング液を調整した。エッチング温度は30±0.1℃である。
【0047】この際、エッチング液は等方性の加工形状を示し、サイドエッチングによりリセス加工寸法は0.6μmとなる。
【0048】次に、図6(b)に示すように、2段目のリセス加工を行うが、EB描画と平坦化エッチングバック技術を用いた側壁プロセスにより0.13μm幅の絶縁膜マスク(SiO_(2)/PSG多層膜からなるゲートリセス用マスク)33を形成した後、上記1段目のリセス加工に用いたエッチング液と同一組成のエッチング液を用い、温度を5±0.1℃に制御して、InGaAｓ/InP(エッチング停止層)の選択エッチング加工を行う。エッチング液温度を5℃まで低下させることにより、InGaAｓ層29のエッチング形状は異方的となり、寸法制御性に優れた加工が可能となった。
【0049】の後、図6(c)に示すように、ソース・ドレイン電極34、ゲート電極35形成を行い、素子の完成となる。従来、プラズマ処理によるドライエッチングでしか加工できなかったInGaAｓ層29の加工を、本実施例によればInP層28に対して300以上の高選択性を確保しながら異方性加工できるようになった。」
そして、図6には、楔様の基部と該楔様の基部とは反対側にて細状部となるようにテーパ状をなす上端部を有する「ゲート電極35」が記載されていると認められる。
(2)引用発明7
したがって,引用文献7には次の発明(以下,「引用発明7」という。)が記載されていると認められる。
「楔様の基部と該楔様の基部とは反対側にて細状部となるようにテーパ状をなす上端部を有するゲート電極構造を備えたHEMT。」

8 引用文献8について
(1)引用文献8
原査定の拒絶の理由に引用された特開2004-165606号公報(以下,「引用文献8」という。)には,図面とともに,次の記載がある。
「 【0005】
このようなHEMTは在来のフォトリソグラフィ技術および電子線リソグラフィ技術によって形成され、そして在来の金属リフトオフ技術の間に損傷を受けやすく、その結果そのようなディバイスの歩留まりが低下するT-ゲート構造を含む。図1を参照してさらに詳しく説明すると、参照番号20および22で確認されるゲート構造の形成を説明するHEMTの中間プロセス工程が示される。これらのゲート構造20および22は、一般に参照番号24で確認される多層構造の上面に形成される。望ましいゲート構造を形成するために、2つのレベルのフォトレジスト26と28およびマスキング工程を用いて図示されるT-ゲート構造20-22を発生させる。フォトレジスト層26および28の上面に対する金属の堆積中に不所望のメタライゼーション層30が形成されて、この図示されるT-ゲート構造22および24を形成する。」
そして、図1には、楔様の基部と該楔様の基部とは反対側にて細状部となるようにテーパ状をなす上端部を有する「ゲート構造」が記載されていると認められる。
(2)引用発明8
したがって,引用文献8には次の発明(以下,「引用発明8」という。)が記載されていると認められる。
「楔様の基部と該楔様の基部とは反対側にて細状部となるようにテーパ状をなす上端部を有するT-ゲート構造を備えたHEMT。」

9 引用文献9について
(1)引用文献9
原査定の拒絶の理由に引用された特開平4-291934号公報(以下,「引用文献9」という。)には,図面とともに,次の記載がある。
ア 「【0001】
【産業上の利用分野】本発明は、チャネル層にIn Ga1- Aｓ(ｘ＞0.53)を用いた応力補償型シュード・モルフィック(ｐｓeｕdｏ-mｏｒｐhic)高電子移動度トランジスタ(high elecｔｒｏn mｏbiliｔｙ ｔｒanｓiｓｔｏｒ:HEMT)の改良に関する。」
イ「【0007】
【課題を解決するための手段】図1は本発明の原理を説明する為の線図である。図に於いて、(A)はエネルギ・バンド・ダイヤグラム、(B)は格子定数をそれぞれ表し、Ecは伝導帯の底、2はIn Al_(1-) Aｓ(例えばIn_(0.52)Al_(0.48)Aｓ)バッファ層、3は(Al Ga_(1-) ) In_(1-) Aｓ(例えば(Al_(0.73)Ga_(0.27))_(0.56)In_(0.44)Aｓ)応力補償層、4はIn Ga_(1-) Aｓ(例えばIn_(0.75)Ga_(0.25)Aｓ)チャネル層、5はIn_(1-) Al Aｓ(例えばIn_(0.52)Al_(0.48)Aｓ)スペーサ層、6はIn_(1-) Al Aｓ(例えばIn_(0.52)Al_(0.48)Aｓ)キャリヤ供給層、7はIn_(1-) Al Aｓ(例えばIn_(0.52)Al_(0.48)Aｓ)バリヤ層、をそれぞれ示している。尚、キャリヤ供給層6に於けるハッチングはドーピングされていることを表している。
【0008】ここで、通常、バッファ層2及びキャリヤ供給層6にはInP基板に格子整合するIn_(0.52)Al_(0.48)Aｓを用いる。また、応力補償層3に於けるAl,Ga,Inの組成はチャネル層4に於ける組成比ｘに依存し、例えば、チャネル層4の構成材料がIn_(0.85)Ga_(0.15)Aｓであるとした場合、応力補償層3の構成材料としては(Al_(0.825)Ga_(0.175))_(0.524)In_(0.476)Aｓとなり、この結晶はInPの格子定数よりも小さい格子定数をもつことになる。」
(2)引用発明9
前記記載(1)イには、InP基板上のチャネル層としてInとGaの組成比について、In_(0.75)Ga_(0.25)Aｓとする例が記載されている。
したがって,引用文献9には次の発明(以下,「引用発明9」という。)が記載されていると認められる。
「インジウム・リン基板上にIn_(0.75)Ga_(0.25)Aｓチャネル層を有するHEMT。」

10 引用文献10について
(1)引用文献10
原査定の拒絶の理由に引用された特開平4-254337号公報(以下,「引用文献10」という。)には,図面とともに,次の記載がある。
ア「【0002】
【従来の技術】高速度の電界効果トランジスタを実現するためには、一般にゲート長を短くするのが好ましい。そこで例えば、0.2μm程度のゲート長の電界効果トランジスタが実現されている。このような微細パターニングを行うには、通常の光露光の解像度の限界が0.5μmであるため、一般に電子ビーム露光が用いられている。
【0003】しかしながら、電子ビーム露光装置は、一般に高価であり保守管理がデリケートな上、スループット性が低いという問題があった。そこで、光露光法を用いて光解像度限界以下の微細加工法が提案されてきた。例えば、絶縁膜を開口してゲート電極を形成する電界効果トランジスタでは、絶縁膜の開口は、ゲート長を光露光限界以下の寸法にするため、異方性エッチングによって行われている。」
イ「 【0009】
上記方法によれば、光露光で形成されたゲート電極形成領域を、さらに第二の絶縁膜の厚みの2倍分だけ減少させることが可能となり、光露光では実現が困難な微細ゲートを形成することができる。また、絶縁膜の被着皮膜の厚みをスペーサとして利用しゲート電極に対してセルフアラインでソース電極やドレイン電極を形成することができるので、微細ゲートに対するソース電極及びドレイン電極形成用のマスク合わせ精度の問題を解消できる。
【0010】
【実施例】次に本発明を好ましい実施例について図1を参照にして具体的に説明する。図1(a)?(g)は本発明の実施例を説明するための断面図である。図1(a)?(g)を参照するに、まず、図1(a)のように半導体基板上あるいは素子分離された、電界効果トランジスタの動作層を含む半導体基板(1)の上に、通常のフォトリソグラフィにより、ゲート形成領域(2)を除いてフォトレジスト(3)を形成し、次いで、図1(b)のように絶縁膜(4)を成長させる。次に異方性エッチングによって図1(c)のように、絶縁膜(4)がフォトレジスト(3)の断面に垂直に残るように加工する。
この時、絶縁膜(4)がフォトレジスト(3)に対して十分高い選択比を有するように異方性エッチングの条件を選ぶ。これによりフォトリソグラフィの限界寸法より狭いゲート電極形成領域(5)が形成される。異方性エッチングは、上下方向のエッチングだけが選択的になされるのであれば、ウェットエッチング、ドライエッチングのいずれであってもかまわないが、反応性イオンエッチング(RIE)などのドライエッチングが効果的である。以上の工程により、フォトリソグラフィの最小加工寸法以下のゲート電極形成領域が開口できたことになる。ゲート電極の形成は通常のフォトリソグラフィ法を用い、リフトオフを経て、図1(d)のように示すように行える。さらに、図1(e)に示すように、アッシング処理によりフォトレジスト(3)を除去し半導体基板(1)表面を露出し、次いで図L(f)に示すようにソース及びドレイン電極金属を被着する。最後に、図1(g)に示すように絶縁膜(4)のサイド・ウォールに被着した金属を、ソース及びドレイン電極用金属膜が除去されない程度にウェットエッチングにより除去し、ゲートとソース及びドレイン間の絶縁をはかる。
【0011】
【発明の効果】以上説明したように、本発明によれば、ゲート形成領域内に形成されたゲート電極材料の被膜は、側壁部に堆積した絶縁膜の膜厚の2倍だけ狭い開口部に実施できる。これにより、通常のフォトリソグラフィでは到達しえない0.1μm以下の極めて短いゲート長を形成することができる。この場合、側壁部の絶縁膜の膜厚は膜厚コントロールの精度で制御できる利点がある。さらに、ゲート電極は異方性エッチング時に残された絶縁膜の上面についたT字型断面の構造となるので、ゲート抵抗を減少させることができる。」
(2)引用発明10
前記記載(1)アには、電子ビーム露光技術が微細加工に優れているものの、高価でスループットが遅いという問題を有するので、光露光技術によって電界トランジスタのゲート電極の微細加工を実現しようとする技術的背景が記載されている。
また、前記記載(1)イには、側壁部に絶縁膜を備え、0.1μm以下の極めて短いゲートを形成する光露光技術が開示されている。
したがって,引用文献10には次の発明(以下,「引用発明10」という。)が記載されていると認められる。
「側壁部に絶縁膜を備え、0.1μm以下の極めて短いゲートを形成する光露光技術。」

11 引用文献11について
(1)引用文献11
原査定の拒絶の理由に引用された特開2001-85448号公報(以下,「引用文献11」という。)には,図面とともに,次の記載がある。
ア「 【0025】次に、本発明の他の実施形態について、電界効果トランジスタを製造する場合を例にとり、その製造工程を断面で示した図2を参照して説明する。
【0026】図2(a)において、符号200は半導体基板で、半導体基板200には、上から順に、N^(+) -GaAｓ層201、AlGaAｓストッパ層202、GaAｓ層203、AlGaAｓ電子供給層204a、InGaAｓチャネル層205、AlGaAｓ電子供給層204bが形成されている。半導体基板200上には、SiNによる第1絶縁膜206、および、SiNによる第2絶縁膜207が形成されている。」
イ「【0032】上記の方法によれば、ゲート電極の側面に残る第3絶縁膜208がショットキーメタルのTiを保護し、Tiを腐食させることなく第1絶縁膜206および第2絶縁膜207を除去できる。このため、ゲート電極210周辺部の寄生容量を小さくできる。また、極細い形状のゲート電極210の側面が第3絶縁膜208によって機械的に補強され、ゲート電極210の強度が向上する。また、リセス22を形成した後に、リセス22表面に第3絶縁膜208を堆積している。この場合、ゲートメタル側面とGaAｓ層203間も第3絶縁膜208によって保護される。したがって、ゲートメタル側面からの電流リークによる耐圧の低下が防止され、高信頼で高周波動作に適した電界効果トランジスタを実現できる。」
(2)引用発明11
前記記載(1)アには、「InGaAｓチャネル層205」、「AlGaAｓ電子供給層204a、204b」の積層構造を備えた電界効果トランジスタが記載されており、当該積層構造は、典型的なHEMTの積層構造であるから、図2に関する記載はHEMTに関する記載と認められる。
また、前記記載(1)イには、T型の微細なゲート電極を機械的に補強するために側壁部に絶縁膜を備えたゲート電極の構造が開示されている。
したがって、引用文献11には次の発明(以下,「引用発明11」という。)が記載されていると認められる。
「側壁部に絶縁膜を備えたゲート電極を有するHEMT。」

第6 対比・判断
1 本願発明1について
(1)本願発明1と引用発明1との対比
ア 引用発明1の「高電子移動度トランジスタ(HEMT)」、「InPの基体」、「チタニウム、プラチナ、および金の層を含むことが好ましい多層金属構造の導電材料からなる約0.1ミクロン程度のゲート長を有する自己整列T型ゲート」、は、本願発明1の「高電子移動度トランジスタ(HEMT)デバイス」「III-V族基板」、「金属T型ゲート」に相当すると認められる。
イ すると,本願発明1と引用発明1とは,下記ウの点で一致し,下記エの点で相違すると認められる。
ウ 一致点
「III-V族基板に金属T型ゲートを備えた高電子移動度トランジスタ(HEMT)半導体デバイス」
エ 相違点
(ア)相違点1
本願発明1においては「300GHｚから3THｚの周波数で動作するサブ・ミリメータ波増幅器のための高電子移動度トランジスタ(HEMT)半導体デバイス」であるのに対し,引用発明1は動作周波数が明示されていない点。
(イ)相違点2
本願発明1においては「前記基板上に配置された第1ソース電極および第2ソース電極と、前記基板上に配置されたドレイン電極と、前記第1ソース電極と前記ドレイン電極の間に配置される第1金属ゲート・フィンガおよび前記ドレイン電極と前記第2ソース電極の間に配置される第2金属ゲート・フィンガであって、該第1および第2金属ゲート・フィンガ」を備えるのに対し,引用発明1は単体ゲートのトランジスタの電極構造である点。
(ウ)相違点3
本願発明1においては「第1および第2金属ゲート・フィンガの各々が約50nm未満で0nmより大きい幅を有する金属T型ゲート」であるのに対し、引用発明1では、約0.1ミクロン程度のゲート長を有する自己整列T型ゲートである点。
(エ)相違点4
本願発明1においては、「金属T型ゲートは、前記III-V族基板と連結された楔様の基部と、該楔様の基部とは反対側にて細状部となるようにテーパ状をなす上端部とを有」するの対し、引用発明1においては、T型ゲート電極の断面形状について説明がなされていない点。
(オ)相違点5
本願発明1においては、「前記半導体デバイスは、第1のウェハにおける第1の複数の半導体デバイスおよび第2のウェハにおける第2の複数の半導体デバイスのうちの一つであり、前記第1の複数の半導体デバイスの平均ゲート長と前記第2の複数の半導体デバイスの平均ゲート長との間の差は、+/-3nmである」のに対し、引用発明1では、単体ゲートであるから平均ゲート長やそのばらつきについて記載されていない点。
(2)相違点についての判断
以下、相違点1ないし5についてまとめて検討する。
前記第5の2ないし11のとおり、引用文献2ないし11には、それぞれ、引用発明2ないし11が記載されていると認められるが、引用文献2ないし11には、相違点1ないし5に係る構成のいずれかが開示されているにとどまり、相違点1ないし5に係る構成を同時に備えることは、引用文献2ないし11には、記載も示唆もされていない。
他方、本願明細書の記載によれば、本願発明1は、相違点1ないし5に係る構成を同時に備えることにより,300GHｚ?3THｚの周波数を用いるサブ・ミリメータ波デバイスにおいて高い周波数用途に十分なゲート容量を有する半導体デバイスを生産することが可能となるという有利な効果(本願明細書段落【0050】)を奏するものである。
そうすると、本願発明1が奏する上記の有利な効果は、引用発明1において、相違点1ないし5に係る構成を同時に備えることが記載も示唆もされていない引用文献2ないし11に基づいて、当業者が容易に予測し得るものとは認められない。
以上から、引用発明1において、相違点1ないし5に係る構成を備え、それによって、本願発明1と同様の作用効果を奏するようにすることは、引用発明2ないし11に基づいて、当業者が容易に想到し得たものとはいえない。
(3)まとめ
したがって,本願発明1は,引用文献1乃至11に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
2 本願発明2乃至5について
本願発明2乃至5は,本願発明1の発明特定事項を全て含みさらに他の発明特定事項を付加したものに相当するから,前記1のとおり,本願発明1が引用文献1乃至11に記載された発明に基づいて当業者が容易に発明をすることができたとはいえない以上,請求項2乃至5に係る発明についても,引用文献1乃至11に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。

第7 原査定について
前記第6の1及び2のとおり,本願発明1乃至5は,引用文献1乃至11に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
したがって,原査定の理由を維持することはできない。

第8 結言
以上のとおりであるから,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。

よって,結論のとおり審決する。
 
審決日 2017-05-10 
出願番号 特願2014-27802(P2014-27802)
審決分類 P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 早川 朋一  
特許庁審判長 深沢 正志
特許庁審判官 小田 浩
大嶋 洋一
発明の名称 高電子移動度トランジスタ半導体デバイスおよびその製造方法  
代理人 恩田 誠  
代理人 本田 淳  
代理人 恩田 博宣  

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