拒絶査定不服の審決｜不服2016-10301 - 特許審決データベース

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審決分類	審判査定不服 2項進歩性取り消して特許、登録 H04N
管理番号	1328544
審判番号	不服2016-10301
総通号数	211
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2017-07-28
種別	拒絶査定不服の審決
審判請求日	2016-07-07
確定日	2017-06-13
事件の表示	特願2012-532495「感光装置を制御する方法」拒絶査定不服審判事件〔平成23年 4月14日国際公開、WO2011/042204、平成25年 3月 4日国内公表、特表2013-507805、請求項の数(10)〕について、次のとおり審決する。
結論	原査定を取り消す。本願の発明は、特許すべきものとする。
理由	第1 経緯本願は、2010年(平成22年)10月11日(パリ条約による優先権主張外国庁受理2009年10月9日、フランス)を国際出願日とする出願であって、その手続の経緯は、以下のとおりである。平成26年 6月 6日:拒絶理由の通知平成26年12月10日:手続補正・意見書平成27年 4月21日:拒絶理由の通知平成27年10月28日:意見書平成28年 3月 1日:拒絶査定(原査定) 平成28年 3月 8日:拒絶査定の謄本の送達平成28年 7月 7日:拒絶査定不服審判の請求第2 原査定の概要原査定の理由は、概略、次のとおりである。 [原査定の理由] この出願の請求項1?10に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。記引用文献1:特開2008-11284号公報引用文献2:特開昭63-86976号公報引用文献3:特開2008-124527号公報引用文献4:再公表特許第2007/099620号第3 本願発明 1 本願請求項1?10に係る発明本願請求項1?10に係る発明(以下、それぞれ「本願発明1」?「本願発明10」という。)は、平成26年12月10日付けの手続補正で補正された特許請求の範囲の請求項1?10に記載された事項により特定される発明であり、以下のとおりの発明である。「【請求項1】行(L_(1)?L_(3))と列(Cl_(1)?Cl_(3))として編成された感光点(P_(1)?P_(9))のマトリックス(2、2’、2’’)を有する感光装置(1、1’、1’’)を制御する方法であって、それぞれの感光点(P_(1)?P_(9))がその最中に電荷を蓄積することができる画像を取得する取得ステップ(E_(2))と、前記取得ステップ(E_(2))で取得した画像を読み取る読取ステップ(E_(3))と、を含み、前記読取ステップ(E_(3))は、前記様々な感光点(P_(1)?P_(9))に蓄積された前記電荷を、この電荷を表すアナログ信号に変換する先行する変換サブステップ(E_(31))と、前記変換サブステップ(E_(31))により変換されたアナログ信号の多重化ステップ(322)を有し、各感光点(P_(1)?P_(9))ごとに、同一の取得ステップ(E_(2))で取得された画像に対して、N回にわたって反復して多重化処理し、Nは、2以上の整数である処理サブステップ(E_(32))と、を含み、前記読取ステップ(E_(3))は、前記取得ステップ(E_(2))ごとに単一のデジタル画像を供給するように、前記処理サブステップ(E_(32))で処理された各感光点(P_(1)?P_(9))ごとのN個の信号の平均値をそれぞれ取得するサブステップ(E_(35))を有することを特徴とする方法。【請求項2】前記アナログ信号は電圧であることを特徴とする請求項1に記載の方法。【請求項3】前記処理サブステップ(E_(32))は、前記アナログ信号をデジタル信号に変換するステップ(324)を含むことを特徴とする請求項1及び2のいずれか一項に記載の方法。【請求項4】前記処理サブステップ(E_(32))は、その多重化ステップ(222)の直前に実行される前記アナログ信号のサンプリング/保持ステップ(321)を含むことを特徴とする請求項1?3のいずれか一項に記載の方法。【請求項5】前記処理サブステップ(E_(32))は、前記アナログ信号の、又は、適宜、前記デジタル信号の増幅ステップ(323)を有することを特徴とする請求項1?4のいずれか一項に記載の方法。【請求項6】前記感光点(P_(1)?P_(9))が露光される、有用な画像と呼ばれる画像を取得するそれぞれのステップ(E_(2))は、前記感光点(P_(1)?P_(9))が露光されない、オフセット画像と呼ばれる画像を取得するステップ(E_(2))と、このオフセット画像を読み取るステップ(E_(3))と、に後続しており、前記オフセット画像を読み取る前記ステップ(E_(3))は、前記有用な画像を読み取る前記ステップ(E_(3))と同一であり、前記有用な画像は、前記オフセット画像に基づいて補正されることを特徴とする請求項1?5のいずれか一項に記載の方法。【請求項7】前記処理サブステップ(E_(32))は、次の行を処理する前に、同一の行についてN回にわたって反復されることを特徴とする請求項1?6のいずれか一項に記載の方法。【請求項8】前記処理サブステップ(E_(32))は、反復される前に、連続的にそれぞれの行を処理することを特徴とする請求項1?6のいずれか一項に記載の方法。【請求項9】すべての前記感光点の前記電荷を表す前記アナログ信号は、それぞれの感光点(P_(1)?P_(9))に関する前記処理サブステップ(E_(32))の前記N回の反復の後に、ゼロにリセットされることを特徴とする請求項1?8のいずれか一項に記載の方法。【請求項10】検討対象の行のすべての前記感光点(P_(1)?P_(9))の前記電荷を表す前記アナログ信号は、次の行を検討する前に、ゼロにリセットされることを特徴とする請求項7に記載の方法。」 2 本願発明1の分説本願発明1を分説すると次のとおりである。なお、請求項1に記載された括弧付きの記号は、請求項1の記載の内容を理解するために用いられるものであるから、本願発明1の分説においては省略した。 (本願発明1) 「(A)行と列として編成された感光点のマトリックスを有する感光装置を制御する方法であって、 (B)それぞれの感光点がその最中に電荷を蓄積することができる画像を取得する取得ステップと、 (C)前記取得ステップで取得した画像を読み取る読取ステップと、を含み、 (C-1)前記読取ステップは、前記様々な感光点に蓄積された前記電荷を、この電荷を表すアナログ信号に変換する先行する変換サブステップと、 (C-2)前記変換サブステップにより変換されたアナログ信号の多重化ステップを有し、各感光点ごとに、同一の取得ステップで取得された画像に対して、N回にわたって反復して多重化処理し、Nは、2以上の整数である処理サブステップと、を含み、 (C-3)前記読取ステップは、前記取得ステップごとに単一のデジタル画像を供給するように、前記処理サブステップで処理された各感光点ごとのN個の信号の平均値をそれぞれ取得するサブステップを有する (D)ことを特徴とする方法。」 ((A)?(D)は、当審で付与した。以下各構成要件を「構成要件A」等という。) 第4 引用文献の記載事項及び引用文献に記載された発明 1 引用文献1 (1)引用文献1の記載事項原査定における拒絶の理由に引用された特開2008-11284号公報(以下「引用文献1」という。)には、図面と共に次に掲げる事項が記載されている(下線は当審が付与した。)。「【0012】このような画像処理回路によれば、CDS回路により、固体撮像素子のリセット時の画素信号と露光後の画素信号との電位差とが取り出される。そして、AD変換する回路により、取り出された電位差がAD変換される。また、処理手段により、AD変換を複数回繰り返して得られた複数のデジタルコード値に対して加算平均化処理が施される。」「【0048】以上説明したように、本実施の形態では画素信号の1回の1行読み出しにおいて単位時間内でAD変換を複数回行う。この際、1回目のAD変換と2回目のAD変換との間でコンデンサC32の放電および再チャージの動作を行わず、得られたカウント値の加算結果を得るようにした。1回目のAD変換により得られたビット毎のカウント値と、2回目のAD変換を行って得られたビット毎のカウント値とをそれぞれ加算して(加算平均をとって)各符号化値を得るようにした。」 (2)引用文献1に記載された技術的事項上記(1)によると、引用文献1には、『画素信号の1回の1行読み出しにおいて、CDS回路により、固体撮像素子のリセット時の画素信号と露光後の画素信号との電位差とが取り出され、取り出された電位差が、AD変換され、処理手段により、AD変換を複数回繰り返して得られた複数のデジタルコード値に対して加算平均化処理を施す』技術が記載されている。 2 引用文献2 (1)引用文献2の記載事項原査定における拒絶の理由に引用された特開昭63-86976号公報(以下「引用文献2」という。)には、図面と共に次に掲げる事項が記載されている(下線は当審が付与した。)。「同図において、CCD9から得られる出力信号は前置増幅器10で増幅された後A/D変換器11に供給される。A/D変換器11でデジタル信号に変換された出力信号は次に加算器12と記憶回路13とから成る平均回路に供給される。加算器12の出力は記憶回路13に印加されて記憶される。一方記憶回路13で記憶されたデジタル信号は加算器12にフィードバックされて前記A/D変換器11から次のA/D変換動作の結果として得られるデジタル信号と加算されて平均化される。」(3頁右上欄10?19行) 「上述したとおり保持回路14と15にはそれぞれ基準電位V0と出力電圧Vｓの平均値が保持されているが複数回の加算を行なったことによりCCDの出力信号に含まれている、ゲート付電荷積分型出力回路中のバッファ回路が発生するランダム雑音のS/Nは加算回数をNとすると1/√Nに改善されている。また減算を行なうことにより同様にリセットトランジスタが発生する雑音も改善され、その結果減算器16からはS/Nが改善された出力電圧Vｓが得られる。」(4頁右上欄3?12行) (2)引用文献2に記載された技術的事項上記(1)によると、引用文献2には、「CCDから得られる出力信号は前置増幅器で増幅された後A/D変換器に供給され、A/D変換器でデジタル信号に変換された出力信号は次に加算器と記憶回路とから成る平均回路に供給され、加算器の出力は記憶回路に印加されて記憶され、記憶回路で記憶されたデジタル信号は加算器にフィードバックされ、次のA/D変換動作の結果として得られるデジタル信号と加算されて平均化される」技術が記載されている。 3 引用文献3 (1)引用文献3の記載事項原査定における拒絶の理由に引用された特開2008-124527号公報(以下「引用文献3」という。)には、図面と共に次に掲げる事項が記載されている(下線は当審が付与した。)。「【0014】図1は本発明の実施の形態による固体撮像装置(CMOSイメージセンサ)の全体構成を示すブロック図である。図示のように、本実施の形態によるCMOSイメージセンサは、複数の画素を2次元方向に配列した有効画素領域100と、画素を選択する垂直駆動回路110と、太陽黒化補正部及び縦筋補正部を共通化した補正部120と、画素信号読み出し回路130と、水平シフトレジスタ140と、アナログフロントエンド(AFE)150と、A/Dコンバータ(ADC)160と、出力処理部170と、タイミング制御回路180とを有する。」「【0017】次に、本実施の形態で特徴となる補正部120の画素ダミートランジスの構成について説明する。図2は有効画素領域の画素トランジスタと補正部の画素ダミートランジスタの第1の実施例を示す回路図である。ここでは、図2を用いて各トランジスタの電圧降下について説明する。まず、フォトダイオード101で蓄積された信号は転送トランジスタ102を介してアンプトランジスタ103のゲートに入力される。このアンプトランジスタ103はソースフォロア回路になっているため、アンプトランジスタ103のソース電位はゲートレベルVGより約Vｔh分降下したレベルになり、出力信号(SIG)としては選択トランジスタ105のVDS分をさらに差し引いた電位となる。ここで選択トランジスタ105は線形領域(スイッチ)動作をしているため、プロセスのバラツキとしてはアンプトランジスタ103のVｔhがバラツキの主要因である。太陽黒化補正として用いられるクランプ電圧レベルは画素ダミーアンプトランジスタ121の電圧のゲート電圧から約Vｔh分を差し引いた値であるため、画素トランジスタと画素ダミートランジスタが同じ種類でない場合、プロセスがばらついたときに、クランプレベルが所望の値とならない問題が起こる。【0018】よって、本例のように、画素ダミーアンプトランジスタ121として有効画素領域におけるアンプトランジスタ103、選択トランジスタ105と同種類のトランジスタを用いることにより、プロセスばらつきの影響を低減することができる。ここでの同種類とは、プロセス工程が同一であることであり、例えば注入イオン種などが同一であるようなトランジスタを意味する。また、チャネルの幅(W)と長さ(L)のサイズ比を同じにすることによってソースフォロアでの電圧降下分、及び選択トランジスタでのVDS分も同じにすることができる。サイズ比を同じくすることにより、巨大光量時においてのクランプ電位を与えるために有効画素でのフローティングディフュージョン(FD)の電位(アンプのゲート電位に相当)とほぼ同電位で画素ダミートランジスタのゲートにバイアスを行うことができ、プロセス変動に強い構成となる。トランジスタサイズの大きさとしては縦筋補正時でのばらつき低減のために画素ピッチに収まる最大のサイズを選ぶのが望ましい。さらに画素ダミーを複数回読み出すことによりランダムノイズを削減することも可能である。」「【0020】図4は本例で用いる縦筋補正回路の構成例を示すブロック図である。図示のように、この縦筋補正回路は、例えば出力処理部270内に設けられており、ADC260からの回路ばらつき信号を加算平均する加算平均回路291と、この出力を保持するラインメモリ292と、ADC260からの有効画素信号とラインメモリ292の信号とを減算して信号処理部290に出力する減算器293とを有する。この縦筋補正回路では、1フレームでのブランキング期間(有効領域の画素は未選択)に、画素ダミーアンプトランジスタのゲートに黒信号出力レベル(電源電圧VDD付近)、またはある一定の電圧レベルを入力することで、各カラムでの回路ばらつき信号を出力する。ここで複数回、画素ダミーアンプトランジスタから信号出力させ、加算平均回路291で加算平均することで、ランダムノイズを除去する。この出力を補正データとしてラインメモリ292に記憶する。そして、有効画素の読み出しの際にA/D変換後の有効画素信号から補正信号を減算器293によって差し引くことにより、画素信号読み出し回路の列毎のばらつきに起因した縦筋ノイズ(固定パターンノイズ)を除去する。すなわち、本例では、画素ダミーは縦筋の検出に用い、その補正については後段の縦筋補正回路における信号処理により行うようにしたものである。」 (2)引用文献3に記載された技術的事項上記(1)によると、『1フレームでのブランキング期間(有効領域の画素は未選択)に、画素ダミーアンプトランジスタのゲートに黒信号出力レベル(電源電圧VDD付近)、またはある一定の電圧レベルを入力することで、各カラムでの回路ばらつき信号を出力し、ここで複数回、画素ダミーアンプトランジスタから信号出力させ、加算平均回路で加算平均することで、ランダムノイズを除去し、この出力を補正データとしてラインメモリに記憶し、有効画素の読み出しの際にA/D変換後の有効画素信号から補正信号を減算器によって差し引くことにより、画素信号読み出し回路の列毎のばらつきに起因した縦筋ノイズ(固定パターンノイズ)を除去する』技術が記載されている。 4 引用文献4 (1)引用文献4の記載事項原査定における拒絶の理由に引用された再公表特許第2007/099620号(以下「引用文献4」という。)には、図面と共に次に掲げる事項が記載されている(下線は当審が付与した。)。「【0017】図1は、本発明の第1の実施形態を示している。この半導体集積回路は、シリコン基板上にCMOSプロセスを使用してCMOSイメージセンサ(固体撮像素子、撮像装置)として形成されている。イメージセンサは、行選択回路12、動作制御回路14、複数の画素PXがマトリックス状に配置された画素アレイARYおよび読み出し回路16を有している。【0018】行選択回路12は、リセット信号RST、転送制御信号TG、選択制御信号SLCTを画素アレイARYに出力する。動作制御回路14は、イメージセンサの撮像動作を制御するために複数のタイミング信号を生成し、行選択回路12および読み出し回路16等に出力する。また、動作制御回路14は、読み出し回路16に形成される相関二重サンプリング(CDS;Correlated Double Sampling)回路内のスイッチ(後述する図3に示す)のオン/オフを制御するスイッチ部としても機能する。【0019】読み出し回路16は、CDS回路、アナログ信号用のマルチプレクサMUXおよびA/D変換器ADCを有している。CDS回路は、垂直方向(図の縦方向)に並ぶ画素列に対応してそれぞれ形成され、水平方向(図の横方向)に並ぶ複数の画素PX(画素行)から同時に出力される並列のデータ信号SIG(画素で受光した画像を示す画素データ信号)を受ける。各CDS回路は、ノイズ信号を含む画素データ信号(読み出し電圧)からノイズ信号(ノイズ電圧)を差し引き、ノイズを含まない真の画素データ信号(真の読み出し電圧)を生成する。なお、後述するように、本発明のCDS回路では、固定パターンノイズとともにランダムノイズが除去される。【0020】マルチプレクサMUXは、ノイズが除去された並列の画素データ信号(アナログ信号)DTを直列信号に変換する。A/D変換器ADCは、マルチプレクサMUXから順次に出力されるアナログの画素データ信号をデジタルのデータ信号OUTに変換する。図2は、図1に示した画素アレイARYの詳細を示している。この実施形態の画素PXは、いわゆる4トランジスタ型である。各画素PXは、リセットトランジスタRSTTｒ、転送トランジスタTGTｒ、フォトダイオードPD(光電変換素子)、ソースフォロアトランジスタSFTｒおよびセレクトトランジスタSLCTTｒを有している。リセットトランジスタRSTTｒ、転送トランジスタTGTｒ、およびフォトダイオードPDは、電源電圧線VDD(例えば、2.8V)とグラウンド線VSSとの間に直列に接続されている。ソースフォロアトランジスタSFTｒおよびセレクトトランジスタSLCTTｒは、電源電圧線VDDとデータ信号SIG(SIG1-m;図ではSIG1-3を記載)の出力ノードとの間に直列に接続されている。リセットトランジスタRSTTｒ、転送トランジスタTGTｒ、ソースフォロアトランジスタSFTｒおよびセレクトトランジスタSLCTTｒは、nMOSトランジスタである。【0021】リセットトランジスタRSTTｒのゲートは、リセット信号RST(RST1-n;図ではRST1-2を記載)を受けている。転送トランジスタTGTｒのゲートは、転送制御信号TG(TG1-n;図ではTG1-2を記載)を受けている。ソースフォロアトランジスタSFTｒのゲートは、トランジスタRSTTｒ、TGTｒの接続ノードFD(浮遊拡散ノード;電荷電圧変換領域)に接続されている。セレクトトランジスタSLCTTｒのゲートは、選択制御信号SLCT(SLCT1-n;図ではSLCT1-2を記載)を受けている。セレクトトランジスタSLCTTｒのソースは、データ信号線SIGに接続されている。ソースフォロアトランジスタSFTｒは、アンプとして動作し、ソース電極から画素データ信号SIGを出力する。画素データ信号SIGは、セレクトトランジスタSLCTTｒを介して出力される。水平方向(図の横方向)に配列される画素PXは、共通のリセット信号RST1(またはRST2-n)、共通の転送制御信号TG1(またはTG2-n)、共通の選択制御信号SLCT1(またはSLCT2-n)を受ける。【0022】図3は、図1に示したCDS回路の詳細を示している。CDS回路は、電流源CS、データ信号SIGを受けるサンプリングホールド部SH、バッファBUF1、バッファBUF1を介してサンプリングホールド部SHからの信号を受けるクランプ部CLMP、バッファBUF2を有している。バッファBUF1-2は、高い入力インピーダンスを有する増幅器である。バッファBUF1-2は、ソースフォロア回路またはボルテージフォロア回路等を用いて構成される。【0023】電流源CSは、バイアス電圧Vb(例えば、0.8V)をゲートで受けるnMOSトランジスタで構成されている。サンプリングホールド部SHは、CDS回路の入力ノードIN1(信号レベルの伝達経路)と基準電圧線VREFとの間に並列に配置され、信号レベルをそれぞれ保持するキャパシタC11、C12、C13、C14(サンプリング回路、サンプリングキャパシタ)と、キャパシタC11、C12、C13、C14の一端を入力ノードIN1に接続するスイッチSW11、SW12、SW13、SW14とを有している。また、サンプリングホールド部SHは、キャパシタC11、C12、C13の一端を出力ノードOUT1に接続するスイッチSW1A1、SW1A2、SW1A3を有している。キャパシタC14の一端は、出力ノードOUT1に直接接続されている。この例では、キャパシタC11、C12、C13、C14の容量値は、互いに等しい。スイッチSW11-SW14、SW1A1-SW1A3は、信号レベルを互いに異なるタイミングでキャパシタC11-C14に順次保持させるために動作し、かつキャパシタC11-C14に保持された信号レベルを平均化するためにキャパシタC11-C14を互いに接続する平均化回路(スイッチ部)として動作する。【0024】スイッチSW11、SW12、SW13、SW14は、高レベルのスイッチ制御信号S11、S12、S13、S14を受けているときにそれぞれオンし、低レベルのスイッチ制御信号S11、S12、S13、S14を受けているときにそれぞれオフする。スイッチSW1A1、SW1A2、SW1A3は、高レベルのスイッチ制御信号S1AVEを受けているときにオンし、低レベルのスイッチ制御信号S1AVEを受けているときにオフする。スイッチSW11-SW14、スイッチSW1A1-SW1A3は、例えば、nMOSトランジスタからなるMOSスイッチ、あるいは、nMOSトランジスタおよびｐMOSトランジスタからなるCMOSスイッチ(CMOS伝達ゲート)で構成されている。サンプリングホールド部SHは、ノイズ信号およびノイズ信号を含む画素データ信号の信号レベルをそれぞれ保持する。【0025】クランプ部CLMPは、入力ノードIN2(信号レベルの伝達経路)と基準電圧線VREFとの間に並列に配置され、信号レベルをそれぞれ保持するキャパシタC21、C22、C23、C24(サンプリングキャパシタ)と、キャパシタC21、C22、C23、C24の一端を基準電圧線VREFに接続するスイッチSW21、SW22、SW23、SW24とを有している。また、クランプ部CLMPは、キャパシタC21、C22、C23の一端を出力ノードOUT2に接続するスイッチSW2A1、SW2A2、SW2A3を有している。キャパシタC24の一端は、出力ノードOUT2に直接接続されている。この例では、キャパシタC21、C22、C23、C24の容量値は、互いに等しい。スイッチSW21-SW24、SW2A1-SW2A3は、信号レベルを互いに異なるタイミングでキャパシタC21-C24に順次保持させるために動作し、かつキャパシタC21-C24に保持された信号レベルを平均化するためにキャパシタC21-C24を互いに接続するスイッチ部として動作する。【0026】スイッチSW21、SW22、SW23、SW24は、高レベルのスイッチ制御信号S21、S22、S23、S24を受けているときにそれぞれオンし、低レベルのスイッチ制御信号S21、S22、S23、S24を受けているときにそれぞれオフする。スイッチスイッチSW2A1、SW2A2、SW2A3は、高レベルのスイッチ制御信号S2AVEを受けているときにオンし、低レベルのスイッチ制御信号S2AVEを受けているときにオフする。スイッチSW21-24、SW2A1-SW2A3は、例えば、nMOSトランジスタからなるMOSスイッチ、あるいは、nMOSトランジスタおよびｐMOSトランジスタからなるCMOSスイッチ(CMOS伝達ゲート)で構成されている。クランプ部CLMPは、サンプリングホールド部SHにサンプリングされた信号レベルをクランプする。【0027】図4は、図1に示したCMOSイメージセンサの動作を示している。行選択回路12は、n個の画素行をそれぞれ制御するためにリセット信号RST1-n、転送制御信号TG1-nおよび選択制御信号SLCT1-nを順次に出力する。イメージセンサは、1フレーム期間FRMに全ての画素行から画素データ信号SIGを受け、受けた画素データ信号SIGをデータ信号OUTに変換する。より正確には、図中の符号FRMは、図2のRST1信号、TG1信号、SLCT1信号が供給される画素行を基準とする1フレーム期間を示している。【0028】まず、リセット信号RST1および転送制御信号TG1が所定の期間高レベルに活性化され、フォトダイオードPDは、電源電圧レベルVDDにリセットされる(図4(a))。このとき、フローティングディフュージョン領域FDも、電源電圧レベルVDDにリセットされる(先行リセット)。転送制御信号TG1の非活性化後、外部から受けた光に応じて発生した電子が、フォトダイオードPDの拡散領域に電荷として蓄積される。すなわち、フォトダイオードPDの露光が開始される。電荷の蓄積は、転送制御信号TG1が再び活性化されるまでの露光時間(蓄積時間)Teｘｐに行われる。【0029】次に、転送制御信号TG1は活性化される前に、リセット信号RST1が所定の期間活性化される(図4(b))。この活性化により、フローティングディフュージョン領域FDが再びリセットされる(読み出しリセット)。リセット信号RST1が非活性化された後、選択制御信号SLCT1が所定の期間活性化される(図4(c))。これにより、セレクトトランジスタSLCTTｒがオンし、ソースフォロアトランジスタSFTｒのゲート電圧(FD)に応じた電流(リセット電流、ノイズ電流)が、データ信号線SIGに流れる。特に図示していないが、データ信号線SIGの電圧は、リセットレベル(ノイズ電圧)に変化する。リセットレベルは、CDS回路に保持される。【0030】次に、選択制御信号SLCT1が活性化している間に、転送制御信号TG1が活性化される(図4(d))。この活性化により、フォトダイオードPDに蓄積された電荷がフローティングディフュージョン領域FDに転送される。選択制御信号SLCT1が活性化しているため、ソースフォロアトランジスタSFTｒのゲート電圧(FD)に応じた電流(画素データ電流)が、データ信号線SIGに流れる。特に図示していないが、データ信号線SIGの電圧は、ノイズを含んだ画素データレベルに変化する。CDS回路は、ノイズを含む画素データレベルからノイズレベル(ノイズ電圧)を差し引き、ノイズを除いた真の画素データ信号DTを生成する。【0031】図1に示した動作制御回路14は、タイミングを順次ずらしながら上述の動作を画素行毎に実施する。これにより、全ての画素PXで生成された画素データ信号DTが、1フレーム期間FRM毎にマルチプレクサMUXに順次出力される。マルチプレクサMUXは、各画素行に対応する選択制御信号SLCT1の非活性化に応答して並列の画素データ信号DTを直列信号に変換する。直列の画素データ信号DTは、A/D変換器ADCによりデジタルのデータ信号OUTに変換される。【0032】図5は、図3に示したCDS回路の動作を示している。リセット信号RST、転送制御信号TGおよび選択制御信号SLCTのタイミングは、上述した図4のリセット信号RST1、転送制御信号TG1および選択制御信号SLCT1のタイミングと同じである。破線の信号波形は、他の画素行の読み出し動作等により値が不定であることを示している。本発明のCDS回路の動作の特徴は、並列に接続されたキャパシタにノイズレベル(または画素データレベル)を順次サンプリングし、サンプリングされた信号レベルを平均化することである。これにより、ノイズ信号および画素データ信号に含まれるランダムノイズを除去できる。【0033】まず、選択制御信号SLCT1の活性化により、サンプリングホールド部SHの入力ノードIN1は、ノイズレベルに変化する(図5(a))。スイッチSW11-SW14は、2回目のリセット信号RSTのパルスが出力された後に活性化されるスイッチ制御信号S11-S14によりオンし、キャパシタC11-C14にノイズレベルがサンプリングされる(図5(b))。スイッチSW11-SW14のオンタイミングは、同時でもよく、あるいは電源ノイズ等のランダムノイズを減らすために僅かにずらしてもよい。この後、スイッチ制御信号S11-S14は、順次非活性化する(図5(c))。このように、キャパシタC11-C14によるサンプリング期間は、互いに重複しており、かつサンプリング終了タイミングは、互いにずれている。スイッチ制御信号S11-S14の非活性化により、キャパシタC11-C14は、異なるランダムノイズを含むノイズレベルをそれぞれ保持する。すなわち、異なるランダムノイズを含むノイズレベルが、4回サンプリングされる。【0034】キャパシタC14の他端は出力ノードOUT1に直接接続されている。このため、サンプリングホールド部SHの出力ノードOUT1の電圧は、入力ノードIN1の電圧の変化に追従して変化する(図5(d))。バッファBUF1は、出力ノードOUT1の電圧の変化に応答して、入力ノードIN2に電圧を生成する(図5(e))。クランプ部CLMPのキャパシタC24は、出力ノードOUT2に直接接続されている。このため、出力ノードOUT2の電圧は、入力ノードIN2の電圧の変化に追従して変化する(図5(f))。【0035】次に、スイッチ制御信号S1AVEが所定の期間活性化され、スイッチSW1A1-SW1A3が同時にオンする(図5(g))。スイッチSW1A1-SW1A3のオンにより、キャパシタC11-C14に保持された互いに異なるランダムノイズを含むノイズレベルは平均化され、出力ノードOUT1の電圧は平均化された値に変化する。出力ノードOUT1の電圧の変化に応答して、入力ノードIN2および出力ノードOUT2の電圧も変化する。スイッチ制御信号S21-S24が活性化されているため、キャパシタC21-C24は、入力ノードIN2の電圧(サンプリングホールド部SHによりランダムノイズが平均化されたノイズレベル)をサンプリングする(図5(h))。【0036】この後、スイッチ制御信号S21-S24は、順次非活性化される(図5(i))。この非活性化により、キャパシタC21-C24は、バッファBUF1等で発生したランダムノイズを含むノイズレベルをそれぞれ保持する。すなわち、異なるランダムノイズを含むノイズレベルが、4回サンプリングされる。次に、スイッチ制御信号S2AVEが所定の期間活性化され、スイッチSW21A1-SW2A3がオンする(図5(j))。スイッチSW2A1-SW2A3のオンにより、キャパシタC21-C24に保持されたノイズレベルは平均化される。すなわち、キャパシタC21-C24は、ランダムノイズが平均化されたノイズレベルを保持する。【0037】次に、転送制御信号TG1が所定の期間活性化され、入力ノードIN1の電圧は、フォトダイオードPDに蓄積された電荷に応じて変化する(図5(k))。この後、上述の図5(b)、(c)、(g)と同様に、スイッチSW11-SW14が順次にオフされた後、スイッチSW1A1ーSW1A3が同時にオンされる(図5(l))。この動作により、キャパシタC11-C14に保持された互いに異なるランダムノイズを含む画素データレベルは平均化され、出力ノードOUT1の電圧は平均化された画素データレベルに変化する(図5(m))。なお、ノードIN1、OUT1、IN2、OUT2の波形において、上側のラインは弱い光を受けた画素に対応する電圧レベルを示し、下側のラインは強い光を受けた画素に対応する電圧レベルを示している。【0038】バッファBUF1の動作により、入力ノードIN2の電圧は、出力ノードOUT1の電圧に応じて変化する(図5(n))。入力ノードIN2の電圧(ノイズレベルを含む画素データレベル)からキャパシタC21に保持されているノイズレベルが差し引かれ、真の画素データレベルが出力ノードOUT2に生成される(図5(ｏ))。固定パターンノイズおよびランダムノイズが減少された真の画素データレベル(アナログ電圧)は、図1に示したアナログマルチプレクサMUXを介してA/D変換器ADCに伝達され、デジタルの画素データ信号に変換される。【0039】本発明では、CDS回路(アナログサンプリング回路)のキャパシタの接続を順次に切り替えることで、多重サンプリングおよび平均処理を行っている。これにより、画素データ信号は、AD変換前にアナログ値として短時間で多重平均サンプリング処理される。これに対して、AD変換された画素データ信号からノイズを除去する場合、AD変換回数が多くなるため現実的でない。具体的には、ノイズ信号およびノイズ信号を含む画素データ信号を、サンプリング回数だけそれぞれAD変換する必要がある。このため、一般的なイメージセンサに要求される15fｐｓ(frame per second)以上のフレームレートを確保することは困難である。【0040】一般に、複数のランダムな現象を合成すると、その期待値は二乗和の平方根で示される。この実施形態では、4回のサンプリングされた電圧の値を4つのキャパシタで平均しているので、1-4回目のサンプリングノイズの電圧をΔV1-ΔV4、その期待値をΔVとすると、平均化後のノイズの電圧は、"√｛(ΔV1/4)2+(ΔV2/4)2+(ΔV32/4)2+(ΔV42/4)2｝"となり、その期待値は、"√｛ΔV/4)2・4｝=ΔV/2"となる。すなわち、各サンプリング時にノイズ信号(または画素データ信号)に混入したランダムノイズの電圧の期待値をΔV1/2に減少できる。CDS回路により固定パターンノイズが十分に減少され、主なノイズ成分がランダムノイズである場合、ノイズを半分にできるのでSN比を2倍(6dB)に向上できる。【0041】以上、第1の実施形態では、本発明をCMOSイメージセンサのCDS回路に適用することで、いわゆる固定パターンノイズだけでなく、画素データ信号に含まれるランダムノイズを減少できる。この結果、各画素から出力される画素データ信号のSN比を向上できる。キャパシタC1-C14のサンプリング期間を互いに重複することで、サンプリングに必要な時間を短縮できる。この結果、本発明を、1フレーム期間FRMが比較的短いイメージセンサにも適用できる。【0042】図6は、本発明の第2の実施形態におけるCDS回路の動作を示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図1に示した動作制御回路14が第1の実施形態と異なっている。具体的には、動作制御回路14から出力されるスイッチ制御信号S11-S14等のCDS回路の動作を制御する信号のタイミングが第1の実施形態と異なる。その他の構成は、第1の実施形態と同じである。すなわち、半導体集積回路は、シリコン基板上にCMOSプロセスを使用してCMOSイメージセンサ(固体撮像素子)として形成されている。【0043】この実施形態では、スイッチ制御信号S11-S14の活性化タイミングは、互いに重複しない(図6(a))。これにより、スイッチSW11-SW14のオン期間、すなわち、キャパシタC11-C14によるサンプリング期間は、互いにずれる。その他のタイミングは、第1の実施形態と同じである。一般に、複数のスイッチが同時に動作する場合、電源ノイズやグラウンドノイズなどのランダムノイズは大きくなり、SN比が劣化する傾向にある。このため、スイッチの動作を分散させた方が、ランダムノイズは小さくなる。一方、スイッチの動作を分散させた場合、CDS回路の動作時間は長くなる。このため、この実施形態は、画素で生成される画像を示す画素データ信号の読み出し時間に余裕があり、ランダムノイズを小さくしたい場合に有効である。画素データ信号の読み出し時間に余裕がない場合、あるいは所定量のノイズが許容される場合、第1の実施形態のCDS回路を適用することが望ましい。」「【0075】差動増幅器AMPの出力レベルが反転するまでのカウンタ値をラッチLCにより計数することで、簡易なデジタル回路を用いて、画素データ信号のレベルを容易に検出できる。この結果、読み出し回路16Aの回路規模を削減でき、CMOSイメージセンサのチップサイズを小さくできる。なお、上述した第1の実施形態では、4つのキャパシタC11-C14(C21-C24)を用いてノイズ信号および画素データ信号を4回サンプリングし、平均する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、N個のキャパシタを用いてN回サンプリングし、平均することで、ランダムノイズの電圧を1/ルートNに減少できる(エネルギーで1/N)。」 (2)引用文献4に記載された発明ア段落【0017】によると、イメージセンサは、行選択回路、動作制御回路、複数の画素がマトリックス状に配置された画素アレイおよび読み出し回路を有している。各画素はフォトダイオードを有している(段落【0020】)。イ動作制御回路は、イメージセンサの撮像動作を制御するために複数のタイミング信号を生成し、行選択回路12および読み出し回路等に出力し、読み出し回路に形成される相関二重サンプリング(CDS)回路内のスイッチのオン/オフを制御する(段落【0018】)。ウ読み出し回路は、CDS回路、アナログ信号用のマルチプレクサおよびA/D変換器を有している(段落【0019】)。エマルチプレクサは、ノイズが除去された並列の画素データ信号(アナログ信号)を直列信号に変換する。A/D変換器は、マルチプレクサから順次に出力されるアナログの画素データ信号をデジタルのデータ信号に変換する(段落【0020】)。オ段落【0027】?【0031】には、イメージセンサの動作が記載されいる。オ-1 露光によりフォトダイオードに電荷を蓄積する(段落【0028】)。オ-2 リセットレベル(ノイズ電圧)はCDS回路に保持され(段落【0029】)、フォトダイオードに蓄積された電荷を画素データレベルに変化させ、CDS回路は、ノイズレベルを含む画素データレベルからノイズレベルを差し引き、ノイズレベルを除いた真の画素データを生成する(段落【0030】)。オ-3 CDS回路は、並列に接続されたキャパシタにノイズレベル(または画素データレベル)を順次サンプリングし、サンプリングされた信号レベルを平均化する(段落【0032】)。オ-4 この動作は、画素行毎に実施され、マルチプレクサは、各画素行の並列の画素データ信号を直列信号に変換し、直列の画素データ信号は、A/D変換器によりデジタルデータのデータ信号に変換される(段落【0031】)。カ引用文献4に記載されているイメージセンサの動作を、イメージセンサを制御する方法として認定する。上記アによると、イメージセンサは、フォトダイオードを含む画素がマトリックス状に配置された画素アレイを有しているから、イメージセンサを制御する方法は、『フォトダイオードを含む画素がマトリックス状に配置された画素アレイを有するイメージセンサを制御する方法』といえる。上記オ-1によると、露光によりフォトダイオードに電荷を蓄積する。各フォトダイオードに電荷を蓄積することにより、「フォトダイオードを含む画素がマトリックス状に配置された画素アレイ」は、画像を取得するといえる。したがって、「イメージセンサを制御する方法」は、『各フォトダイオードに電荷を蓄積することにより、画像を取得するステップ』を含むといえる。上記ウ?オ-4によると、フォトダイオードに蓄積された電荷を画素データレベルに変化させ、画素データを生成し、この動作は画素行毎に実施されるから、「イメージセンサを制御する方法」は、『前記取得ステップで取得した画像を読み取るステップ』を含むといえる。上記オ-2によると、「フォトダイオードに蓄積された電荷を画素データレベルに変化させるステップ」があるといえ、このステップは、上記「画像を読み取るステップ」に含まれるステップといえるから、サブステップといえる。したがって、『画像を読み取るステップ』は、『フォトダイオードに蓄積された電荷を画素データレベルに変化させるサブステップ』を含む。上記オ-3によると、「CDS回路は、並列に接続されたキャパシタに画素データレベルを順次サンプリングし、サンプリングした信号レベルを平均化」するから、「CDS回路における並列に接続されたキャパシタに画素データレベルを順次サンプリングするステップ」があるといえる。また、「画素データレベル」は、同一の取得ステップで取得された画像に対するものである。したがって、「同一の取得ステップで取得された画像に対して、CDS回路における並列に接続されたキャパシタに画素データレベルを順次サンプリングするステップ」があるといえる。さらに、このステップは、上記「画像を読み取るステップ」に含まれるステップといえるから、サブステップといえる。よって、『画像を読み取るステップ』は、『同一の取得ステップで取得された画像に対して、CDS回路における並列に接続されたキャパシタに画素データレベルを順次サンプリングするサブステップ』を含む。上記オ-3によると、「画素データレベルを順次サンプリングし、サンプリングした信号レベルを平均化」するから、「各画素の複数個の信号の平均値を取得するステップ」があるといえる。「各画素の複数個の信号」は、上記「画素データレベルを順次サンプリングするサブステップ」のものである。このステップは、上記「画像を読み取るステップ」に含まれるステップといえるから、サブステップといえる。したがって、『画像を読み取るステップ』は、『前記画素データレベルを順次サンプリングするサブステップによる各画素の複数個の信号の平均値を取得するサブステップ』を有する。そして、上記オ-4によると、画素データは、デジタル信号に変換され、これら画素データは、デジタル画像を形成するものと認められ、当該デジタル画像は、上記取得ステップにおいて取得された画像に基づくものである。そうすると、当該サブステップは、『前記取得ステップにおいて取得した画像に基づくデジタル画像を供給するように、前記画素データレベルを順次サンプリングするサブステップによる各画素の複数個の信号の平均値を取得するサブステップ』といえる。キ以上まとめると、引用文献4には次の発明が記載されていると認められる。以下この発明を「引用発明」という。 (引用発明) 「(a)フォトダイオードを含む画素がマトリックス状に配置された画素アレイを有するイメージセンサを制御する方法であって、 (b)各フォトダイオードに電荷を蓄積することにより、画像を取得するステップと、 (c)前記取得ステップで取得した画像を読み取るステップと、を含み、 (c-1)前記画像を読み取るステップは、フォトダイオードに蓄積された電荷を画素データレベルに変化させるサブステップと、 (c-2)同一の取得ステップで取得された画像に対して、CDS回路における並列に接続されたキャパシタに画素データレベルを順次サンプリングするサブステップと、を含み、 (c-3)前記画像を読み取るステップは、前記取得ステップにおいて取得した画像に基づくデジタル画像を供給するように、前記画素データレベルを順次サンプリングするサブステップによる各画素の複数個の信号の平均値を取得するサブステップを有する (d)ことを特徴とする方法。」 ((a)?(d)は、引用発明の構成を区別するために付与した。以下各構成を「構成a」等という。) 第5 対比・判断 1 本願発明1について (1)対比本願発明1と引用発明とを対比する。ア構成要件Aと構成aとを対比する。構成aの「フォトダイオードを含む画素がマトリックス状に配置された画素アレイを有するイメージセンサ」は、構成要件Aの「行と列として編成された感光点のマトリックスを有する感光装置」に相当する。したがって、本願発明1と引用発明とは、「行と列として編成された感光点のマトリックスを有する感光装置を制御する方法」として一致する。イ構成要件Bと構成bとを対比する。構成bの「各フォトダイオードに電荷を蓄積することにより、画像を取得する」ことは、構成要件Bの「それぞれの感光点がその最中に電荷を蓄積することができる画像を取得する」ことに相当する。したがって、本願発明1と引用発明とは、「それぞれの感光点がその最中に電荷を蓄積することができる画像を取得する取得ステップ」を含む点で一致する。ウ構成要件Cと構成cとを対比する。構成cの「前記取得ステップで取得した画像を読み取るステップ」は、構成要件Cの「前記取得ステップで取得した画像を読み取る読取ステップ」に相当する。したがって、本願発明1と引用発明とは、「前記取得ステップで取得した画像を読み取る読取ステップ」を含む点で一致する。エ構成要件C-1と構成c-1とを対比する。構成c-1の「フォトダイオードに蓄積された電荷を画素データレベルに変化させる」における「画像データレベル」は、構成要件C-1の「電荷を表すアナログ信号」に相当する。構成c-1のサブステップは、「変換ステップ」といえ、構成c-2のサブステップより前に行われ得るサブステップであるから「先行する変換サブステップ」といえる。したがって、本願発明1と引用発明とは、「前記読取ステップは、前記様々な感光点に蓄積された前記電荷を、この電荷を表すアナログ信号に変換する先行する変換サブステップ」を含む点で一致する。オ構成要件C-2と構成c-2とを対比する。構成c-2は、「同一の取得ステップで取得された画像に対して、CDS回路における並列に接続されたキャパシタに画素データレベルを順次サンプリングする」ものであって、複数回にわたって画素データレベルをサンプリングしているから、このサブステップは、「各感光点ごとに、同一の取得ステップで取得された画像に対して、N回にわたって反復して処理し、Nは、2以上の整数である処理サブステップ」を含む点で、本願発明1と共通する。しかしながら、当該処理サブステップは、本願発明1においては、「前記変換サブステップにより変換されたアナログ信号の多重化ステップ」を有しているのに対し、引用発明においては、「CDS回路における並列に接続されたキャパシタに画素データレベルを順次サンプリングする」ものであって、「前記変換サブステップにより変換されたアナログ信号の多重化ステップ」を有していない点で相違し、さらに、「N回にわたって反復して処理し」における「処理」が、本願発明1においては、「多重化処理」であるのに対し、引用発明においては、「多重化処理」ではない点で相違する。カ構成要件C-3と構成c-3とを対比する。構成c-3の「前記取得ステップにおいて取得した画像に基づくデジタル画像を供給する」ことは、構成要件C-3の「前記取得ステップごとに単一のデジタル画像を供給する」ことに相当し、構成c-3の「前記画素データレベルを順次サンプリングするサブステップによる各画素の複数個の信号の平均値を取得する」ことは、構成要件C-3の「前記処理サブステップで処理された各感光点ごとのN個の信号の平均値をそれぞれ取得する」ことに相当する。したがって、本願発明1と引用発明とは、「前記読取ステップは、前記取得ステップごとに単一のデジタル画像を供給するように、前記処理サブステップで処理された各感光点ごとのN個の信号の平均値をそれぞれ取得するサブステップを有する」点で一致する。キ構成要件Dと構成dと対比すると、「方法」として一致する。ク以上より、一致点、相違点は次のとおりである。 (一致点) 行と列として編成された感光点のマトリックスを有する感光装置を制御する方法であって、それぞれの感光点がその最中に電荷を蓄積することができる画像を取得する取得ステップと、前記取得ステップで取得した画像を読み取る読取ステップと、を含み、前記読取ステップは、前記様々な感光点に蓄積された前記電荷を、この電荷を表すアナログ信号に変換する先行する変換サブステップと、各感光点ごとに、同一の取得ステップで取得された画像に対して、N回にわたって反復して処理し、Nは、2以上の整数である処理サブステップと、を含み、前記読取ステップ、前記取得ステップごとに単一のデジタル画像を供給するように、前記処理サブステップで処理された各感光点ごとのN個の信号の平均値をそれぞれ取得するサブステップを有することを特徴とする方法。」 (相違点) 「処理サブステップ」が、本願発明1においては、「前記変換サブステップにより変換されたアナログ信号の多重化ステップ」を有しているのに対し、引用発明においては、「CDS回路における並列に接続されたキャパシタに画素データレベルを順次サンプリングする」ものであって、「前記変換サブステップにより変換されたアナログ信号の多重化ステップ」を有していない点で相違し、さらに、「N回にわたって反復して処理し」における「処理」が、本願発明1においては、「多重化処理」であるのに対し、引用発明においては、「多重化処理」ではない点 (2)相違点についての判断引用発明は、「CDS回路における並列に接続されたキャパシタに画素データレベルを順次サンプリングする」ものであって、画素行の各画素データをその画素データに対応したCDS回路の並列に接続されたキャパシタに順次サンプルするものであり、引用発明は、CDS回路の並列に接続されたキャパシタを用いて各画素データの平均値を取得するものである。このような引用発明において、画素行の各画素データを多重化し、N回にわたって多重化処理すること、すなわち、「前記変換サブステップにより変換されたアナログ信号の多重化」し、「N回にわたって反復し多重化処理」する動機付けは、上記の引用文献に記載された技術的事項(上記第4の1(2)、2(2)、3(2))をみても見当たらない。したがって、本願発明1は、当業者であっても、引用発明及び引用文献1?3に記載された技術的事項に基づいて容易に発明できたものとは認められない。 2 本願発明2?10について本願発明2?10も、本願発明1の「前記変換サブステップにより変換されたアナログ信号の多重化ステップ」と同一の構成を備えるものであるから、本願発明1と同じ理由により、当業者であっても、引用発明及び引用文献1?3に記載された技術的事項に基づいて容易に発明できたものとは認められない。第6 むすび以上のとおり、本願の請求項1?10に係る発明は、引用発明及び引用文献1?3に記載された技術的事項に基づいて当業者が容易に発明をすることができたものとは認められない。したがって、原査定の理由によっては、本願を拒絶することはできない。また、他に本願を拒絶すべき理由を発見しない。よって、結論のとおり審決する。
審決日	2017-05-29
出願番号	特願2012-532495(P2012-532495)
審決分類	P 1 8・ 121- WY (H04N)
最終処分	成立
前審関与審査官	松永隆志
特許庁審判長	清水正一
特許庁審判官	小池正彦篠原功一
発明の名称	感光装置を制御する方法
代理人	木村高久
代理人	木村高久

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