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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 G11C
審判 査定不服 特37 条出願の単一性（ 平成16 年１ 月１ 日から） 取り消して特許、登録 G11C
管理番号 1329481
審判番号 不服2016-8024  
総通号数 212 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-08-25 
種別 拒絶査定不服の審決 
審判請求日 2016-06-01 
確定日 2017-07-10 
事件の表示 特願2011-224001「疑似ページモードのメモリアーキテクチャおよび方法」拒絶査定不服審判事件〔平成24年 4月26日出願公開,特開2012- 84218,請求項の数(21)〕について,次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は,特許すべきものとする。 
理由 第1.手続の経緯
本願は,平成23年10月11日(パリ条約による優先権主張,2010年10月12日(以下,「優先日」という。),アメリカ合衆国)の出願であって,平成27年6月5日付けで拒絶理由が通知され,平成27年8月4日付けて意見書が提出されると共に手続補正がされたものの,平成28年1月26日付けで拒絶査定(原査定)がされ,これに対し,平成28年6月1日に拒絶査定不服審判の請求がされると同時に手続補正がされ,平成29年3月24日付けで拒絶理由通知(以下,「当審拒絶理由」という。)がされ,平成29年5月15日付けで意見書が提出されるとともに手続補正がされたものである。

第2.原査定の概要
原査定(平成28年1月26日付け拒絶査定)の概要は以下のとおりである。
『●理由A(特許法第37条)について
(中略)

●理由B(特許法第29条第2項)について
・請求項1?7,11?13,16
・引用文献等1,2,4
1.引用文献1の段落[0001]?[0021]及び[図1]には,抵抗性メモリセル(請求項1に係る発明の「不揮発性メモリセル」に相当)を有するRRAMにおいて,カラム・ライン130(請求項1に係る発明の「第1の信号線」に相当)に結合される第1の端子と,カラム・ライン140(請求項1に係る発明の「第2の信号線」に相当)に接続される第2の端子とを有するセンス増幅器150(請求項1に係る発明の「双安定再生回路」に相当)を設け,該センス増幅器150により抵抗性メモリセルが高抵抗であるか低抵抗であるかを検出することが記載されている。
また,引用文献2の段落[0017][0018]及び[図6]には,RRAMにおいて,ビット線に3Vをソース線に0Vを印加することで抵抗性メモリセルの抵抗値を大きくし,ビット線に0Vをソース線に3Vを印加することで抵抗値を小さくできることが記載されている。
出願人は,意見書において,引用文献1に記載された発明は,センスすべき特定のカラムを選択する選択トランジスタ126,128を既に備えており,本願発明のような列選択トランジスタを更に追加する動機は全くない旨述べ,本願発明の特許性を主張している。

2.そこで,検討する。
引用文献4の段落[0092]?[0100],[0229]及び[図8]に記載されているように,半導体記憶装置の分野には,シェアードセンスアンプと呼ばれる周知技術があり,該周知技術では,トランジスタQ1,Q2,Q12,Q13とは別に,センスアンプをLIO線対に接続するためのトランジスタQ5,Q6(請求項1に係る発明の「第1のトランジスタ」「第2のトランジスタ」に相当)を設けるのが常套手段であるから,引用文献1,2に記載された発明に第1及び第2のトランジスタを付加し,該第1及び第2のトランジスタのゲート端子を,列選択回路から出力される第7の信号線CSLに結合する程度のことは,当業者ならば容易に想到し得るものである。
(中略)
以上より,出願人の上記主張は採用できない。

＜引用文献等一覧＞
引用文献1:特表2007-502513号公報
引用文献2:特開2004-185755号公報
引用文献3:特開2000-149581号公報
引用文献4:特開2003-100080号公報(周知技術を示す文献;新たに引用された文献)』

第3.当審拒絶理由の概要
当審拒絶理由の概要は次のとおりである。
『この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

記
引用文献等一覧
引用文献1;特表2007-502513号公報
引用文献2;特開2009-26382号公報

・請 求 項 1?21
・引用文献等 1?2
・備 考
(中略)

2.請求項1について
(1)対比
引用発明と本願請求項1に係る発明(以下,「請求項1発明」という。)とを対比する。

あ.引用発明の「ROW線」「カラム」は,請求項1発明の「ワード線」「列」に相当する。

い.引用発明の「カラム・ライン130」「カラム・ライン140」は請求項1発明の「第1の信号線」「第2の信号線」に相当し,引用発明の「Vdd側に接続される端子とグランド側に接続される端子」は請求項1発明の「第3の信号線に結合される第3の端子,および第4の信号線に結合される第4の端子」に相当し,引用発明の「不平衡センス増幅器」は,図1を参照すれば,正帰還接続された双安定回路構成を有していることから請求項1発明の「双安定再生回路」に相当する。

う.引用発明の「ROW1のラインとROW2のライン」は請求項1発明の「複数のワード線」に相当し,引用発明の「可変抵抗メモリ・セル110または120」は請求項1発明の「不揮発性メモリセル」に相当する。

え.引用発明の「前記不平衡センス増幅器の端子に接続される端子,およびカラムライン140に接続される端子を有するカラム選択トランジスタ126と,前記不平衡センス増幅器の端子に接続される端子,およびカラムライン130に接続される端子を有するカラム選択トランジスタ128」と請求項1発明の「前記双安定再生回路の前記第1の端子に結合される第1の導電端子,および第5の信号線に結合される第2の導電端子を有する第1のトランジスタと,
前記双安定再生回路の前記第2の端子に結合される第1の導電端子,および第6の信号線に結合される第2の導電端子を有する第2のトランジスタ」とは,「前記双安定再生回路の前記第1の端子に結合される第1の導電端子,第2の導電端子を有する第1のトランジスタと,
前記双安定再生回路の前記第2の端子に結合される第1の導電端子,第2の導電端子を有する第2のトランジスタ」の点で共通する。

お.引用発明の「前記カラム選択トランジスタ126および128のゲート端子がカラム選択信号線に接続されており,前記カラム選択信号線が前記複数のカラムのうちの1つに対応し」は,当該「カラム選択信号線」がカラム選択回路に接続されていることは技術的常識であって記載されているに等しい事項であり,この点を加味すれば,請求項1発明の「前記第1および第2のトランジスタのゲート端子が第7の信号線に結合されており,前記第7の信号線が前記複数の列のうちの1つに対応し,列選択回路に結合されており」と実質的な差異はない。

か.引用発明の「可変抵抗メモリ・セルのメモリ・アレイ」と請求項1発明の「不揮発性メモリアレイ」とに実質的な差異はない。

前記あ.?か.の対比によれば,請求項1発明と引用発明とは,次の点で一致し,そして,相違する。

[一致点]
複数のワード線と,
複数の列と
を備え,
前記複数の列のうちの1つが,
第1の信号線に結合される第1の端子,第2の信号線に結合される第2の端子,第3の信号線に結合される第3の端子,および第4の信号線に結合される第4の端子を有する双安定再生回路と,
前記第1の信号線に結合される第1の導電端子,前記第2の信号線に結合される第2の導電端子,および前記複数のワード線のうちの1つに結合される制御端子を有する不揮発性メモリセルと,
前記双安定再生回路の前記第1の端子に結合される第1の導電端子,第2の導電端子を有する第1のトランジスタと,
前記双安定再生回路の前記第2の端子に結合される第1の導電端子,第2の導電端子を有する第2のトランジスタとをさらに備え,
前記第1および第2のトランジスタのゲート端子が第7の信号線に結合されており,前記第7の信号線が前記複数の列のうちの1つに対応し,列選択回路に結合されている,
不揮発性メモリアレイ。

〈相違点1〉
第1の信号線に結合される第1の導電端子,第2の導電端子を有する第1,第2のトランジスタが,請求項1発明は,「第5の信号線に結合される」第2の導電端子を有する第1のトランジスタ,「第6の信号線に結合される」第2の導電端子を有する第2のトランジスタであるのに対し,引用発明は,そのような事項を特定していない点。

〈相違点2〉
請求項1発明は,「第5の信号線はメインビット線であり,第6の信号線はメインソース線である」のに対し,引用発明は,そのような事項を特定していない点。

(2)当審判断
〈相違点1〉および〈相違点2〉について
引用文献2には,抵抗変化型メモリ素子を用いて構成されるメモリセルに関し,ビット線セレクタBLSは複数のビット線BLから対応するサブビット線セレクタSBLSに接続された1本を選び,メインビット線MBLに接続し,ソース線セレクタSLSは複数のソース線SLから対応するサブソース線セレクタSSLSに接続された1本を選び,メインソース線MSLに接続するものにおいて,信号線はメインビット線MBLであり,信号線はメインソース線MSLである技術が示されている。また,引用文献2の図14を参照すると,メインビット線MBLとビット線BLとに接続されたトランジスタであって,ゲートにビット線選択信号BLSが印加されるトランジスタの構成(メインソース線MSLについても同様)が記載されている。
そして,引用文献2の技術は,引用発明と共通する不揮発性メモリアレイ(抵抗変化型メモリ素子を用いる)分野におけるものである。
即ち,ビット線とメインビット線を結合させるトランジスタを設けることや,ソース線とメインソース線を結合させるトランジスタを設けることは周知技術に過ぎず,前記メインビット線MBL,メインソース線MSLをビット線,ソース線とは異なる信号線の意味で「第5の信号線」,「第6の信号線」と呼称することは技術的に格別なものではない。
してみれば,引用発明において,カラム選択をするトランジスタ126,128に代えて,前記引用文献2のメインビット線MBLとビット線BLとに接続されたトランジスタ(メインソース線MSLについても同様)を参酌し,「第5の信号線に結合される」第2の導電端子を有する第1のトランジスタ,「第6の信号線に結合される」第2の導電端子を有する第2のトランジスタであり,「第5の信号線はメインビット線であり,第6の信号線はメインソース線である」と成すことは,当業者が容易になし得ることである。 』

第4.本願発明
本願請求項1?21に係る発明は,平成29年5月15日付けの手続補正で補正された特許請求の範囲の請求項1?21に記載された事項により特定される発明であり,本願請求項1に係る発明(以下,「請求項1発明」という。)は以下のとおりである。
「複数のメモリアレイタイルを含む不揮発性メモリアレイであって,
複数のワード線と,
複数の列と
を備え,
前記複数の列のうちの1つが,
第1の信号線に結合される第1の端子,第2の信号線に結合される第2の端子,メモリアレイタイル全体で共通である第3の信号線に直接結合される第3の端子,およびメモリアレイタイル全体で共通である第4の信号線に直接結合される第4の端子を有する双安定再生回路と,
前記第1の信号線に結合される第1の導電端子,前記第2の信号線に結合される第2の導電端子,および前記複数のワード線のうちの1つに結合される制御端子を有する不揮発性メモリセルと,
前記双安定再生回路の前記第1の端子に結合される第1の導電端子,および第5の信号線に結合される第2の導電端子を有する第1のトランジスタと,
前記双安定再生回路の前記第2の端子に結合される第1の導電端子,および第6の信号線に結合される第2の導電端子を有する第2のトランジスタと
をさらに備え,
前記第1および第2のトランジスタのゲート端子が第7の信号線に結合されており,前記第7の信号線が前記複数の列のうちの1つに対応し,列選択回路に結合されており,
前記第5の信号線はメインビット線であり,前記第6の信号線はメインソース線である,不揮発性メモリアレイ。」

第5.引用文献,引用発明等
1.引用文献1について
当審拒絶理由に引用された,本願の優先日前に既に公知である特表2007-502513号公報(2007年2月8日公表,以下,これを「引用文献1」という。)には,図面とともに次の事項が記載されている。(当審注;下線は,参考のために当審で付与した。)

ア.「【請求項1】
可変抵抗メモリ・セルと,
前記メモリ・セルの両端間に電圧差を選択的に印加するための回路と,
前記差電圧を印加してから所定時間後に,前記セルの両端間に存在する電圧状態に基づいて,前記セルの論理状態を決定するための,前記メモリ・セルの両端間に選択的に結合されるセンス増幅器と,
を備えたメモリ回路。
【請求項2】
選択的に印加するための前記回路が,1対の導電ラインを前記差電圧にプレチャージするためのプレチャージ回路と,前記可変抵抗メモリ・セルを,前記プレチャージされた1対の導電ライン間に選択的に接続するための選択回路とを備えた,請求項1に記載のメモリ回路。
【請求項3】
前記1対の導電ラインは,1対のビット・ラインである,請求項2に記載のメモリ回路。」

イ.「【0001】
この発明は,可変抵抗メモリ素子(variable resistance memory element)の抵抗をセンシングするための方法および装置に関する。
【背景技術】
【0002】
可変抵抗メモリ・ディバイス(variable resistance memory device)は,一方が他方より高い2つの異なる抵抗値として2進データを記憶する。可変抵抗メモリは,2進値をコンデンサ上の電荷としてではなく,抵抗メモリ素子(resistive memory element)の抵抗として表す点で,DRAMと異なる。抵抗値は,特定の2進論理値「0」または「1」を表す。可変抵抗メモリは不揮発性であるのに対して,DRAMに用いられているコンデンサ構造(capacitor structure)は揮発性である。可変抵抗メモリ・ディバイスの抵抗値をセンシングするとき,読み取り動作を実行中のメモリ・セルの抵抗を基準セルの抵抗と比較し,それにより,読み取り中のセルの抵抗値を,したがってその論理状態を決定することが可能である。しかしながら,基準セルが不良であり,かつアレイ内の1カラムのメモリ・セルが同一の不良基準セルを使用する場合,そのカラム全体のメモリ・セルは誤った抵抗読み取り値になるであろう。加えて,基準セルの抵抗値を設定するのに専用の回路が必要であり,そのような構成のためのセンス増幅器回路は複雑かつ大型になりがちである。
【0003】
また,可変抵抗メモリ・ディバイスのためのセンシング構成は通常,典型的なDRAM回路に用いられるものと異なった独自のアーキテクチャを有する。大量のDRAMが生産され,DRAMセンシング技術も十分に発達している。このように,DRAMセンシング技術を用いるディバイスは,技術的成熟および生産規模の効率の恩恵を受ける。したがって,抵抗メモリ・ディバイスの読み取りおよび書き込み回路が,既存のDRAMメモリ・
ディバイスのものにできる限り類似していることが望ましい。
…(中略)…
【0009】
図1は,この発明の第1の例示的な実施形態に従って構成されたメモリ・アレイ100の一部分を示し,1対の例示的な可変抵抗メモリ・セル110と120が,カラム・ライン130,140間に接続されている。不平衡センス増幅器(unbalanced sense amplifier)150も,カラム・ライン130,140間に接続されている。センス増幅器150は,Pチャンネル部分およびNチャンネル部分の両方を有する。Pチャンネル部分は,トランジスタ102,104および106を有し,Pセンス・ライン160に接続されている。Nチャンネル部分は,トランジスタ108,112および114を有し,Nセンス・ライン170に接続されている。選択トランジスタ126および128が,センスすべき特定のカラムを選択する。イネーブルなトランジスタ132または134が,センスすべき特定のメモリ・セル110,120を選択する。」

ウ.「【0015】
次に,この発明に従ったセンス増幅器によって低抵抗(10KΩ)メモリ・セルをセンスするプロセスを,図3Aを参照しながらさらに詳細に説明する。
…(中略)…
【0019】
この発明に従ったセンス増幅器によって高抵抗メモリ・セルをセンスするプロセスは,図3Bを参照することによって理解されるであろう。
…(中略)…
以上の観点から,センシング時にカラム・ライン130がVddであり,かつカラム・ライン140がグランド電位である場合,第2メモリ・セルは低抵抗状態にあることが明らかである。反対に,センシング時にカラム・ライン140がVddであり,かつカラム・ライン130がグランド電位である場合,センスされたメモリ・セルは高抵抗状態にある。」

エ.図1



(2)引用文献1に記載された発明
(ア)上記イ.の「この発明は,可変抵抗メモリ素子(variable resistance memory element)の抵抗をセンシングするための方法および装置に関する」との記載,同じく前記イ.の「可変抵抗メモリは不揮発性である」との記載,同じく前記イ.の「 図1は,この発明の第1の例示的な実施形態に従って構成されたメモリ・アレイ100の一部分を示し,1対の例示的な可変抵抗メモリ・セル110と120が,カラム・ライン130,140間に接続されている」との記載,前記メモリ・アレイとは複数の行と列から成ることは自明であって図1は1つのカラム(列)についての構成を示すものである点,図1を参照するとROW1,ROW2が記載されていること,図1には複数のカラム(列)のうちの1つが示されていることから,「不揮発性である可変抵抗メモリアレイであって,複数のROW線と,複数のカラムとを備え,前記複数のカラムのうちの1つ」をよみとることができる。

(イ)前記イ.の「不平衡センス増幅器(unbalanced sense amplifier)150も,カラム・ライン130,140間に接続されている」との記載,前記接続に接続端子を有することは自明であり,図1の不平衡センス増幅器150がカラムを選択するトランジスタ(「カラム選択トランジスタ」と呼ぶ。)126,128を介したカラム・ライン130,140に接続された様子から,「カラム・ライン130に接続されている端子とカラム・ライン140に接続されている端子を有する不平衡センス増幅器」をよみとることができるとともに,前記イ.の「センス増幅器150は,Pチャンネル部分およびNチャンネル部分の両方を有する。Pチャンネル部分は,トランジスタ102,104および106を有し,Pセンス・ライン160に接続されている。Nチャンネル部分は,トランジスタ108,112および114を有し,Nセンス・ライン170に接続されている」との記載,図1を参照すると,不平衡センス増幅器150がPトランジスタ102を介してVddに接続されるとともにNトランジスタ112を介してグランドに接続されていることから,「Vdd側にトランジスタ102を介し接続される端子とグランド側にトランジスタ112を介して接続される端子を有する不平衡センス増幅器」をよみとることができる。これらをあわせて「カラム・ライン130に接続されている端子とカラム・ライン140に接続されている端子と,Vdd側に接続される端子とグランド側に接続される端子を有する不平衡センス増幅器」をよみとることができる。

(ウ)前記(ア)で言及した「可変抵抗メモリ・セル110と120」の端子に関し,前記イ.の「選択トランジスタ126および128が,センスすべき特定のカラムを選択する。イネーブルなトランジスタ132または134が,センスすべき特定のメモリ・セル110,120を選択する」との記載,図1を参照すると,「カラムライン140に接続される端子,カラムライン130に接続される端子,およびROW1のラインとROW2のラインのうちの1つに接続されるイネーブルなトランジスタ132または134の制御端子を有する可変抵抗メモリ・セル110または120」をよみとることができる。

(エ)前記(イ)で言及した「カラム選択トランジスタ126および128」のそれぞれに関し,図1を参照すると,カラム選択トランジスタ126の両端(両方の端子)が両方の端子を有し,一方端子が不平衡センス増幅器の端子と他方の端子がカラムライン140と接続されている。同様に,カラム選択トランジスタ128の両端は,不平衡センス増幅器の端子とカラムライン130とに接続されている。よって,「前記不平衡センス増幅器の端子に接続される端子,およびカラムライン140に接続される端子を有するカラム選択トランジスタ126と,前記不平衡センス増幅器の端子に接続される端子,およびカラムライン130に接続される端子を有するカラム選択トランジスタ128とをさらに備え,」ていることをよみとることができる。

(オ)前記イ.の「選択トランジスタ126および128が,センスすべき特定のカラムを選択する」との記載,図1を参照すると,選択トランジスタ126および128のゲート端子がカラム選択信号線に接続されている様子が示されており,前記信号線からゲート端子にカラム選択信号が印加されることと複数のカラムのうちの1つに対応することは自明である。これらから,「前記カラム選択トランジスタ126および128のゲート端子がカラム選択信号線に接続されており,前記カラム選択信号線が前記複数のカラムのうちの1つに対応し,」をよみとることができる。

(カ)前記(ウ)(エ)で言及した「カラムライン130」「カラムライン140」に関し,前記ア.の「前記1対の導電ラインは,1対のビット・ラインである」との記載,前記ウ.の「センシング時にカラム・ライン130がVddであり,かつカラム・ライン140がグランド電位である場合,第2メモリ・セルは低抵抗状態にあることが明らかである。反対に,センシング時にカラム・ライン140がVddであり,かつカラム・ライン130がグランド電位である場合,センスされたメモリ・セルは高抵抗状態にある」との記載から,「前記カラムライン130,140は1対のビット・ラインであり,センシング時にカラム・ライン130がVddであり,かつカラム・ライン140がグランド電位である場合,第2メモリ・セルは低抵抗状態にあり,反対に,カラム・ライン140がVddであり,かつカラム・ライン130がグランド電位である場合,センスされたメモリ・セルは高抵抗状態にある」ことをよみとることができる。

前記(ア)?(カ)によれば,引用文献1には次の発明(以下,「引用発明」という。)が示されている。

「不揮発性である可変抵抗メモリアレイであって,
複数のROW線と,
複数のカラムと
を備え,
前記複数のカラムのうちの1つが,
カラム・ライン130に接続されている端子とカラム・ライン140に接続されている端子と,Vdd側に接続される端子とグランド側に接続される端子を有する不平衡センス増幅器と,
カラムライン140に接続される端子,カラムライン130に接続される端子,およびROW1のラインとROW2のラインのうちの1つに接続されるイネーブルなトランジスタ132または134の制御端子を有する可変抵抗メモリ・セル110または120と,
前記不平衡センス増幅器の端子に接続される端子,およびカラムライン140に接続される端子を有するカラム選択トランジスタ126と,前記不平衡センス増幅器の端子に接続される端子,およびカラムライン130に接続される端子を有するカラム選択トランジスタ128とをさらに備え,
前記カラム選択トランジスタ126および128のゲート端子がカラム選択信号線に接続されており,前記カラム選択信号線が前記複数のカラムのうちの1つに対応し,
前記カラムライン130,140は1対のビット・ラインであり,センシング時にカラム・ライン130がVddであり,かつカラム・ライン140がグランド電位である場合,第2メモリ・セルは低抵抗状態にあり,反対に,カラム・ライン140がVddであり,かつカラム・ライン130がグランド電位である場合,センスされたメモリ・セルは高抵抗状態にある,
可変抵抗メモリ・セルのメモリ・アレイ。」

(3)引用文献2
当審拒絶理由に引用された,本願の優先日前に既に公知である特開2009-26382号公報(2009年2月5日公開,以下,これを「引用文献2」という。)には,図面とともに次の事項が記載されている。(当審注;下線は,参考のために当審で付与した。)

カ.「【0012】
図25は,本発明の具体的回路および書き換え時におけるメモリセルMCの抵抗値の変化を示したものである。上記メモリセルは図3に示すような電流電圧特性を示す抵抗変化型メモリ素子を用いて構成される。上記メモリセルはビット線BLからソース線SLに電流を流し,ビット線BLとソース線SLの電位差が正のしきい電圧を超えた場合に高抵抗化し,ソース線SLからビット線BLに電流を流し,ビット線BLとソース線SLの電位差が負のしきい電圧を超えた場合に低抵抗化することを特徴とする。また上記メモリセルは図5に示したようにプログラム電圧Vｗｒiｔeが印加される時間の長さによってプログラム後の抵抗値が変化するような特徴をもつものも含まれる。
【0013】
図25(b)と(c)において,メモリセルMCが低抵抗である場合を“1”と定義し,高抵抗である場合を“0”と定義する。ビット線セレクタBLSは複数のビット線BLから1本を選び,メインビット線MBLに接続する。ソース線セレクタSLSは複数のソース線SLから1本を選び,メインソース線MSLに接続する。


」

キ.「【0044】
図14(a)は,図7記載のビット線セレクタ回路BLSの構成例を示す。ビット線デコーダBDECによりビット線セレクトBLSが選択されると,対応するサブビット線セレクタSBLSに接続されたビット線BLが選択され,メインビット線MBLに接続される構成である。本図の例では8本のビット線BLに対して1本のメインビット線MBLを選択する構成であるが,8本にこだわらず,4本,2本,16本といった様々な例が考えられる。上記のような構成とすることで,多ビット同時書換えに対応する。
【0045】
図14(b)は,図7記載のソース線セレクタ回路SLSの構成例を示す。ソース線デコーダSDECによりソース線セレクトSLSが選択されると,対応するサブソース線セレクタSSLSに接続されたソース線SLが選択され,メインソース線MSLに接続される構成である。本図の例では8本のソース線SLに対して1本のメインソース線MSLを選択する構成であるが,8本にこだわらず,4本,2本,16本といった様々な例が考えられる。上記のような構成とすることで,多ビット同時書換えに対応する。





」

(4)引用文献2に記載された技術
前記カ.の「メモリセルは・・・抵抗変化型メモリ素子を用いて構成される・・・ビット線セレクタBLSは複数のビット線BLから1本を選び,メインビット線MBLに接続する。ソース線セレクタSLSは複数のソース線SLから1本を選び,メインソース線MSLに接続する」との記載から,抵抗変化型メモリ素子を用いて構成されるメモリセルに関し,ビット線セレクタBLSは複数のビット線BLから1本を選び,メインビット線MBLに接続し,ソース線セレクタSLSは複数のソース線SLから1本を選び,メインソース線MSLに接続する技術をよみとることができる。また,前記キ.の「ビット線セレクトBLSが選択されると,対応するサブビット線セレクタSBLSに接続されたビット線BLが選択され,メインビット線MBLに接続される・・・ソース線セレクトSLSが選択されると,対応するサブソース線セレクタSSLSに接続されたソース線SLが選択され,メインソース線MSLに接続される」との記載,図14を参照すると,複数のビット線BLから1本を選び,メインビット線MBLに接続するのにビット線BL毎にトランジスタゲートがあり当該トランジスタのゲートにBLS15(ビットライン選択制御信号15)が与えられる様子が示されている(ソース線セレクトについてもビット線セレクトと同様である。)。
これらの記載から,引用文献2には,抵抗変化型メモリ素子を用いて構成されるメモリセルに関し,ビット線セレクタBLSは複数のビット線BLから対応するサブビット線セレクタSBLSに接続された1本を選び,メインビット線MBLに接続し,ソース線セレクタSLSは複数のソース線SLから対応するサブソース線セレクタSSLSに接続された1本を選び,メインソース線MSLに接続するものにおいて,信号線はメインビット線MBLであり,信号線はメインソース線MSLである技術が示されている。

第6.対比・判断
1.請求項1発明
(1)対比
引用発明と請求項1発明とを対比する。

あ.引用発明の「ROW線」「カラム」は,請求項1発明の「ワード線」「列」に相当し,引用発明の「不揮発性である可変抵抗メモリアレイ」は,複数のメモリアレイタイルを含むことが明らかであるので,請求項1発明の「複数のメモリアレイタイルを含む不揮発性メモリアレイ」に相当する。

い.引用発明の「カラム・ライン130」「カラム・ライン140」は請求項1発明の「第1の信号線」「第2の信号線」に相当し,引用発明の「不平衡センス増幅器」は,図1を参照すれば,正帰還接続された双安定回路構成を有していることから請求項1発明の「双安定再生回路」に対応する。そうすると,引用発明の「Vdd側に接続される端子とグランド側に接続される端子」は請求項1発明の「メモリアレイタイル全体で共通である第3の信号線に直接結合される第3の端子,およびメモリアレイタイル全体で共通である第4の信号線に直接結合される第4の端子」は,後記する点で相違するものの,“第3の信号線に結合される第3の端子,および第4の信号線に結合される第4の端子”という点で共通する。

う.引用発明の「ROW1のラインとROW2のライン」は請求項1発明の「複数のワード線」に相当し,引用発明の「可変抵抗メモリ・セル110または120」は請求項1発明の「不揮発性メモリセル」に相当する。

え.引用発明の「前記不平衡センス増幅器の端子に接続される端子,およびカラムライン140に接続される端子を有するカラム選択トランジスタ126と,前記不平衡センス増幅器の端子に接続される端子,およびカラムライン130に接続される端子を有するカラム選択トランジスタ128」と請求項1発明の「前記双安定再生回路の前記第1の端子に結合される第1の導電端子,および第5の信号線に結合される第2の導電端子を有する第1のトランジスタと,前記双安定再生回路の前記第2の端子に結合される第1の導電端子,および第6の信号線に結合される第2の導電端子を有する第2のトランジスタ」とは,「前記双安定再生回路の前記第1の端子に結合される第1の導電端子,第2の導電端子を有する第1のトランジスタと,前記双安定再生回路の前記第2の端子に結合される第1の導電端子,第2の導電端子を有する第2のトランジスタ」の点で共通する。

お.引用発明の「前記カラム選択トランジスタ126および128のゲート端子がカラム選択信号線に接続されており,前記カラム選択信号線が前記複数のカラムのうちの1つに対応し」は,当該「カラム選択信号線」がカラム選択回路に接続されていることは技術的常識であって記載されているに等しい事項であり,この点を加味すれば,請求項1発明の「前記第1および第2のトランジスタのゲート端子が第7の信号線に結合されており,前記第7の信号線が前記複数の列のうちの1つに対応し,列選択回路に結合されており」と実質的な差異はない。

か.引用発明の「可変抵抗メモリ・セルのメモリ・アレイ」と請求項1発明の「不揮発性メモリアレイ」とに実質的な差異はない。

前記あ.?か.の対比によれば,請求項1発明と引用発明とは,次の点で一致し,そして,相違する。

[一致点]
複数のメモリアレイタイルを含む不揮発性メモリアレイであって,
複数のワード線と,
複数の列と
を備え,
前記複数の列のうちの1つが,
第1の信号線に結合される第1の端子,第2の信号線に結合される第2の端子,第3の信号線に結合される第3の端子,および第4の信号線に結合される第4の端子を有する双安定再生回路と,
前記第1の信号線に結合される第1の導電端子,前記第2の信号線に結合される第2の導電端子,および前記複数のワード線のうちの1つに結合される制御端子を有する不揮発性メモリセルと,
前記双安定再生回路の前記第1の端子に結合される第1の導電端子,第2の導電端子を有する第1のトランジスタと,
前記双安定再生回路の前記第2の端子に結合される第1の導電端子,第2の導電端子を有する第2のトランジスタとをさらに備え,
前記第1および第2のトランジスタのゲート端子が第7の信号線に結合されており,前記第7の信号線が前記複数の列のうちの1つに対応し,列選択回路に結合されている,
不揮発性メモリアレイ。

〈相違点a〉
「第3の信号線に結合される第3の端子」に関し,請求項1発明では,「メモリアレイ全体で共通である第3の信号線に直接結合された第3の端子」と特定されているのに対し,引用発明の「Vdd側に接続される端子とグランド側に接続される端子」はトランジスタを介して接続されている点。

〈相違点b〉
「第4の信号線に結合される第4の端子」に関し,請求項1発明では,「メモリアレイ全体で共通である第4の信号線に直接結合された第4の端子」と特定されているのに対し,引用発明では,トランジスタを介してグランド側に接続されているものの,そのように特定されていない点。

〈相違点c〉
第1の信号線に結合される第1の導電端子,第2の導電端子を有する第1,第2のトランジスタが,請求項1発明は,「第5の信号線に結合される」第2の導電端子を有する第1のトランジスタ,「第6の信号線に結合される」第2の導電端子を有する第2のトランジスタであるのに対し,引用発明は,そのような事項を特定していない点。

〈相違点d〉
請求項1発明は,「第5の信号線はメインビット線であり,第6の信号線はメインソース線である」のに対し,引用発明は,そのような事項を特定していない点。

(2)相違点に対する当審判断
(2-1)〈相違点a〉および〈相違点b〉について
「第3の信号線」および「第4の信号線」に関し,「メモリアレイタイル全体で共通である信号線」とすることに格別の困難性が認められないものの,引用発明の「Vdd側に接続される端子とグランド側に接続される端子」がトランジスタを介して接続される構成から,トランジスタを介さずに接続される構成として,信号線に「直接結合」させる動機付けが見当たらず,
それにより,双安定再生回路の製造コストを減らすという効果が認められる。よって,相違点aおよびbは,当業者が容易になし得たこととはいえない。

(2-2)〈相違点c〉および〈相違点d〉について
〈相違点c〉および〈相違点d〉は,当審拒絶理由の〈相違点1〉および〈相違点2〉と同じであるため,前記当審拒絶理由の「(5)当審判断」の「〈相違点1〉および〈相違点2〉について」で言及したことと同様の事がいえる。
即ち,引用発明において,カラム選択をするトランジスタ126,128に代えて,引用文献2のメインビット線MBLとビット線BLとに接続されたトランジスタ(メインソース線MSLについても同様)を参酌し,「第5の信号線に結合される」第2の導電端子を有する第1のトランジスタ,「第6の信号線に結合される」第2の導電端子を有する第2のトランジスタであり,「第5の信号線はメインビット線であり,第6の信号線はメインソース線である」と成すことは,当業者が容易になし得ることである。

2.請求項2?21に係る発明
本願の請求項2?10に係る発明は,請求項1発明を更に限定したものであり,請求項11に係る発明は,請求項1発明の方法発明(カテゴリ違い)であり,請求項12?21は請求項11に係る発明を更に限定したものであるので,請求項1発明と同様に,当業者が引用発明に基づいて容易に発明をすることができたとはいえない。

第7.原査定についての判断
平成28年6月1日付けの手続補正により,請求項22?25が削除されたので,原審拒絶査定の理由A(特許法第37条)が解消された。
また,平成29年5月15日付けの手続補正により,請求項1に係る発明は「メモリアレイ全体で共通である第3の信号線に直接結合された第3の端子」および「メモリアレイ全体で共通である第4の信号線に直接結合された第4の端子」という技術的事項を有することとなった。当該技術的事項は,原査定における引用文献1-4には記載されておらず,本願優先日前における周知技術でもないので,請求項1発明は,当業者であっても,原査定における引用文献1-4に基づいて容易に発明できたものではない。更に,請求項2?21に係る発明も同様のことがいえるので,原審拒絶査定の理由B(特許法第29条第2項)が解消された。
したがって,原査定を維持することはできない。

第8.むすび
以上のとおり,原査定の理由によって,本願を拒絶することはできない。
他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2017-06-23 
出願番号 特願2011-224001(P2011-224001)
審決分類 P 1 8・ 65- WY (G11C)
P 1 8・ 121- WY (G11C)
最終処分 成立  
前審関与審査官 堀田 和義  
特許庁審判長 石井 茂和
特許庁審判官 辻本 泰隆
高木 進
発明の名称 疑似ページモードのメモリアーキテクチャおよび方法  
代理人 阿部 達彦  
代理人 実広 信哉  
代理人 崔 允辰  

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