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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1329828
審判番号 不服2015-20816  
総通号数 212 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-08-25 
種別 拒絶査定不服の審決 
審判請求日 2015-11-24 
確定日 2017-06-27 
事件の表示 特願2014-545913「不揮発性メモリデバイス及びかかるデバイスのプログラミング方法」拒絶査定不服審判事件〔平成25年 6月13日国際公開、WO2013/085676、平成27年 1月 5日国内公表、特表2015-500546〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,2012年11月13日(パリ条約による優先権主張外国庁受理2011年12月8日(以下,「優先日」という。),米国)を国際出願日とする出願であって,その後の手続の経緯の概略は次のとおりである。

国内書面(提出日) 平成26年6月6日
翻訳文(提出日) 平成26年8月6日
手続補正(提出日) 平成26年8月6日
出願審査請求(提出日) 平成26年8月6日
手続補正(提出日) 平成27年1月23日
拒絶理由通知(起案日) 平成27年3月2日
意見,手続補正(提出日) 平成27年6月4日
拒絶査定(起案日) 平成27年7月17日
拒絶査定謄本送達 平成27年7月22日
審判請求(提出日) 平成27年11月24日
手続補正(提出日) 平成27年11月24日
前置報告(作成日) 平成28年1月29日
上申書(提出日) 平成28年5月16日
上申書(提出日) 平成28年5月26日

第2 平成27年11月24日付の手続補正についての補正却下の決定
[補正却下の決定の結論]
平成27年11月24日付の手続補正を却下する。

[理由]
1.補正の内容
平成27年11月24日付の手続補正(以下,「本件補正」という。)により,特許請求の範囲は次のとおり補正された。

[補正前請求項]
本件補正前の平成27年6月4日付の手続補正により補正された特許請求の範囲の請求項を「補正前請求項」という。
「【請求項1】
プログラミング電流を供給するための電荷ポンプと,
各々が複数のメモリセルを含む複数のユニットに分割され,前記メモリセルの各々が前記プログラミング電流によってプログラムされる不揮発性メモリセルアレイと,
前記不揮発性メモリセルの前記ユニットの各々に関連するインジケータ・メモリセルと,
クロックパルス発生器を含み,プログラムされるビットを「0」ビットに関して連続的にチェックするように構成された,デジタル「0」ビット検出器を備え,プログラムされる前記ユニットの各々の前記メモリセル数をカウントするためのカウンタ回路と,
前記カウンタ回路の出力が,前記ユニットの各々の前記メモリセルの特定の割合又はそれ以下がプログラムされることになることを示す場合には,前記プログラミング電流を用いて前記ユニットの各々の前記メモリセルをプログラムし,前記カウンタ回路の前記出力が,前記ユニットの各々の前記メモリセルの前記特定の割合よりも多くがプログラムされることになることを示す場合には,前記プログラミング電流を用いて,前記ユニットの各々の前記メモリセルの反転及び前記ユニットの各々の関連する前記インジケータ・メモリセルをプログラムするためのプログラミング回路と,
を備える不揮発性メモリデバイス。
【請求項2】
前記不揮発性メモリセルの状態を検知するために,1つがユニットの不揮発性メモリセルの各々に接続された複数のセンスアンプと,
前記検知されたユニットに関連する前記インジケータ・メモリセルの状態を検知するために,前記インジケータ・メモリセルに接続されたインジケータ・センスアンプと,
前記インジケータ・センスアンプが,前記インジケータ・メモリセルの状態が特定の1つの状態にあることを検知した場合には,前記複数のセンスアンプの状態を出力し,前記インジケータ・センスアンプが,前記インジケータ・メモリセルの状態が別の状態にあることを検知した場合には,前記複数のセンスアンプの反転状態を出力するための論理回路と,
を更に備える,請求項1に記載のメモリデバイス。
【請求項3】
前記不揮発性メモリセルアレイは,複数のロー及びカラムに配列され,インジケータ・メモリセルアレイは,前記不揮発性メモリセルアレイにロー方向で隣接して位置し,1つのインジケータ・メモリセルが前記同じロー内の複数のメモリセルに関連する,請求項1に記載のメモリデバイス。
【請求項4】
前記不揮発性メモリセルアレイは,複数のロー及びカラムに配列され,インジケータ・メモリセルアレイは,前記不揮発性メモリセルアレイにカラム方向で隣接して位置し,1つのインジケータ・メモリセルが前記同じカラム内の複数のメモリセルに関連する,請求項1に記載のメモリデバイス。
【請求項5】
前記メモリセルの各々は,
平面を有する第1の導電型の半導体基板と,
前記平面上の第2の導電型の第1の領域と,
前記第1の領域から間隔を置いて配置され,チャネル領域が該間隔に含まれている,前記平面上の前記第2の導電型の第2の領域と,
前記チャネル領域の第1の部分から間隔を置いて配置された浮遊ゲートと,
前記浮遊ゲートの一方の側面で前記浮遊ゲートに隣接し,前記浮遊ゲートから絶縁されており,更に前記チャネル領域の第2の部分から間隔を置いて配置されているワード線と,
前記浮遊ゲートの他方の側面で前記浮遊ゲートに隣接し,前記浮遊ゲートから絶縁されており,更に前記第2の領域から間隔を置いて配置されている消去ゲートと,
前記浮遊ゲートから間隔を置いて配置され,前記ワード線と前記消去ゲートとの間に存在しており,更にそれらから絶縁された前記浮遊ゲート上のカップリングゲートと,
を備える,請求項1に記載のメモリデバイス。
【請求項6】
前記特定の割合は50パーセントである,請求項1に記載のメモリデバイス。
【請求項7】
デジタル「0」ビット検出器を更に備える,請求項1に記載のメモリデバイス。
【請求項8】
プログラミング電流を供給するための電荷ポンプと,
各々が複数のメモリセルを含む複数のユニットに分割され,前記メモリセルの各々が前記プログラミング電流によってプログラムされる不揮発性メモリセルアレイと,
前記不揮発性メモリセルの前記ユニットの各々に関連するインジケータ・メモリセルと,
前記ユニットの各々の前記メモリセルの特定の割合又はそれ以下がプログラムされることになる場合には,前記プログラミング電流を用いて前記ユニットの各々の前記メモリセルをプログラムし,前記ユニットの各々の前記メモリセルの前記特定の割合よりも多くがプログラムされることになる場合には,前記プログラミング電流を用いて,前記ユニットの各々の前記メモリセルの反転及び前記ユニットの各々に関連する前記インジケータ・メモリセルをプログラムするためのプログラミング回路と,
クロックパルス発生器を含み,連続的にクロック制御されたデジタル「0」ビット検出に基づく,デジタル「0」ビット検出器と,
を備える不揮発性メモリデバイス。
【請求項9】
前記メモリアレイは更に,複数のメモリサブアレイを含む,請求項1に記載のメモリデバイス。
【請求項10】
プログラミングに関するメモリセルを有さない各サブアレイは,プログラミングバイアスをディセーブルにする,請求項9に記載のメモリデバイス。
【請求項11】
不揮発性メモリデバイスをプログラミングする方法であって,
前記メモリデバイスは,各メモリユニットが,複数のメモリセルを有し関連するインジケータ・メモリセルを含む,複数のメモリユニットを備え,前記ユニットの複数のメモリセル及び前記関連するインジケータ・メモリセルは,電荷ポンプからのプログラミング電流によってプログラムされ,
前記方法は,
プログラムされる前記ビットを「0」ビットに関して連続的にチェックすることによって,前記ユニット内のメモリセルの特定の割合又はそれ以下が前記プログラミング電流によってプログラムされることになるか否かを,クロックパルス発生器を含むデジタル「0」ビット検出器を備えたカウンタ回路を用いて判定する段階と,
プログラムされる場合には,前記プログラミング電流によって前記メモリセルをプログラムする段階と,
プログラムされない場合には,前記プログラミング電流によって前記メモリセルの反転及び前記関連するインジケータ・メモリセルをプログラムする段階と,
を含む方法。
【請求項12】
同じユニットからの前記メモリセルの各々の状態を検知する段階と,
同じユニットに関連する前記インジケータ・メモリセルの状態を検知する段階と,
前記関連するインジケータ・メモリセルが特定の1つの状態にある場合には,前記同じユニットからのメモリセルの各々の状態を出力する段階と,
前記関連するメモリセルが別の状態にある場合には,前記同じユニットからのメモリセルの各々の反転状態を出力する段階と,
を更に含む,請求項11に記載の方法。
【請求項13】
前記特定の割合は,約50パーセントである,請求項11に記載の方法。
【請求項14】
インジケータ・メモリセルは,複数のメモリセルを含む,請求項11に記載の方法。
【請求項15】
インジケータ・メモリは,ローデコーダに隣接する,請求項11に記載の方法。」

[補正後請求項]
本件補正により補正された特許請求の範囲の請求項を「補正後請求項」という。
下線は補正事項を示すものとして請求人が付与したものである。
「【請求項1】
プログラミング電流を供給するための電荷ポンプと,
各々が複数のメモリセルを含む複数のユニットに分割され,前記メモリセルの各々が前記プログラミング電流によってプログラムされる不揮発性メモリセルアレイと,
前記不揮発性メモリセルの前記ユニットの各々に関連するインジケータ・メモリセルと,
クロックパルス発生器を含み,プログラムされるビットを「0」ビットに関して連続的にチェックするように構成された,デジタル「0」ビット検出器を備え,プログラムされる前記ユニットの各々の前記メモリセル数をカウントするためのカウンタ回路と,
前記カウンタ回路の出力が,前記ユニットの各々の前記メモリセルの特定の割合又はそれ以下がプログラムされることになることを示す場合には,前記プログラミング電流を用いて前記ユニットの各々の前記メモリセルをプログラムし,前記カウンタ回路の前記出力が,前記ユニットの各々の前記メモリセルの前記特定の割合よりも多くがプログラムされることになることを示す場合には,前記プログラミング電流を用いて,前記ユニットの各々の前記メモリセルの反転及び前記ユニットの各々の関連する前記インジケータ・メモリセルをプログラムするためのプログラミング回路と,
を備え,
前記メモリセルの各々は,
平面を有する第1の導電型の半導体基板と,
前記平面上の第2の導電型の第1の領域と,
前記第1の領域から間隔を置いて配置され,チャネル領域が該間隔に含まれている,前記平面上の前記第2の導電型の第2の領域と,
前記チャネル領域の第1の部分から間隔を置いて配置された浮遊ゲートと,
前記浮遊ゲートの一方の側面で前記浮遊ゲートに隣接し,前記浮遊ゲートから絶縁されており,更に前記チャネル領域の第2の部分から間隔を置いて配置されているワード線と,
前記浮遊ゲートの他方の側面で前記浮遊ゲートに隣接し,前記浮遊ゲートから絶縁されており,更に前記第2の領域から間隔を置いて配置されている消去ゲートと,
前記浮遊ゲートから間隔を置いて配置され,前記ワード線と前記消去ゲートとの間に存在しており,更にそれらから絶縁された前記浮遊ゲート上のカップリングゲートと,
を備える,メモリデバイス。
【請求項2】
前記不揮発性メモリセルの状態を検知するために,1つがユニットの不揮発性メモリセルの各々に接続された複数のセンスアンプと,
前記検知されたユニットに関連する前記インジケータ・メモリセルの状態を検知するために,前記インジケータ・メモリセルに接続されたインジケータ・センスアンプと,
前記インジケータ・センスアンプが,前記インジケータ・メモリセルの状態が特定の1つの状態にあることを検知した場合には,前記複数のセンスアンプの状態を出力し,前記インジケータ・センスアンプが,前記インジケータ・メモリセルの状態が別の状態にあることを検知した場合には,前記複数のセンスアンプの反転状態を出力するための論理回路と,
を更に備える,請求項1に記載のメモリデバイス。
【請求項3】
前記不揮発性メモリセルアレイは,複数のロー及びカラムに配列され,インジケータ・メモリセルアレイは,前記不揮発性メモリセルアレイにロー方向で隣接して位置し,1つのインジケータ・メモリセルが前記同じロー内の複数のメモリセルに関連する,請求項1に記載のメモリデバイス。
【請求項4】
前記不揮発性メモリセルアレイは,複数のロー及びカラムに配列され,インジケータ・メモリセルアレイは,前記不揮発性メモリセルアレイにカラム方向で隣接して位置し,1つのインジケータ・メモリセルが前記同じカラム内の複数のメモリセルに関連する,請求項1に記載のメモリデバイス。
【請求項5】
前記特定の割合は50パーセントである,請求項1に記載のメモリデバイス。
【請求項6】
デジタル「0」ビット検出器を更に備える,請求項1に記載のメモリデバイス。
【請求項7】
プログラミング電流を供給するための電荷ポンプと,
各々が複数のメモリセルを含む複数のユニットに分割され,前記メモリセルの各々が前記プログラミング電流によってプログラムされる不揮発性メモリセルアレイと,
前記不揮発性メモリセルの前記ユニットの各々に関連するインジケータ・メモリセルと,
前記ユニットの各々の前記メモリセルの特定の割合又はそれ以下がプログラムされることになる場合には,前記プログラミング電流を用いて前記ユニットの各々の前記メモリセルをプログラムし,前記ユニットの各々の前記メモリセルの前記特定の割合よりも多くがプログラムされることになる場合には,前記プログラミング電流を用いて,前記ユニットの各々の前記メモリセルの反転及び前記ユニットの各々に関連する前記インジケータ・メモリセルをプログラムするためのプログラミング回路と,
クロックパルス発生器を含み,連続的にクロック制御されたデジタル「0」ビット検出に基づく,デジタル「0」ビット検出器と,
を備え
前記メモリアレイは更に,複数のメモリサブアレイを含む,不揮発性メモリデバイス。
【請求項8】
プログラミングに関するメモリセルを有さない各サブアレイは,プログラミングバイアスをディセーブルにする,請求項7に記載のメモリデバイス。
【請求項9】
不揮発性メモリデバイスをプログラミングする方法であって,
前記メモリデバイスは,各メモリユニットが,複数のメモリセルを有し関連するインジケータ・メモリセルを含む,複数のメモリユニットを備え,前記ユニットの複数のメモリセル及び前記関連するインジケータ・メモリセルは,電荷ポンプからのプログラミング電流によってプログラムされ,
前記方法は,
プログラムされる前記ビットを「0」ビットに関して連続的にチェックすることによって,前記ユニット内のメモリセルの特定の割合又はそれ以下が前記プログラミング電流によってプログラムされることになるか否かを,クロックパルス発生器を含むデジタル「0」ビット検出器を備えたカウンタ回路を用いて判定する段階と,
プログラムされる場合には,前記プログラミング電流によって前記メモリセルをプログラムする段階と,
プログラムされない場合には,前記プログラミング電流によって前記メモリセルの反転及び前記関連するインジケータ・メモリセルをプログラムする段階と,
同じユニットからの前記メモリセルの各々の状態を検知する段階と,
同じユニットに関連する前記インジケータ・メモリセルの状態を検知する段階と,
前記関連するインジケータ・メモリセルが特定の1つの状態にある場合には,前記同じユニットからのメモリセルの各々の状態を出力する段階と,
前記関連するメモリセルが別の状態にある場合には,前記同じユニットからのメモリセルの各々の反転状態を出力する段階と,
を含む方法。
【請求項10】
前記特定の割合は,約50パーセントである,請求項9に記載の方法。
【請求項11】
インジケータ・メモリセルは,複数のメモリセルを含む,請求項9に記載の方法。
【請求項12】
インジケータ・メモリは,ローデコーダに隣接する,請求項9に記載の方法。」

2.補正の目的
本件補正は,補正前請求項5を削除し,補正前請求項1の「メモリセルの各々」に対して「前記メモリセルの各々は,
平面を有する第1の導電型の半導体基板と,
前記平面上の第2の導電型の第1の領域と,
前記第1の領域から間隔を置いて配置され,チャネル領域が該間隔に含まれている,前記平面上の前記第2の導電型の第2の領域と,
前記チャネル領域の第1の部分から間隔を置いて配置された浮遊ゲートと,
前記浮遊ゲートの一方の側面で前記浮遊ゲートに隣接し,前記浮遊ゲートから絶縁されており,更に前記チャネル領域の第2の部分から間隔を置いて配置されているワード線と,
前記浮遊ゲートの他方の側面で前記浮遊ゲートに隣接し,前記浮遊ゲートから絶縁されており,更に前記第2の領域から間隔を置いて配置されている消去ゲートと,
前記浮遊ゲートから間隔を置いて配置され,前記ワード線と前記消去ゲートとの間に存在しており,更にそれらから絶縁された前記浮遊ゲート上のカップリングゲートと,
を備える,」なる発明特定事項を追加して補正後請求項1とし,補正前請求項9を削除し,補正前請求項8に対して,「前記メモリアレイは更に,複数のメモリサブアレイを含む,」なる発明特定事項を追加して補正後請求項7とし,補正前請求項11を削除して,補正前請求項12を補正後請求項9とするものである。

前記補正後請求項1,7の前記特定事項を追加する補正は,いずれも,発明を特定するために必要な事項である,「前記メモリセルの各々」,「前記メモリアレイ」,に限定を加えるものであるから,特許請求の範囲の減縮(第36条第5項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって,その補正前の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。)(以下,「限定的減縮」という。)を目的としたものである。

したがって,本件補正は,請求項の削除,限定的減縮を目的としたものであるから,特許法第17条の2第5項の規定に適合する。

3.独立特許要件について
本件補正は,限定的減縮を目的とした補正事項を含むものであるから,特許出願の際独立して特許を受けることができるものでなければならない。そこで,本件補正後の特許請求の範囲の請求項7に記載された発明が,特許出願の際独立して特許を受けることができるものであるか否か(特許法第17条の2第6項で準用する同法第126条第7項の規定に適合するか)以下に検討する。

(1)本件補正発明
補正後請求項7に記載された発明(以下「本件補正発明」という。)は,前記平成27年11月24日付の手続補正により補正された特許請求の範囲の請求項7に記載されたとおりの次のものである。(再掲する。)

「プログラミング電流を供給するための電荷ポンプと,
各々が複数のメモリセルを含む複数のユニットに分割され,前記メモリセルの各々が前記プログラミング電流によってプログラムされる不揮発性メモリセルアレイと,
前記不揮発性メモリセルの前記ユニットの各々に関連するインジケータ・メモリセルと,
前記ユニットの各々の前記メモリセルの特定の割合又はそれ以下がプログラムされることになる場合には,前記プログラミング電流を用いて前記ユニットの各々の前記メモリセルをプログラムし,前記ユニットの各々の前記メモリセルの前記特定の割合よりも多くがプログラムされることになる場合には,前記プログラミング電流を用いて,前記ユニットの各々の前記メモリセルの反転及び前記ユニットの各々に関連する前記インジケータ・メモリセルをプログラムするためのプログラミング回路と,
クロックパルス発生器を含み,連続的にクロック制御されたデジタル「0」ビット検出に基づく,デジタル「0」ビット検出器と,
を備え
前記メモリアレイは更に,複数のメモリサブアレイを含む,不揮発性メモリデバイス。」

(2)引用文献
(2.1)引用文献1
(2.1.1)引用文献1に記載されている技術的事項
本願出願前(優先日;2011年12月8日)に頒布され,原審で引用された刊行物である国際公開第2007/069295号(以下,「引用文献1」という。)には,図面とともに次の事項が記載されている。(下線は,当審が参考のために付加した。以下,他の文献についても同様とする。)

ア.「[0026] 以下,図面を用い本発明に係る実施例について説明する。
実施例1
[0027] 実施例1は,NAND型のインターフェースを有する仮想接地型のフラッシュメモリの例である。メモリセルは仮想設置型の不揮発性メモリセルである。すなわち,窒化シリコン膜を電荷蓄積層とするSONOS型フラッシュメモリセルである。そして,電荷蓄積層内の異なる電荷蓄積領域に,2ビットを書き込むことができる。以下,メモリセルの電荷蓄積領域に電荷(電子)を蓄積した状態を“0”,蓄積していない状態を“1”と表す。メモリセルを“0”とすることを書き込みといい,メモリセルを“0”または“1”とすることをプログラムという。
[0028] 実施例1に係るフラッシュメモリは,外部との入出力はNAND型のインターフェースであり,データのプログラム,読み出しは1ページ単位で行う。実施例1では,1ぺージ分のデータは2kByteである。しかし,メモリセルアレイへのプログラム,読み出しを行う際は,1ページのデータを32に分割した分割データ単位で行う。プログラムおよび読み出しに必要な電流が大きく同時に書き込み読み出しできるデータ数が少ないためである。さらにメモリセルアレイへのデータのプログラムは,プログラム時の消費電流を削減するため,さらに分割データを分割した書き込み分割データ単位で行う。なお,プログラム時の消費電流を削減しなくとも良い場合は,メモリセルアレイ10にデータを書き込む際に分割データを書き込み分割データに分割しなくとも良い。
[0029] 以下の説明では,外部回路からメモリセルアレイ10に書き込むべきデータを通常データ,後述するデータを反転してプログラムしたか否かを示すフラグを指標データという。分割データは1ページの通常データを分割したデータであり,分割データと同時にプログラムまたは読み出される指標データを対応する指標データという。実施例1では,分割データのサイズは512bitであり,対応する指標データは4bit,書き込み分割データのサイズは128bitで,対応する指標データは1bitである。なお,これらのデータサイズはこの長さに限られるものではない。
[0030] 図1は実施例1に係るフラッシュメモリのメモリセルアレイ10周辺のブロック図であり,図2はメモリセルの接続を説明するための図である。図1を参照に,メモリセルアレイ10には,横方向に伸びる複数のワードライン(図示せず)および縦方向に伸びる複数のビットライン(図示せず)に沿ってメモリセル(図示せず)がマトリックス状に複数配置されている。図2のように,メモリセル12を構成するトランジスタのコントロールゲートにワードラインWLが,ソース・ドレインにビットラインBLが接続している。同じワードライン(実際は後述するように2つのワードライン)に接続した領域が,1ページ分のデータを記憶するページに相当する。
[0031] 図1に戻り,縦方向に複数のページ分の領域が配置されている。このように,メモリセルアレイ10は複数のページを含む。1ページ分の領域として,通常メモリ領域,指標データ領域を有している。通常メモリ領域は,通常データを記憶する領域である。指標データ領域は,指標データを記憶する領域である。1ページ分の領域には,データ読み出し時のレファレンスとして使用するセルを有するレファレンスセル領域,フアイル管理データなどを格納するセルを有するスペア領域も含まれるが,以下の説明では省略する。
…(中略)…
[0038] 図3はビットディテクタ40のブロック図である。ビットディテクタ40は,RAMDAT上のデータ(分割データ)のうち,電荷をメモリセルの電荷蓄積層に書き込むデータ“0”のビット総数を計数する回路であり,その結果をもとにWRラッチ回路30を制御する。図3を参照に,ビットディテクタ40は,分割データを書き込み分割データに分割するMUX42,書き込み分割データのうち電荷蓄積層に電荷を書き込むデータ“0”を検出する加算器44,加算器44が検出したビットの総数を所定のビットの数と比較する比較部46および比較部46の比較結果に応じて,データを反転するかどうかを示すフラグを出力する出力部48を有する。データを反転する場合,指標データINDは書き込まれて“0”に設定される。
[0039] メモリセルアレイ10にデータをプログラムする際,書き込み分割データ128bitのうち“0”の数が64bitより多い場合,その書き込み分割データ128bitを反転する。例えば,RAMDAT上の書き込み分割データの128bitのうち“0”が70bit分あるとする。この場合,“0”の数を加算器44が計数し,比較部46において64bitより多いかを比較する。この例では64bitより多いため,出力部48の出力である指標データINDは“0”となる。RAMDAT上の70個のデータ“0”は後述するように反転されてWRラッチ回路30に保持される。これにより,これらのビットはメモリセル内の電荷蓄積層に電荷が書き込まれないこととなる。
[0040] 一方,残りの58個のデータ“1”は同様に反転されWRラッチ回路30に保持される。これらのビットはメモリセル内の電荷蓄積層に電荷を書き込むこととなる。また,指標データINDは“0”が出力される。この結果,メモリセルの電荷蓄積層に電荷を書き込む“0”のビット数は,59bit= 58bit(通常データ)+lbit(指標データ)である。仮に,上記反転処理を行わなかった場合,メモリセルの電荷蓄積層に電荷を書き込む“0”のビット数は,70bit=70bit+0bitとなる。このように,データの反転処理を行うことにより,データをプログラムする際,書き込みを行う“0”のビット数を減らし,のプログラム時間,書き込み電流が削減できる。なお,実施例1ではデータを反転処理するかの判定基準を,書き込み分割データの半分64bitとしたが,データをプログラムする際のプログラム時間,書き込み電流を考慮して決めることができる。
…(中略)…
[0043] 次に,メモリセルアレイ10に1ページ分のデータをプログラムする際のフローを説明する。図5はデータをプログラムする際のフローチャート,図6はタイミングチャートである。図4のノードDおよびEはローレベルのまま,つまりトランスファーゲート36および37は閉じた(オフ)状態で以下のフローが行われる。図1を参照に,外部回路からメモリセルアレイにプログラムすべき1ページ分のデータが,入出力バス幅16bit毎にデータIO DATA(15:0)として1_SA(15:0)52に入カし,S(15:0)としてSRAMアレイ50に保持される。制御回路60はSRAMアレイアドレスシーケンサ64に指示し,SRAMアレイ50の最初のアドレスの分割データをRAMDAT上に出力する。
[0044] 図5を参照に,ビットディテクタ40はRAMDAT上の分割データ(512bit)のうち1つの書き込み分割データ(128bit)の“0”の総数を検出(ステップS10)し,“0”が64bitより多いか判断する。ビットディテクタ40は書き込み分割データの“0”の数が64より大きければ,書き込み分割データを反転するため対応する指標データを“0”,64bit以下であれば書き込み分割データを反転しないため対応する指標データを“1”とする。つまり,ビットディテクタ40は,書き込み分割データを反転するか非反転か判断する(ステップS12)。
[0045] 反転の場合,つまり指標データが“0”の場合,WRラッチ回路30は書き込み分割データを反転しWRラッチ回路30に保持する(ステップS14)。図4を参照に,書き込み分割データを反転しWRラッチ回路30に保持する場合は以下のように動作する。ノードGをハイレベルにし,ノードBをローレべル,ノードCをハイレベルとする。その後,ノードGをローレベルとし,FET38をオフする。次に,ノードDはローレベルのまま,すなわちトランスファーゲート36は閉じた状態のまま,ノードEをハイレベルにしトランスファーゲート37を開ける(オンにする)。これにより,RAMDATのデータがノードCに入力し,ラッチ35に保持される。ノードBとノードCとは相補的なレベルになるから,後のステップでノードBをライト回路22に接続すれば,ライト回路22に反転したデータが出力される。このようにして,書き込み分割データを反転しWRラッチ回路30に保持する。ノードEをローレベルとし,トランスファーゲート37を閉じる(オフする)。
[0046] 図5に戻り,ステップS12で非反転の場合,つまり指標データが“1”の場合,WRラツチ回路30は書き込み分割データを反転せずWRラッチ回路30に保持する(ステップS15)。図4を参照に,書き込み分割データを反転せずWRラッチ回路30に保持する場合は以下のように動作する。ノードHをハイレベルにし,ノードCをローレベル,ノードBをハイレベルとする。その後,ノードHをローレベルとし,FET39をオフする。次に,ノードEはローレベルのまま,つまりトランスファーゲート37は閉じた(オフの)まま,ノードDをハイレベルにしトランスファーゲート36を開ける(オンする)。これにより,RAMDATのデータがノードBに入力し,ラッチ35に保持される。後のステップでノードBをライト回路22に接続すれば,ライト回路22に反転しないデータが出力される。ノードDをローレベルにし,トランスファーゲート36を閉じる(オフする)。
[0047] このように,分割データの反転または非反転は通常ビット128bitの書き込み分割データ単位で行われる。書き込み分割データを反転または非反転したかを示すフラグは1ビットの対応する指標データに記憶される。512bit分の分割データはステップS10からS15を4回行うことによりWRラッチ回路30に保持される。図5では,簡単のため書き込み分割データ毎のステップは省略した。なお,ビットディテクタ40は,すべての分割データ512bitに対して一度に“0”の総数を検出する構成としても良い。その場合は,各々の書き込み分割データに対応する指標データをステップS10ですベて生成しておき,後の各々の書き込み分割データのプログラム動作のたびに参照される。図6を参照に,ビットディテクタ40は,最初のアドレスの分割データの“0”の数を検出し,分割データを反転または非反転するかを判断し,WRラッチ回路30は分割データを反転または非反転しラッチ35に保持する(S10?S15:検出,判断)。以下,分割データを反転または非反転したデータを反転データという。
[0048] 図5および図6を参照に,WRラッチ回路30は,ラッチ35に保持した反転データおよび対応する指標データをライト回路22に出力する。ライト回路22は反転データおよび対応する指標データをプログラムするべきメモリセルに接続するビットラインをプリチャージする(ステップS16:プリチャージ)。プリチャージとは,プログラム時にビットラインに高電圧を供給する前にビットラインを電源電圧に予め充電しておくことでプログラム動作をより高速化するステップである。よって,簡単のためプリチャージを省略しても良い。次に,ステップS18を実行する間にステップS20からステップS25を実行する。すなわち,ライト回路22は,最初のアドレスの反転データおよび対応する指標データをメモリセルアレイ10のメモリセルにプログラムする(ステップS18:プログラム)。その間に,制御回路60はSRAMアレイアドレスシーケンサ64に指示し,SRAMアレイ50の次のアドレスの分割データをRAMDAT上に出力する。ビットディテクタ40は次の分割データの“0”の数を検出する(ステップS20)。ビットディテクタ40は,分割データを反転または非反転するか判断する(ステップ S22)。反転と判断した場合,WRラッチ回路30は分割データを反転し反転データとして保持する(ステップ S24)。非反転と判断した場合,WRラッチ回路30は分割データを反転せず反転データとして保持する(ステップS25)。以上,ステップS20?S25は図6の検出,判断に相当する。制御回路60は,次の分割データが最後の分割データか判断する(ステップS26)。Noの場合,制御回路60は,アドレスインクルメントし(ステップS28),ステップS16に進む。Yesの場合,ライト回路22は,最後の分割データ(反転データ)をプログラムするべきメモリセルに接続するビットラインをプリチャージし,最後の分割データ(反転にして,1ページ分のデータをメモリセルアレイ10にプログラムする。」

(2.1.2)引用文献1に記載された発明
ア.前記 [0028]段落の「フラッシュメモリは,・・・データのプログラム,読み出しは1ページ単位で行う・・・プログラムおよび読み出しに必要な電流」との記載から「フラッシュメモリのプログラムに必要な電流を供給する手段」をよみとることができる。

イ.前記[0027]?[0029]段落の「メモリセルは・・・不揮発性メモリセルである・・・データのプログラム,読み出しは1ページ単位で行う・・・メモリセルアレイへのプログラム,読み出しを行う際は,1ページのデータを32に分割した分割データ単位で行う。プログラムおよび読み出しに必要な電流・・・実施例1では,分割データのサイズは512bitであり,対応する指標データは4bit,書き込み分割データのサイズは128bitで,対応する指標データは1bitである。なお,これらのデータサイズはこの長さに限られるものではない」 との記載から,「メモリセルは不揮発性メモリセルであり,プログラムに必要な電流を用いて,書き込み分割データのサイズ(128bit)でプログラムが行われるメモリセルアレイ」をよみとることができる。

ウ.前記[0047]段落の「分割データの反転または非反転は通常ビット128bitの書き込み分割データ単位で行われる。書き込み分割データを反転または非反転したかを示すフラグは1ビットの対応する指標データに記憶される」との記載,[0048]段落の「ライト回路22は,最初のアドレスの反転データおよび対応する指標データをメモリセルアレイ10のメモリセルにプログラムする」との記載から,「分割データの反転または非反転は通常128bitの書き込み分割データ単位で行われ,最初のアドレスの反転データおよび対応する指標データがプログラムされるメモリセルアレイのメモリセル」をよみとることができる。

エ.前記[0044]?[0048]段落の「ビットディテクタ40はRAMDAT上の分割データ(512bit)のうち1つの書き込み分割データ(128bit)の“0”の総数を検出(ステップS10)し,“0”が64bitより多いか判断する。ビットディテクタ40は書き込み分割データの“0”の数が64より大きければ,書き込み分割データを反転するため対応する指標データを“0”,64bit以下であれば書き込み分割データを反転しないため対応する指標データを“1”とする。つまり,ビットディテクタ40は,書き込み分割データを反転するか非反転か判断する(ステップS12)・・・反転の場合,つまり指標データが“0”の場合,WRラッチ回路30は書き込み分割データを反転しWRラッチ回路30に保持する・・・非反転の場合,つまり指標データが“1”の場合,WRラツチ回路30は書き込み分割データを反転せずWRラッチ回路30に保持する・・・ライト回路22は,最初のアドレスの反転データおよび対応する指標データをメモリセルアレイ10のメモリセルにプログラムする」との記載,前記[0047]段落の「分割データを反転または非反転したデータを反転データという」との記載から,「分割データ(512bit)のうち1つの書き込み分割データ(128bit)の“0”の総数を検出し,書き込み分割データの“0”の数が64より大きければ,書き込み分割データを反転するため対応する指標データを“0”,64bit以下であれば書き込み分割データを反転しないため対応する指標データを“1”とするビットディテクタと,反転の場合(指標データが“0”の場合),書き込み分割データを反転して保持し,非反転の場合(指標データが“1”の場合),書き込み分割データを反転せず保持するWRラツチ回路と,アドレスの反転または非反転したデータである反転データおよび対応する指標データをメモリセルアレイのメモリセルにプログラムするライト回路」 をよみとることができる。

オ.前記[0038]?[0039]段落の「ビットディテクタ40は,RAMDAT上のデータ(分割データ)のうち,電荷をメモリセルの電荷蓄積層に書き込むデータ“0”のビット総数を計数する回路であり,その結果をもとにWRラッチ回路30を制御する・・・ビットディテクタ40は,分割データを書き込み分割データに分割するMUX42,書き込み分割データのうち電荷蓄積層に電荷を書き込むデータ“0”を検出する加算器44,加算器44が検出したビットの総数を所定のビットの数と比較する比較部46および比較部46の比較結果に応じて,データを反転するかどうかを示すフラグを出力する出力部48を有する。データを反転する場合,指標データINDは書き込まれて“0”に設定される・・・メモリセルアレイ10にデータをプログラムする際,書き込み分割データ128bitのうち“0”の数が64bitより多い場合,その書き込み分割データ128bitを反転する・・・この場合,“0”の数を加算器44が計数し,比較部46において64bitより多いかを比較する」との記載から,「書き込み分割データ128bitのうち電荷蓄積層に電荷を書き込むデータ“0”のビットの総数を検出する加算器を含むビットディテクタ」をよみとることができる。

カ.前記[0030]段落の「図1は実施例1に係るフラッシュメモリのメモリセルアレイ10周辺のブロック図」との記載,図1を参照すれば,「メモリセルアレイを含む,フラッシュメモリデバイス」をよみとることができる。

前記ア.?カ.によれば,引用文献1には,前記[0040]段落に記載された「データの反転処理を行うことにより,データをプログラムする際,書き込みを行う“0”のビット数を減らし,」「プログラム時間,書き込み電流が削減できる」次の発明(以下,「引用発明」という。)が示されている。

「フラッシュメモリのプログラムに必要な電流を供給する手段と,
メモリセルは不揮発性メモリセルであり,プログラムに必要な電流を用いて,書き込み分割データのサイズ(128bit)でプログラムが行われるメモリセルアレイと,
分割データの反転または非反転は通常128bitの書き込み分割データ単位で行われ,最初のアドレスの反転データおよび対応する指標データがプログラムされるメモリセルアレイのメモリセルと,
分割データ(512bit)のうち1つの書き込み分割データ(128bit)の“0”の総数を検出し,書き込み分割データの“0”の数が64より大きければ,書き込み分割データを反転するため対応する指標データを“0”,64bit以下であれば書き込み分割データを反転しないため対応する指標データを“1”と判断するビットディテクタと,反転の場合(指標データが“0”の場合),書き込み分割データを反転して保持し,非反転の場合(指標データが“1”の場合),書き込み分割データを反転せず保持するWRラツチ回路と,アドレスの反転または非反転したデータである反転データおよび対応する指標データをメモリセルアレイのメモリセルにプログラムするライト回路と,
書き込み分割データ128bitのうち電荷蓄積層に電荷を書き込むデータ“0”のビットの総数を検出する加算器を含む前記ビットディテクタと,
前記メモリセルアレイを含む,フラッシュメモリデバイス。」

(2.2)引用文献2
(2.2.1)引用文献2に記載されている技術的事項
本願出願前(優先日;2011年12月8日)に頒布され,原審で引用された刊行物である特開2004-55107号公報(以下,「引用文献2」という。)には,図面とともに次の事項が記載されている。
A.「【0001】
【発明の属する技術分野】
本発明は,ビットカウンタとこれを用いた半導体素子のプログラム回路及びプログラム方法に係り,特に,プログラム動作時にプログラム動作時間を短縮させることが可能なビットカウンタと,これを用いたEEPROM(Electrically Erasable and Programmable Read Only Memory)系列を含む不揮発性メモリ素子のプログラム回路及びプログラム方法に関する。
…(中略)…
【0016】
【課題を解決するための手段】
上記目的を達成するために,本発明は,入力されるプログラムデータと対応し,前記プログラムデータのうちプログラムデータによってのみ同期され,互いに異なるクロック信号を発生するための多数のクロック発生部と,前記クロック発生部から出力される前記クロック信号によって同期され,同期時に入力データを順次シフトさせ,前記プログラムデータのうちプログラムするプログラムデータのビット数をカウントするカウンタを含むビットカウンタを提供する。」

B.「【0032】
一方,図2に示した本発明のビットカウンタは,セルのゲート電圧とドレイン電圧を生成するためのプログラム電圧をポンプするポンピング区間(すなわち,ポンピング回路の動作区間)で動作する。たとえば,プログラム動作時,セルのゲート電圧(PQP波形参照)は通常「9V」が必要である。これにより,目標値のゲート電圧を得るためには,不可避にポンピング区間が必要である。したがって,本発明では,このポンピング区間(一般に,他の回路(図示せず)は動作しない)にビットカウンタを動作させて,プログラムするビット(数)をカウントする(S430)。」

(2.2.2)引用文献2に記載された技術
(A)前記A.の「ビットカウンタとこれを用いた半導体素子のプログラム回路・・・に係り,特に,プログラム動作時にプログラム動作時間を短縮させることが可能なビットカウンタと,これを用いた・・・不揮発性メモリ素子のプログラム回路・・・に関する」との記載,「入力されるプログラムデータと対応し,前記プログラムデータのうちプログラムデータによってのみ同期され,互いに異なるクロック信号を発生するための多数のクロック発生部と,前記クロック発生部から出力される前記クロック信号によって同期され,同期時に入力データを順次シフトさせ,前記プログラムデータのうちプログラムするプログラムデータのビット数をカウントするカウンタを含むビットカウンタ」との記載から,プログラム動作時にプログラム動作時間を短縮させることが可能なビットカウンタと,これを用いた不揮発性メモリ素子のプログラム回路に関し,互いに異なるクロック信号を発生するための多数のクロック発生部(「クロックパルス発生器」)を含み,前記互いに異なるクロック信号によって同期され,同期時に入力データを順次シフトさせ(「連続的にクロック制御された」),プログラムデータのうちプログラムするプログラムデータのビット数をカウントするカウンタ(「デジタル「0」ビット検出に基づく,デジタル「0」ビット検出器」)の技術が示されている。
してみれば,引用文献2には,プログラム動作時にプログラム動作時間を短縮させることが可能なビットカウンタと,これを用いた不揮発性メモリ素子のプログラム回路に関し,「クロックパルス発生器を含み,連続的にクロック制御された」デジタル「0」ビット検出に基づく,デジタル「0」ビット検出器に相当する技術が示されている。

(B)前記B.の「プログラム電圧をポンプするポンピング区間(すなわち,ポンピング回路」との記載から,引用文献2には,「プログラム電圧をポンプするポンピング回路」の技術が示されている。

(2.3)引用文献3
(2.3.1)引用文献3に記載されている技術的事項
本願出願前(優先日;2011年12月8日)に頒布され,原審で引用された刊行物である特開2004-46974号公報(以下,「引用文献3」という。)には,図面とともに次の事項が記載されている。
C.「【0013】
【発明の実施の形態】
実施の形態1.
以下,この発明の実施の形態1を図に基づいて説明する。なおここで本実施の形態をより理解し易くするために,メモリアレイ構成を図12に,従来の書き込み方式を図13に,書き込みシーケンスを図14に示す。図13において,書き込み回路,デコーダ6のすべてが活性化されてチャージポンプ60からすべてのメモリセル数,例えば8ビット又は16ビットのメモリセル50に電荷が供給されている。
本実施の形態1では,すべてのメモリセル50に対して同時に電荷を供給するのではなく最小ビットである,例えば4ビットまでの書き込みが可能なチャージポンプ60aを用い,書き込みを繰り返すことにより従来のチャージポンプ60の小型化を図るものである。」

(2.3.2)引用文献3に記載された技術
前記C.の「すべてのメモリセル50に対して同時に電荷を供給するのではなく最小ビットである,例えば4ビットまでの書き込みが可能なチャージポンプ60aを用い,書き込みを繰り返すことにより従来のチャージポンプ60の小型化を図る」との記載から,引用文献3には,チャージポンプの小型化を図るために,すべてのメモリセルに対して同時に電荷を供給するのではなく,例えば4ビットまでの書き込みが可能なチャージポンプを用いて書き込みを繰り返す技術が示されている。

(2.4)参考文献1
(2.4.1)参考文献1に記載されている技術的事項
本願出願前(優先日;2011年12月8日)に頒布された刊行物である特開2010-129154号公報(以下,「参考文献1」という。)には,図面とともに次の事項が記載されている。
D.「【0002】
近年,不揮発性半導体記憶装置,特にフラッシュメモリは,電気的にデータの書き換えが可能で,且つ電源を切った状態でもデータを保持することが出来るため,例えば,携帯電話,デジタルカメラ等の携帯機器のデータ格納用記憶装置として広く使用されている。
【0003】
一般に,メモリセルをプログラムするには電源電圧よりも高い所定の高電圧をメモリセルの制御ゲートに印加する必要があり,一定レベル以上のプログラム電流を必要とする。そして制御ゲートに印加される高電圧はチップ内部に具備されたチャージポンプを通じて生成されるので,同時にプログラムすることが出来るメモリセルの個数はチャージポンプの能力やレイアウトの制約により制限される。
【0004】
例えば,同時にプログラムすることが出来るビットの数が4個であるとき,16ビットのデータは4ビットずつ分割された後,合計4回にわたってプログラムされる。そこで,フローティングゲートに電荷が溜まっていない状態を論理“1”に固定すると,同時にn(nは整数)ビットを書き込む際に,全てのビットが論理“0”であった場合はnビット全てをプログラムする必要がある。また,チップ面積の制約等から,チャージポンプの能力を抑えm(mは整数:n>m)ビットずつプログラムを行うように設計した場合には,nビット全てをプログラムするのにn/m回,もしくはその値より大きく,一番近い整数回のプログラム動作が必要となる。
【0005】
プログラム回数が多くなれば,プログラムにかかる時間がそれだけ増大する。また一度にプログラム出来るビット数をmビットとせず,nビットを全て同時に書き込めるように設計すると,チャージポンプのチップに占める面積の増大を招き,消費電流の増大にも繋がる。
【0006】
データをプログラムするのにかかる平均時間を短縮する企みは,本出願人が以前に出願した特許文献1にも記載されているが,回路構成が複雑であり必ずしも満足出来るものではない。
…(中略)…
【発明の開示】
【発明が解決しようとする課題】
【0007】
本発明は,指定されたアドレスに対し入力されるnビットのプログラムデータを同時にプログラムする場合に,プログラム回数(書き込み回数)を減らすことの出来る不揮発性半導体記憶装置を提供することを目的とする。
また,本発明は,プログラム時(書き込み時)のプログラム電流容量を減らすことの出来る不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明は,データを記憶するメモリセルにより構成されるメモリセルアレイと,前記メモリセルアレイからデータを読み出すリード動作と,前記メモリセルアレイに対してデータを書き込むプログラム動作とを制御する制御回路とを備えた不揮発性半導体記憶装置において,指定されたアドレスに対し入力されるn(nは整数)ビットのプログラムデータを同時にプログラムする場合に,論理“0”に属するビットの個数のみをカウント,もしくは論理“1”に属するビットの個数のみをカウント,もしくは両方のビットの個数をカウントし,カウント数がn/2以下であった方の論理を初期状態として前記プログラムデータを再生成し,その再生成されたプログラムデータに基づいて前記プログラム動作を行う第1手段と,前記指定されたアドレスのメモリセルの前記初期状態が論理“0”と論理“1”のいずれであるかを認識させる認識ビットを前記プログラム動作時に書き込む第2手段とを具備したことを特徴とする。
このように構成することにより最大プログラムビット数はn/2となるため最大のプログラム回数を従来の約半分とすることができる。」

E.「【0058】
図11,図12は,入力データnビットに対し,データ反転回路を組み込んで書き込みを行うことで書き込み電流を減らす場合の動作フローチャートである。
図11は,初期ビットを用いないで行う場合の,図12は初期ビットを用いて行う場合のフローチャートをそれぞれ示している。
図11及び図12で同一ステップには同一符号を付している。
【0059】
図11に示すフローチャートについて,まず,指定されたアドレスに対し,nビットのデータをプログラムする場合(ステップ400)について説明する。
指定されたアドレスに対し,nビットデータを全て読み出し,初期状態であるか否かを確認する(ステップ402)。そして,データに“0”がなく,認識ビットも反転していない(初期状態)場合にはステップ404に移行し,データに“0”がある場合にはステップ406に移行する。ステップ404において,入力データの個数判定を行い,データ“0”の個数がn/2を超えている場合には,ステップ408に移行し,データ“0”の個数がn/2以下の場合には,ステップ410に移行する。
【0060】
ステップ408では,入力データを反転して書き込みデータとする。即ち,データ“0”はデータ“1”に,データ“1”はデータ“0”に反転した後に書き込まれる。
ステップ410では,入力データは反転されることなく,そのまま書き込まれる。
ステップ402において,データに“0”がある場合には,ステップ406において認識ビットの確認を行う。認識ビットが反転している場合,ステップ412に移行し,入力データを反転して書き込みデータとする。
反転していない場合,ステップ414に移行し,入力データを反転することなく書き込みデータとする。
【0061】
ステップ416,428,440,450においては,書き込みデータのプログラムが,ステップ417においては認識ビットのプログラムが行なわれる。書き込みデータのプログラムと認識ビットのプログラムが行なわれた後は,ベリファイ判定(ステップ420,432,442,452)とマックスループ判定(ステップ422,434,444,454)が行なわれるが,これらのステップの詳細な説明については,図4のフローチャートで説明したのと同様であるため省略する。
このように,入力データnビットに対し,データ反転回路を組み込むことで,最大書き込みビットはn/2となる。従って,nビットを一度に書き込む場合にn/2ビット+認識ビット分の電流容量があれば良い。」

(2.4.2)参考文献1に記載されている技術的事項
前記D.の「制御ゲートに印加される高電圧はチップ内部に具備されたチャージポンプを通じて生成されるので,同時にプログラムすることが出来るメモリセルの個数はチャージポンプの能力やレイアウトの制約により制限される・・・指定されたアドレスに対し入力されるnビットのプログラムデータを同時にプログラムする場合に,プログラム回数(書き込み回数)を減らすことの出来る不揮発性半導体記憶装置を提供することを目的とする・・・プログラム時(書き込み時)のプログラム電流容量を減らすことの出来る不揮発性半導体記憶装置を提供することを目的とする」との記載,前記E.の「入力データnビットに対し,データ反転回路を組み込むことで,最大書き込みビットはn/2となる。従って,nビットを一度に書き込む場合にn/2ビット+認識ビット分の電流容量があれば良い」との記載から,参考文献1には,指定されたアドレスに対し入力されるnビットのプログラムデータを同時にプログラムする場合に,プログラム回数(書き込み回数)を減らすことの出来る不揮発性半導体記憶装置を提供すること,および,プログラム時(書き込み時)のプログラム電流容量を減らすことの出来る不揮発性半導体記憶装置を提供することを目的とし,nビットを一度に書き込む場合にn/2ビット+認識ビット分の電流容量とするものにおいてチャージポンプを用いる技術が示されている。

(2.5)参考文献2
(2.5.1)参考文献2に記載されている技術的事項
本願出願前(優先日;2011年12月8日)に頒布された刊行物である特表2009-509287号公報(以下,「参考文献2」という。)には,図面とともに次の事項が記載されている。
F.「【0008】
別の局面は,不揮発性メモリセルの少なくとも1つのアレイを含むメモリデバイスに向けられる。電圧供給コンポーネントは,複数のメモリセルを同時にプログラムするためのプログラミング電圧を発生させるよう構成され,電圧供給コンポーネントは高圧ポンプまたはDC-DC変換器を含み得る。」

G.「【0045】
動作時に,逆プログラミング方法は,サブウインドウ520におけるデータに基づいて,いかにプログラムされたセル201を解釈すべきかを動的に選択する。たとえば,プログラムされていないメモリセル201(すなわち,蓄積された電荷を持たないセル)が通常論理1(1)であると解釈され,サブウインドウ520がすべての論理0(0)を含む場合,サブウインドウ520におけるすべてのビット(すなわち,64ビット)をプログラムする代わりに,サブウインドウ520におけるプログラムされていないメモリセル201が代わりに論理0に対応するものとして解釈され得る。この態様で,サブウインドウ520の64ビットをすべてプログラムする代わりに,サブウインドウ520におけるビットはどれもプログラムされる必要がなく,その結果,大幅な時間および電力の節約になる。この例では,サブウインドウにおけるメモリセルを逆の態様で解釈すべきであることを示すために,表示ビットなどのわずか1つの構成ビットがプログラムされてもよく,プログラムされていないメモリセルは従来の論理1ではなく論理0に対応する。
【0046】
逆プログラミング技術は,プログラムされるビット当たりの平均電力消費がより小さくなり,プログラミングウインドウ当たりに必要な最大電流がより小さくなることに有利につながる可能性がある。この一例として,1つのメモリセルをプログラムするために0.1ミリアンプ(mA)が必要であり,64ビットのプログラミングウインドウが使用されている例示的な状況を考慮されたい。本明細書に記載するプログラミング技術がなければ,64ビットのウインドウはプログラムするために6.4mAもの合計電流を必要とし得る。プログラム電圧発生器122がたとえば4mAの電流を供給することに限定される場合,64ビットのウインドウは使用できないであろう。しかしながら,上述のプログラミング技術では,64ビットのプログラムウインドウに必要な最大合計電流は,32ビット+構成ビット(たとえば,表示ビット)をプログラムするためにほぼ半分(約3.3mA)に削減され得る。この状況で,プログラム電圧発生器122の容量を超えることなく64ビットのプログラミングウインドウを使用できるであろう。」

(2.5.2)参考文献2に記載されている技術的事項
前記F.の「不揮発性メモリセルの少なくとも1つのアレイを含むメモリデバイス・・・電圧供給コンポーネントは,複数のメモリセルを同時にプログラムするためのプログラミング電圧を発生させるよう構成され,電圧供給コンポーネントは高圧ポンプまたはDC-DC変換器を含み得る」との記載,前記G.の「逆プログラミング技術・・・上述のプログラミング技術では,64ビットのプログラムウインドウに必要な最大合計電流は,32ビット+構成ビット(たとえば,表示ビット)をプログラムするためにほぼ半分(約3.3mA)に削減され得る。この状況で,プログラム電圧発生器122の容量を超えることなく64ビットのプログラミングウインドウを使用できる」との記載から,参考文献2には,不揮発性メモリセルの少なくとも1つのアレイを含むメモリデバイスにおいて,逆プログラミング技術では,64ビットのプログラムウインドウに必要な最大合計電流は,32ビット+構成ビットをプログラムするためにほぼ半分(約3.3mA)に削減され得る状況で,プログラム電圧発生器の容量を超えることなく64ビットのプログラミングウインドウを使用できるものにおいて,高圧ポンプまたはDC-DC変換器を含み得る技術が示されている。

(2.6)参考文献3
(2.6.1)参考文献3に記載されている技術的事項
本願出願前(優先日;2011年12月8日)に頒布された刊行物である特開2003-77285号公報(以下,「参考文献3」という。)には,図面とともに次の事項が記載されている。
H.「【0002】
・・・フラッシュメモリの電気的に書込みまたは消去できる容量単位・・・例えば,16Mbフラッシュメモリの場合,64KBのサブメモリセルアレイが32個配置され・・・」

(2.6.2)参考文献3に記載されている技術的事項
前記H.の「フラッシュメモリの電気的に書込みまたは消去できる容量単位・・・例えば,16Mbフラッシュメモリの場合,64KBのサブメモリセルアレイが32個配置され」との記載から,参考文献3には,フラッシュメモリの電気的に書込みできる容量単位に関連して,メモリアレイは,複数のサブメモリセルアレイ(メモリサブアレイ)を含む技術が示されている。

(3)対比
本件補正発明と引用発明とを対比する。
(3.1)引用発明の「フラッシュメモリのプログラムに必要な電流を供給する手段」と本件補正発明の「プログラミング電流を供給するための電荷ポンプ」とは,当該「電荷ポンプ」は上位概念では「手段」とみることができ,両者は「プログラミング電流を供給するための手段」を有する点で共通する。

(3.2)引用発明の「書き込み分割データのサイズ(128bit)」の「メモリセル」は本件補正発明の「複数のメモリセルを含む」「ユニット」に相当し,引用発明の「分割データの反転または非反転は通常128bitの書き込み分割データ単位で行われ」,「分割データ(512bit)のうち1つの書き込み分割データ(128bit)」から,前記「書き込み分割データのサイズ(128bit)」が複数分あることは明らかである。この点をふまえると,引用発明の「メモリセルは不揮発性メモリセルであり,プログラムに必要な電流を用いて,書き込み分割データのサイズ(128bit)でプログラムが行われるメモリセルアレイ」と本件補正発明の「各々が複数のメモリセルを含む複数のユニットに分割され,前記メモリセルの各々が前記プログラミング電流によってプログラムされる不揮発性メモリセルアレイ」とに実質的な差異はない。

(3.3)前記(3.2)で言及した引用発明の「メモリセルは不揮発性メモリセルであり」の事項,および,引用発明の「分割データの反転または非反転は通常128bitの書き込み分割データ単位で行われ,最初のアドレスの反転データおよび対応する指標データがプログラムされるメモリセルアレイのメモリセル」において,当該「指標データ」が「インジケータ」に相当する点をふまえると,引用発明の前記事項と本件補正発明の「前記不揮発性メモリセルの前記ユニットの各々に関連するインジケータ・メモリセル」とに実質的な差異はない。

(3.4)引用発明の「ビットディテクタ」と「WRラツチ回路」および「プログラムするライト回路」は,当該「ライト」(書き込み)はプログラムすることである点をふまえれば本件補正発明の「プログラムするためのプログラミング回路」に相当し,引用発明の「1つの書き込み分割データ(128bit)」「メモリセル」は前記(3.2)で言及したように本件補正発明の「ユニット」に相当し,引用発明の「書き込み分割データの“0”の数が64より大きければ」は本件補正発明の「ユニットの各々の前記メモリセルの前記特定の割合よりも多くがプログラムされることになる場合」に相当する。してみれば,引用発明の前記(3.2)で言及した「プログラムに必要な電流を用いて・・・プログラムが行われる」事項,および,引用発明の「分割データ(512bit)のうち1つの書き込み分割データ(128bit)の“0”の総数を検出し,書き込み分割データの“0”の数が64より大きければ,書き込み分割データを反転するため対応する指標データを“0”,64bit以下であれば書き込み分割データを反転しないため対応する指標データを“1”と判断するビットディテクタと,反転の場合(指標データが“0”の場合),書き込み分割データを反転して保持し,非反転の場合(指標データが“1”の場合),書き込み分割データを反転せず保持するWRラツチ回路と,アドレスの反転または非反転したデータである反転データおよび対応する指標データをメモリセルアレイのメモリセルにプログラムするライト回路」と本件補正発明の「前記ユニットの各々の前記メモリセルの特定の割合又はそれ以下がプログラムされることになる場合には,前記プログラミング電流を用いて前記ユニットの各々の前記メモリセルをプログラムし,前記ユニットの各々の前記メモリセルの前記特定の割合よりも多くがプログラムされることになる場合には,前記プログラミング電流を用いて,前記ユニットの各々の前記メモリセルの反転及び前記ユニットの各々に関連する前記インジケータ・メモリセルをプログラムするためのプログラミング回路」とに実質的な差異はない。

(3.5)引用発明の「ビットディテクタ」に含まれる「データ“0”のビットの総数を検出する加算器」は,当該「ビットディテクタ」がビット検出をするものであるといえる点をふまえれば,本件補正発明の「デジタル「0」ビット検出に基づく,デジタル「0」ビット検出器」に相当する。してみれば,引用発明の「書き込み分割データ128bitのうち電荷蓄積層に電荷を書き込むデータ“0”のビットの総数を検出する加算器を含む前記ビットディテクタ」と本件補正発明の「クロックパルス発生器を含み,連続的にクロック制御されたデジタル「0」ビット検出(カウント)に基づく,デジタル「0」ビット検出器」とは,「クロックパルス発生器を含み,連続的にクロック制御された」点で相違するものの「デジタル「0」ビット検出(カウント)に基づく,デジタル「0」ビット検出器」の点で共通する。

(3.6)引用発明の「前記メモリセルアレイを含む,フラッシュメモリデバイス」と本件補正発明の「前記メモリアレイは更に,複数のメモリサブアレイを含む,不揮発性メモリデバイス」とは,「メモリアレイは更に,複数のメモリサブアレイを含む」点で相違するものの,「不揮発性メモリデバイス」の点で共通する。

(3.1)?(3.6)の対比によれば,引用発明と本件補正発明とは次の点で一致し,そして相違する。

〈一致点〉
「プログラミング電流を供給するための手段と,
各々が複数のメモリセルを含む複数のユニットに分割され,前記メモリセルの各々が前記プログラミング電流によってプログラムされる不揮発性メモリセルアレイと,
前記不揮発性メモリセルの前記ユニットの各々に関連するインジケータ・メモリセルと,
前記ユニットの各々の前記メモリセルの特定の割合又はそれ以下がプログラムされることになる場合には,前記プログラミング電流を用いて前記ユニットの各々の前記メモリセルをプログラムし,前記ユニットの各々の前記メモリセルの前記特定の割合よりも多くがプログラムされることになる場合には,前記プログラミング電流を用いて,前記ユニットの各々の前記メモリセルの反転及び前記ユニットの各々に関連する前記インジケータ・メモリセルをプログラムするためのプログラミング回路と,
デジタル「0」ビット検出(カウント)に基づく,デジタル「0」ビット検出器と,
を備える
不揮発性メモリデバイス。」

〈相違点1〉
プログラミング電流を供給するための「手段」が,本件補正発明では,「電荷ポンプ」であるのに対し,引用発明では,そのような特定がされていない点。
〈相違点2〉
デジタル「0」ビット検出に基づく,デジタル「0」ビット検出器が,本件補正発明では「クロックパルス発生器を含み,連続的にクロック制御された」デジタル「0」ビット検出に基づくのに対し,引用発明では,そのような特定がされていない点。
〈相違点3〉
不揮発性メモリデバイスが,本件補正発明では「メモリアレイは更に,複数のメモリサブアレイを含む」のに対し,引用発明では,そのような特定がされていない点。

(4)相違点についての当審判断
〈相違点1〉について
不揮発性メモリデバイスにおいて,プログラミング電流を供給するための「手段」として,「電荷ポンプ」を用いることは当該技術分野の周知技術であった。例えば,引用文献2には,「プログラム電圧をポンプするポンピング回路」の技術が示され,引用文献3には,チャージポンプの小型化を図るために,すべてのメモリセルに対して同時に電荷を供給するのではなく,例えば4ビットまでの書き込みが可能なチャージポンプを用いて書き込みを繰り返す技術が示され,参考文献1には,指定されたアドレスに対し入力されるnビットのプログラムデータを同時にプログラムする場合に,プログラム回数(書き込み回数)を減らすことの出来る不揮発性半導体記憶装置を提供すること,および,プログラム時(書き込み時)のプログラム電流容量を減らすことの出来る不揮発性半導体記憶装置を提供することを目的とし,nビットを一度に書き込む場合にn/2ビット+認識ビット分の電流容量とするものにおいてチャージポンプを用いる技術が示され,参考文献2には,不揮発性メモリセルの少なくとも1つのアレイを含むメモリデバイスにおいて,逆プログラミング技術では,64ビットのプログラムウインドウに必要な最大合計電流は,32ビット+構成ビットをプログラムするためにほぼ半分(約3.3mA)に削減され得る状況で,プログラム電圧発生器の容量を超えることなく64ビットのプログラミングウインドウを使用できるものにおいて,高圧ポンプまたはDC-DC変換器を含み得る技術が示されている。
そして,引用発明と,引用文献2,3,参考文献1,2は,いずれも,不揮発性メモリの書込み,プログラムに関する共通の技術分野に属するものである。
してみれば,引用発明において,前記周知技術を参酌することにより,プログラミング電流を供給するための「手段」が,「電荷ポンプ」であると成すことは,当業者が容易になし得ることである。

〈相違点2〉について
「クロックパルス発生器を含み,連続的にクロック制御された」技術は当該技術分野の周知技術である。例えば,引用文献2には,プログラム動作時にプログラム動作時間を短縮させることが可能なビットカウンタと,これを用いた不揮発性メモリ素子のプログラム回路に関し,「クロックパルス発生器を含み,連続的にクロック制御された」デジタル「0」ビット検出に基づく,デジタル「0」ビット検出器に相当する技術が示されている。
そして,引用発明と,引用文献2は,いずれも,不揮発性メモリの書込,プログラムに関する共通の技術分野に属するものであって,デジタル「0」ビット検出(カウント)に係るものである。
してみれば,引用発明において,前記周知技術を参酌することにより,デジタル「0」ビット検出に基づく,デジタル「0」ビット検出器が,「クロックパルス発生器を含み,連続的にクロック制御された」デジタル「0」ビット検出に基づくと成すことは,当業者が容易になし得ることである。

〈相違点3〉について
「メモリアレイは更に,複数のメモリサブアレイを含む」技術は当該技術分野の周知技術である。例えば,参考文献3には,フラッシュメモリの電気的に書込みできる容量単位に関連して,メモリアレイは,複数のサブメモリセルアレイ(メモリサブアレイ)を含む技術が示されている。
そして,引用発明と,参考文献3は,いずれも,フラッシュメモリ(不揮発性メモリ)の書込み,プログラムに関する共通の技術分野に属するものである。
してみれば,引用発明において,前記周知技術を参酌することにより,不揮発性メモリデバイスが,「メモリアレイは更に,複数のメモリサブアレイを含む」不揮発性メモリデバイスであると成すことは,当業者が容易になし得ることである。

そして,本件補正発明の構成により奏する効果も引用発明と引用文献2,3,周知技術から当然予測される範囲内のもので格別顕著なものとは認められない。

よって,本件補正発明は引用発明に基いて当業者が容易に発明することができたものである。

(5)小括
以上のとおり,本件補正発明は,本願出願前に日本国内又は外国において,頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,独立して特許を受けることができないものである。

4. むすび
したがって,本件補正は,特許法第17条の2第6項で準用する同法第126条第7項の規定に違反するので,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

よって,上記補正却下の決定の結論のとおり決定する。

第3 本願発明について
(1)本願発明
平成27年11月24日付の手続補正は前記のとおり却下されたので,本願の請求項8に係る発明は,平成27年6月4日付の手続補正により補正された特許請求の範囲の請求項8に記載されたとおりの次の事項により特定されるものである。(再掲する。以下「本願発明」という。)

「プログラミング電流を供給するための電荷ポンプと,
各々が複数のメモリセルを含む複数のユニットに分割され,前記メモリセルの各々が前記プログラミング電流によってプログラムされる不揮発性メモリセルアレイと,
前記不揮発性メモリセルの前記ユニットの各々に関連するインジケータ・メモリセルと,
前記ユニットの各々の前記メモリセルの特定の割合又はそれ以下がプログラムされることになる場合には,前記プログラミング電流を用いて前記ユニットの各々の前記メモリセルをプログラムし,前記ユニットの各々の前記メモリセルの前記特定の割合よりも多くがプログラムされることになる場合には,前記プログラミング電流を用いて,前記ユニットの各々の前記メモリセルの反転及び前記ユニットの各々に関連する前記インジケータ・メモリセルをプログラムするためのプログラミング回路と,
クロックパルス発生器を含み,連続的にクロック制御されたデジタル「0」ビット検出に基づく,デジタル「0」ビット検出器と,
を備える不揮発性メモリデバイス。」

(2)引用文献
原審の拒絶の理由に引用された,本願出願前に頒布された刊行物である前記引用文献には,前記「第2 平成27年11月24日付の手続補正についての補正却下の決定」の「3.独立特許要件について」の「(2)引用文献」の(2.1.1)?(2.3.2)で摘記した事項が記載されている。

(3)対比
本願発明は,前記本件補正発明における「前記メモリアレイは更に,複数のメモリサブアレイを含む」なる事項を省いたものである。
本願発明と引用発明とを対比すると,前記第2の「3.独立特許要件について」の「(3)対比」における(3.1)?(3.5)で言及したことと同様のことがいえる。

前記対比によれば,本願発明と引用発明とは次の点で一致し,そして相違している。

〈一致点〉
「プログラミング電流を供給するための手段と,
各々が複数のメモリセルを含む複数のユニットに分割され,前記メモリセルの各々が前記プログラミング電流によってプログラムされる不揮発性メモリセルアレイと,
前記不揮発性メモリセルの前記ユニットの各々に関連するインジケータ・メモリセルと,
前記ユニットの各々の前記メモリセルの特定の割合又はそれ以下がプログラムされることになる場合には,前記プログラミング電流を用いて前記ユニットの各々の前記メモリセルをプログラムし,前記ユニットの各々の前記メモリセルの前記特定の割合よりも多くがプログラムされることになる場合には,前記プログラミング電流を用いて,前記ユニットの各々の前記メモリセルの反転及び前記ユニットの各々に関連する前記インジケータ・メモリセルをプログラムするためのプログラミング回路と,
デジタル「0」ビット検出に基づく,デジタル「0」ビット検出器と,
を備える不揮発性メモリデバイス。」

〈相違点a〉
プログラミング電流を供給するための「手段」が,本願発明では,「電荷ポンプ」であるのに対し,引用発明では,そのような特定がされていない点。
〈相違点b〉
デジタル「0」ビット検出に基づく,デジタル「0」ビット検出器が,本願発明では「クロックパルス発生器を含み,連続的にクロック制御された」デジタル「0」ビット検出に基づくのに対し,引用発明では,そのような特定がされていない点。

(4)当審判断
〈相違点a〉〈相違点b〉については,前記第2の「3.独立特許要件について」の「(4)相違点についての当審判断」の「〈相違点1〉について」,「〈相違点2〉について」において言及したことと同様のことがいえる。

(5)むすび
以上のとおり,本願発明は,特許出願前に日本国内又は外国において,頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて当業者が容易に発明をすることができたものであり,特許法第29条第2項の規定により特許を受けることができないものであるから,他の請求項について判断するまでもなく,本願は,拒絶すべきものである。

よって,結論のとおり審決する。


<付記>

なお,請求人は,平成28年5月16日付け上申書において補正書(案)を提示し,平成28年5月26日付け上申書において「本件出願人は,消去ゲートについての開示ないし示唆一切有しない引用文献1と引用文献8との組み合わせから本件発明を容易想到とする,審査官殿の結論を誘導するには合理的な説明が求められると思料いたします。
特に,引用文献1における異なるメモリセルの設計構造とプログラミング回路から請求項の記載にかかる本件発明に到達することは当業者が容易ではないと思料いたします。
本件出願人は,引用文献1の構造を修正して消去ゲートを含むフラッシュメモリセルと相互作用を行わせることを単なる設計変更であるとすることは妥当性を欠くものと思料いたします。」と主張しているが,前記補正書(案)には,その請求項5?請求項9を参照すると少なくとも「消去ゲート」は発明特定事項として記載されておらず,してみれば,請求人の前記主張は本件発明の構成に基づくものではないので,その主張は採用できない。また,仮に,前記請求項5?請求項9の発明の特定事項として「消去ゲート」が記載されたとしても,例えば,引用文献8(特開2009-44164号公報)の【要約】等に「消去ゲート」が記載されているように「消去ゲート」を有することは周知技術であり,しかも,本願明細書段落【0039】に「本発明は,プログラミング電流を供給するのに電荷ポンプを必要とする任意の不揮発性メモリデバイスに適用することができる。したがって,本発明は,プログラミング中に浮遊ゲートに電荷を蓄積するための電荷ポンプを用いて電荷を蓄積するための浮遊ゲートを備える不揮発性メモリデバイスに適用可能であり,図1に示したタイプのメモリセル10に限定されない。」と記載されていることからも,仮に,前記請求項5?請求項9の発明の特定事項として「消去ゲート」が記載されたとしても,前記周知技術を参酌することにより当業者が容易になし得ることである。
また,前記補正書(案)では請求項1及び7を請求項3の構造的内容をさらに付加して限定するとともに,請求項12に請求項9の具体的内容を付加して限定する補正書(案)を提案するとし,前記請求項3の構造的内容による限定は「前記不揮発性メモリセルの前記ユニットの各々に関連するインジケータ・メモリセルであって,前記不揮発性メモリセルアレイは,複数のロー及びカラムに配列され,インジケータ・メモリセルアレイは,前記不揮発性メモリセルアレイにロー方向で隣接して位置しており,1つのインジケータ・メモリセルが前記同じローにおける複数のメモリセルに関連する,インジケータ・メモリと,」とするものである。しかしながら,当該構成は,引用文献1の図1の通常メモリ領域と指標データ領域が連続した領域として記載され,引用文献1の[0031]段落には「1ページ分の領域として,通常メモリ領域,指標データ領域を有している。通常メモリ領域は,通常データを記憶する領域である。」と記載されており,これらから,「インジケータ・メモリセルアレイは,前記不揮発性メモリセルアレイにロー方向で隣接して位置しており,1つのインジケータ・メモリセルが前記同じローにおける複数のメモリセルに関連する,インジケータ・メモリ」に相当する構成をよみとることができる。
してみれば,前記補正書(案)によっても,依然として,当業者が容易になし得るものであるから,前記補正書(案)を採用することの必要性を認めることはできない。
 
審理終結日 2017-01-26 
結審通知日 2017-01-30 
審決日 2017-02-15 
出願番号 特願2014-545913(P2014-545913)
審決分類 P 1 8・ 121- Z (G11C)
P 1 8・ 575- Z (G11C)
最終処分 不成立  
前審関与審査官 滝谷 亮一  
特許庁審判長 高木 進
特許庁審判官 辻本 泰隆
須田 勝巳
発明の名称 不揮発性メモリデバイス及びかかるデバイスのプログラミング方法  
代理人 須田 洋之  
代理人 田中 伸一郎  
代理人 大塚 文昭  
代理人 上杉 浩  
代理人 西島 孝喜  
代理人 弟子丸 健  
代理人 近藤 直樹  
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