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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1330608
審判番号 不服2016-19243  
総通号数 213 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-09-29 
種別 拒絶査定不服の審決 
審判請求日 2016-12-22 
確定日 2017-07-20 
事件の表示 特願2014-234220「半導体装置」拒絶査定不服審判事件〔平成27年 3月26日出願公開、特開2015- 57851〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成22年6月7日に出願された特願2010-129966号の一部を平成26年11月19日に新たな出願としたものであって、その手続の経緯は以下のとおりである。
平成26年11月19日 審査請求
平成28年 2月16日 拒絶理由通知
平成28年 4月22日 意見書・手続補正
平成28年 9日26日 拒絶査定(以下、「原査定」という。)
平成28年12月22日 審判請求・手続補正

第2 審判請求と同時にした手続補正についての補正の却下の決定
[補正の却下の決定の結論]
平成28年12月22日に審判請求と同時にされた手続補正(以下、「本件補正」という。)を却下する。
[理由]
1 本件補正の内容(下線は当審で付加した。以下同じ。)
本件補正により、本件補正前の特許請求の範囲は本件補正後の特許請求の範囲へ補正された。(以下、「本件補正事項」という。)
・補正前
「【請求項1】
第1導電型の半導体基板と、
前記半導体基板上に形成された、第1導電型のドリフト層と、
前記ドリフト層表面に選択的に複数形成された第2導電型の第1ウェル領域と、
前記第1ウェル領域内に形成された第1導電型のソース領域と、
前記ソース領域に接続するソース電極と、
前記第1ウェル領域にチャネル領域を形成するゲート電極と、
隣接する前記第1ウェル領域の間において、前記第1ウェル領域と離間して形成された第2導電型の第2ウェル領域と、
前記第1ウェル領域を含むセル領域の周囲に形成され、前記ソース電極と前記第2ウェル領域とに接続する第2導電型の周縁領域と、
前記半導体基板裏面に形成されたドレイン電極とを備える、
半導体装置。
【請求項2】
第1導電型の半導体基板と、
前記半導体基板上に形成された、第1導電型のドリフト層と、
前記ドリフト層表面に選択的に複数形成された第2導電型の第1ウェル領域と、
前記第1ウェル領域内に形成された第1導電型のソース領域と、
前記第1ウェル領域にチャネル領域を形成するゲート電極と、
前記ゲート電極を覆うように形成され、ウェルコンタクトホールを有する層間絶縁膜と、
前記層間絶縁膜上と前記ウェルコンタクトホール内とに形成されたソース電極と、
隣接する前記第1ウェル領域の間において前記第1ウェル領域と離間して形成され、前記ウェルコンタクトホール内に形成された前記ソース電極と接続する第2導電型の第2ウェル領域と、
前記半導体基板裏面に形成されたドレイン電極とを備える、
半導体装置。
【請求項3】
前記第2ウェル領域は、前記ドリフト層表面には形成されない、
請求項1または請求項2に記載の半導体装置。
【請求項4】
前記第2ウェル領域下面は、前記第1ウェル領域下面よりも上方に形成される、
請求項1から請求項3のうちのいずれか1項に記載の半導体装置。
【請求項5】
前記第2ウェル領域の下方に形成され、前記ドリフト層の不純物濃度よりも高い不純物濃度を有する第1導電型の第1不純物領域をさらに備える、
請求項1から請求項4のうちのいずれか1項に記載の半導体装置。
【請求項6】
前記ゲート電極下の前記ドリフト層表面において、前記ドリフト層の不純物濃度よりも高い不純物濃度を有し、前記第1ウェル領域よりも大きな深さ方向の厚みを有する第1導電型の第2不純物領域をさらに備える、
請求項1から請求項5のうちのいずれか1項に記載の半導体装置。
【請求項7】
前記第2ウェル領域内に形成された、前記第2ウェル領域よりも不純物濃度の高い第1ウェルコンタクト領域をさらに備える、
請求項1から請求項6のうちのいずれか1項に記載の半導体装置。
【請求項8】
前記周縁領域内に形成された、前記周縁領域よりも不純物濃度の高い第2ウェルコンタクト領域をさらに備える、
請求項1に記載の半導体装置。
【請求項9】
前記第2ウェル領域の深さは、0.1μmから2.0μmの範囲内である、
請求項1から請求項8のうちのいずれか1項に記載の半導体装置。
【請求項10】
前記第2ウェル領域の濃度は、1×10^(15)cm^(-3)から1×10^(21)cm^(-3)の範囲内である、
請求項1から請求項9のうちのいずれか1項に記載の半導体装置。
【請求項11】
前記周縁領域の深さは、0.3μmから2.0μmの範囲内である、
請求項1に記載の半導体装置。
【請求項12】
前記周縁領域の濃度は、1×10^(15)cm^(-3)から1×10^(19)cm^(-3)の範囲内である、
請求項1に記載の半導体装置。
【請求項13】
前記半導体基板は、炭化珪素半導体の基板である、
請求項1から請求項12のうちのいずれか1項に記載の半導体装置。」

・補正後
「【請求項1】
第1導電型の半導体基板と、
前記半導体基板上に形成された、第1導電型のドリフト層と、
前記ドリフト層表面に選択的に複数形成された第2導電型の第1ウェル領域と、
前記第1ウェル領域内に形成された第1導電型のソース領域と、
前記ソース領域に接続するソース電極と、
前記第1ウェル領域にチャネル領域を形成するゲート電極と、
隣接する前記第1ウェル領域の間において、前記第1ウェル領域と離間して前記ドリフト層に形成された第2導電型の第2ウェル領域と、
前記第1ウェル領域を含むセル領域の周囲に形成され、前記ソース電極と前記第2ウェル領域とに接続する第2導電型の周縁領域と、
前記半導体基板裏面に形成されたドレイン電極とを備える、
半導体装置。
【請求項2】
第1導電型の半導体基板と、
前記半導体基板上に形成された、第1導電型のドリフト層と、
前記ドリフト層表面に選択的に複数形成された第2導電型の第1ウェル領域と、
前記第1ウェル領域内に形成された第1導電型のソース領域と、
前記第1ウェル領域にチャネル領域を形成するゲート電極と、
前記ゲート電極を覆うように形成され、ウェルコンタクトホールを有する層間絶縁膜と、
前記層間絶縁膜上と前記ウェルコンタクトホール内とに形成されたソース電極と、
隣接する前記第1ウェル領域の間において前記第1ウェル領域と離間して前記ドリフト層に形成され、前記ウェルコンタクトホール内に形成された前記ソース電極と接続する第2導電型の第2ウェル領域と、
前記半導体基板裏面に形成されたドレイン電極とを備える、
半導体装置。
【請求項3】
前記第2ウェル領域は、前記ドリフト層表面には形成されない、
請求項1または請求項2に記載の半導体装置。
【請求項4】
前記第2ウェル領域下面は、前記第1ウェル領域下面よりも上方に形成される、
請求項1から請求項3のうちのいずれか1項に記載の半導体装置。
【請求項5】
前記第2ウェル領域の下方に形成され、前記ドリフト層の不純物濃度よりも高い不純物濃度を有する第1導電型の第1不純物領域をさらに備える、
請求項1から請求項4のうちのいずれか1項に記載の半導体装置。
【請求項6】
前記ゲート電極下の前記ドリフト層表面において、前記ドリフト層の不純物濃度よりも高い不純物濃度を有し、前記第1ウェル領域よりも大きな深さ方向の厚みを有する第1導電型の第2不純物領域をさらに備える、
請求項1から請求項5のうちのいずれか1項に記載の半導体装置。
【請求項7】
前記第2ウェル領域内に形成された、前記第2ウェル領域よりも不純物濃度の高い第1ウェルコンタクト領域をさらに備える、
請求項1から請求項6のうちのいずれか1項に記載の半導体装置。
【請求項8】
前記周縁領域内に形成された、前記周縁領域よりも不純物濃度の高い第2ウェルコンタクト領域をさらに備える、
請求項1に記載の半導体装置。
【請求項9】
前記第2ウェル領域の深さは、0.1μmから2.0μmの範囲内である、
請求項1から請求項8のうちのいずれか1項に記載の半導体装置。
【請求項10】
前記第2ウェル領域の濃度は、1×10^(15)cm^(-3)から1×10^(21)cm^(-3)の範囲内である、
請求項1から請求項9のうちのいずれか1項に記載の半導体装置。
【請求項11】
前記周縁領域の深さは、0.3μmから2.0μmの範囲内である、
請求項1に記載の半導体装置。
【請求項12】
前記周縁領域の濃度は、1×10^(15)cm^(-3)から1×10^(19)cm^(-3)の範囲内である、
請求項1に記載の半導体装置。
【請求項13】
前記半導体基板は、炭化珪素半導体の基板である、
請求項1から請求項12のうちのいずれか1項に記載の半導体装置。」

2 補正の適否
本件補正事項は、補正前の請求項1及び請求項2に記載した発明を特定するために必要な事項である「第2ウェル領域」について、当該領域の形成される場所の限定を付加するものであって、補正前の請求項1及び請求項2に記載された発明と補正後に記載された発明の産業上の利用分野及び解決しようとする課題が同一であるから、補正事項1は、特許請求の範囲の減縮を目的とするものに該当する。
そこで、補正後の請求項2に記載された発明(以下、「本件補正発明」という。)が、特許出願の際、独立して特許を受けることができるものであるか否かについて以下検討する。

(1)本件補正発明
本件補正発明は、本件補正後の特許請求の範囲の請求項2に記載された、次のとおりのものと認める。
「【請求項2】
第1導電型の半導体基板と、
前記半導体基板上に形成された、第1導電型のドリフト層と、
前記ドリフト層表面に選択的に複数形成された第2導電型の第1ウェル領域と、
前記第1ウェル領域内に形成された第1導電型のソース領域と、
前記第1ウェル領域にチャネル領域を形成するゲート電極と、
前記ゲート電極を覆うように形成され、ウェルコンタクトホールを有する層間絶縁膜と、
前記層間絶縁膜上と前記ウェルコンタクトホール内とに形成されたソース電極と、
隣接する前記第1ウェル領域の間において前記第1ウェル領域と離間して前記ドリフト層に形成され、前記ウェルコンタクトホール内に形成された前記ソース電極と接続する第2導電型の第2ウェル領域と、
前記半導体基板裏面に形成されたドレイン電極とを備える、
半導体装置。」

(2)引用文献および引用発明
ア 引用文献について
(ア)引用文献
原査定の拒絶の理由で引用された特開2004-22693号(以下、「引用文献」という。)には、図面と共に、次の記載がある。(下線は、当審で付加した。以下同じ。)
「【0001】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、縦型または横型電界効果トランジスタ構造を有し、高速スイッチング用デバイスあるいはパワー用デバイスとして用いて好適な半導体装置に関する。」
「【0031】
すなわち、本実施形態の半導体装置においては、n^(+)型半導体基板2の上にはn型エピタキシャル層4が形成されている。このn型エピタキシャル層4の上には、p型ベース領域6が選択的に形成されている。このp型ベース領域6の中にn^(+)型ソース領域8とp^(+)型領域9が形成されている。隣接したp型ベース領域6どうしの間には、p型ベース領域6から間隔をおいてp^(+)型の電界緩和領域20が形成されている。そして、電界緩和領域20の両側において、n^(+)型ソース領域8に至るゲート酸化膜10を介してゲート電極12が形成されている。
【0032】
各部の不純物濃度について例示すると、例えばn^(+)型半導体基板2は1×10^(19)?1×10^(20)cm^(-3)、n型エピタキシャル層4は約30ボルトのソース・ドレイン間耐圧を得るためには1×10^(16)cm^(-3)程度、100ボルトのソース・ドレイン間耐圧を得るためには3×10^(15)cm^(-3)程度とすることができる。また、p型ベース領域6の不純物濃度は、1×10^(16)?5×10^(17)cm^(-3)、n^(+)型ソース領域8及びp^(+)型領域9は1×10^(19)?1×10^(20)cm^(-3)とすることができる。さらに、p^(+)型電界緩和領域20の不純物濃度は、後に詳述するように、1×10^(17)cm^(-3)以上とすることが望ましい。
【0033】
ゲート電極12の周囲は、絶縁層13により覆われ、ソース領域8には、ソース電極14が接続されている。また、n^(+)型基板2の裏面にはドレイン電極16が接続されている。」
「【0040】
またここで、電界緩和領域20の接合深さは、p型ベース領域6の接合深さに比べて浅いほうが望ましい。この接合深さが十分浅くなると、上述した電界緩和領域20とp型ベース領域6との間の領域における抵抗の影響を小さくできるからである。オン抵抗の増大を防ぐためには、電界緩和領域20の接合深さは、p型ベース領域6の接合深さの概ね半分以下とすることが望ましい。例えば、p型ベース領域6の接合深さを1マイクロメータとした場合には、電界緩和領域20の接合深さは0.5マイクロメータ以下とすることが望ましい。」
「【0042】
次に、図3は、本発明の第2の実施の基本的な概念を説明するための半導体装置の断面図である。同図については、図1及び図2に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【0043】
本実施形態においても、p^(+)型の電界緩和領域20が設けられている。こうすることにより、ソース・ドレイン間耐圧をあげ、かつ、ゲート・ドレイン間容量を減らすことができる。本実施形態においてはさらに、この電界緩和領域20が接続経路24によりソース電極14あるいはp型ベース領域6などと接続されて同電位とされている。こうすることにより、電界緩和領域20からJFET領域への空乏化を促進することができる。」
「【0047】
また、以下に説明する各具体例は、特に言及しない限り、上述の第1及び第2実施形態のいずれも含むものとする。すなわち、電界緩和領域20は、フローティングでもよく、または接続経路24を適宜設けてソース電極14などと同電位とされていてもよい。」
「【0059】
またさらに、本具体例の場合、p+型の電界緩和領域20はフローティングにせず、p型ベース領域6から接続部6Pを設けて接続させ、同電位にしている。このように、電界緩和領域20をp型ベース領域6と同電位にすることにより、空乏化を促進させることができる。
【0060】
なお、本具体例において、電界緩和領域20をソース電極14と短絡してもよいが、その場合、接続経路24としての導電体を何処かに設ける必要がある。すると、接続経路24とゲート電極12とのプロセスマージンを確保しなくてはならず、素子面積が増大するというデメリットが生ずる。これに対して、本具体例の構造によれば、素子面積を増大させることなく、電界緩和領域20の電位を制御して空乏化を促進できる。」
また、図3には、
「n^(+)型半導体基板2と、
前記半導体基板2上に形成されたn型エピタキシャル層4と、
前記n型エピタキシャル層表面に選択的に複数形成されたp型ベース層6と、
前記p型ベース層6内に形成されたn型のソース領域8と、
p型ベース領域6上にゲート酸化膜10を介して形成されたゲート電極12と、
前記ゲート電極12を覆うように形成される絶縁層13と、
絶縁層13上に形成されたソース電極14と、
隣接するp型ベース領域6の間において、p型ベース領域6と離間してn型エピタキシャル層4に形成され、p型の電界緩和領域20と、
n^(+)型半導体基板2裏面に形成されたドレイン電極16
とを備える半導体装置。」
が記載され、当該電界緩和領域20には、絶縁膜13を介してソース電極14へ向かう接続経路24と、p型ベース層を介した接続経路24が記載されている。
(イ)引用発明
以上の記載から、引用文献には、次の発明(以下、「引用発明」という。)が記載されているものと認められる。
「n^(+)型半導体基板2と、
前記半導体基板2上に形成されたn型エピタキシャル層4と、
前記n型エピタキシャル層表面に選択的に複数形成されたp型ベース層6と、
前記p型ベース層6内に形成されたn型のソース領域8と、
p型ベース領域6上にゲート酸化膜10を介して形成されたゲート電極12と、
前記ゲート電極12を覆うように形成される絶縁層13と、
絶縁層13上に形成されたソース電極14と、
隣接するp型ベース領域6の間において、p型ベース領域6と離間してn型エピタキシャル層4に形成され、接続経路24によりソース電極14と接続されたp型の電界緩和領域20と、
n^(+)型半導体基板2裏面に形成されたドレイン電極16と、
を備える半導体装置。」

(3)本件補正発明と引用発明の対比
ア 引用発明の「n^(+)型半導体基板2」は、本件補正発明の「第1導電型の半導体基板」に相当する。
イ 引用発明の「前記半導体基板2上に形成されたn型エピタキシャル層4」は、本件補正発明の「前記半導体基板上に形成された、第1導電型のドリフト層」に相当する。
ウ 引用発明の「前記n型エピタキシャル層表面に選択的に複数形成されたp型ベース層6」は、前記イを考慮すると、本件補正発明の「前記ドリフト層表面に選択的に複数形成された第2導電型の第1ウェル領域」に相当する。
エ 引用発明の「前記p型ベース層6内に形成されたn型のソース領域8」は、前記ウを考慮すると、本件補正発明の「前記第1ウェル領域内に形成された第1導電型のソース領域」に相当する。
オ 引用発明の「p型ベース領域6上にゲート酸化膜10を介して形成されたゲート電極12」は、電圧印加によりゲート酸化膜10を介してその下部に当たるp型ベース層6の表面にキャリアとなる電子を集積してチャネル領域を形成する機能を有することから、前記ウを考慮すると、本件補正発明の「前記第1ウェル領域にチャネル領域を形成するゲート電極」に相当する。
カ 引用発明の「前記ゲート電極12を覆うように形成される絶縁層13」は、下記相違点1を除いて、本件補正発明の「前記ゲート電極を覆うように形成された層間絶縁膜」に相当する。
キ 引用発明の「絶縁層13上に形成されたソース電極14」は、前記カを考慮すると、下記相違点2を除いて、本件補正発明の「前記層間絶縁膜上に形成されたソース電極」に相当する。
ク 引用発明の「隣接するp型ベース領域6の間において、p型ベース領域6と離間してn型エピタキシャル層4に形成されたp型の電界緩和領域20」は、前記イ及びウを考慮すると、下記相違点3を除いて、本件補正発明の「隣接する前記第1ウェル領域の間において前記第1ウェル領域と離間して前記ドリフト層に形成された第2導電型の第2ウェル領域」に相当する。
ケ 引用発明の「n^(+)型半導体基板2裏面に形成されたドレイン電極16」は、前記アを考慮すると、本件補正発明の「前記半導体基板裏面に形成されたドレイン電極」に相当する。
コ してみると、本件補正発明と引用発明とは、下記サの点で一致するが、下記シの点で相違すると認められる。
サ 一致点
「第1導電型の半導体基板と、
前記半導体基板上に形成された、第1導電型のドリフト層と、
前記ドリフト層表面に選択的に複数形成された第2導電型の第1ウェル領域と、
前記第1ウェル領域内に形成された第1導電型のソース領域と、
前記第1ウェル領域にチャネル領域を形成するゲート電極と、
前記ゲート電極を覆うように形成された層間絶縁膜と、
前記層間絶縁膜上に形成されたソース電極と、
隣接する前記第1ウェル領域の間において前記第1ウェル領域と離間して前記ドリフト層に形成された第2導電型の第2ウェル領域と、
前記半導体基板裏面に形成されたドレイン電極とを備える、
半導体装置。」
シ 相違点
(相違点1)
本件補正発明では、「層間絶縁膜」が「ウェルコンタクトホールを有する」のに対して、引用発明では、このことの明示がない点。
(相違点2)
本件補正発明では、「ソース電極」が「ウェルコンタクトホール内に形成される」のに対して、引用発明では、このことの明示がない点。
(相違点3)
本件補正発明では、「第2導電型の第2ウェル領域」が「前記ウェルコンタクトホール内に形成された前記ソース電極と接続する」のに対し、引用発明では、「p型の電界緩和領域20」は「接続経路24によりソース電極14と接続される」が「前記ウェルコンタクトホール内に形成された前記ソース電極と接続する」ことが明示されていない点。

(4)相違点についての検討
前記相違点1乃至相違点3は、本件補正発明では、層間絶縁膜内にウェルコンタクトホールを介してソース電極と第2ウェル領域の接続構造を備えているのに対して、引用発明では、層間絶縁膜内にウェルコンタクトホールによるソース電極と第2ウェル領域の接続構造が明示されていない点で相違することに起因する、換言すれば当該接続構造の明示の有無に関する相違点として議論できるから、以下、相違点1乃至相違点3についてまとめて検討する。
引用発明において、本件補正発明の「第2ウェル領域」に相当する「電界緩和領域20」に、電位固定のために接続経路24を通じてソース電極と接続し得ることは記載されている。(前記(2)ア(a)【0043】、【0047】、【0060】参照)また、図3には、接続経路24として、本件補正発明の層間絶縁膜に相当する絶縁膜13を通じて、層間絶縁膜上のソース電極14と接続することを示唆している(前記(2)ア(ア))。
ここで、接続経路24の具体的な構造が開示されていないものの、層間絶縁膜の下部にあるウェル領域と層間絶縁膜上にある電極を電気的に接続するにあたり、層間絶縁膜にコンタクトホールを形成し、当該コンタクトホールに形成する導電体を通じて層間絶縁膜の上下を電気的に接続することは半導体分野の配線技術として通常採用する一般的な配線技術であるから、この配線技術を採用して、引用発明の接続経路を具体化することは、当業者が適宜なし得る設計的事項である。
なお、引用文献の【0060】には、ソース電極への接続経路を形成することによりプロセスマージンを確保する必要が生じ、素子面積が増大する「デメリット」があることが記載されている。しかし、電界緩和領域20が接続経路24によりソース電極14と接続されることが「基本的な概念」として示された上で(同【0042】、【0043】)、具体例として、「電界緩和領域20」に「p型ベース領域6から接続部6Pを設けて接続させる」こと(同【0059】)と、「電界緩和領域20をソース電極14と短絡する」こと(同【0060】)があり、後者の場合に前記デメリットがあるという引用文献の文脈を考慮すれば、前記デメリットは2つの具体例の間の相対的なもので前者の方がよりすぐれていることを記述したにすぎず、後者の具体例の採用を否定する趣旨とは解されない。
したがって、引用発明において、本件補正発明の「第2のウェル領域」に相当する「電界緩和領域」の電位安定性を図るためソース電極と接続する際、接続の具体的構造として、層間絶縁膜内にウェルコンタクトホールを介してソース電極と第2ウェル領域の接続構造とする事は、当業者が一般的な配線技術に配慮して、想到し得た技術的事項と認められる。
以上の検討から、本件補正発明は、引用文献に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条2項の規定により、特許出願の際独立して特許を受けることができないものである。

(5)本件補正についてのむすび
したがって、本件補正は、特許法第17条の2第6項において準用する同法126条7項の規定に違反してなされたものであるから、同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明について
1 本願発明
平成28年12月22日にされた手続補正は、前記のとおり却下されたので、本願の請求項2に係る発明(以下、「本願発明」という。)は、平成28年4月22日付けで補正された特許請求の範囲の請求項2に記載のとおりのものである。

2 引用文献の記載
原査定の拒絶理由で引用された引用文献の記載事項は、前記第2の[理由]2(2)に記載したとおりである。

3 対比・判断
本願発明は、前記第2の[理由]2で検討した本件補正発明から「第2ウェル領域」について、当該領域の形成される場所の限定である「ドリフト層」に係る限定事項を削除したものである。
そうすると、本願発明の発明特定事項を全て含み、前記限定事項を付加したものに相当する本件補正発明が前記第2の[理由]2(3)、(4)に記載したとおり、引用文献に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用文献に記載された発明に基づいて、当業者が容易に発明をすることができたものである。

4 むすび
以上のとおり、本願発明は、特許法29条2項の規定により特許を受けることができないから、他の請求項に係る発明について検討するまでもなく、本願は拒絶されるべきものである。
よって、結論のとおり審決する。
 
審理終結日 2017-05-16 
結審通知日 2017-05-23 
審決日 2017-06-08 
出願番号 特願2014-234220(P2014-234220)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 早川 朋一  
特許庁審判長 深沢 正志
特許庁審判官 大嶋 洋一
須藤 竜也
発明の名称 半導体装置  
代理人 吉竹 英俊  
代理人 有田 貴弘  

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