ポートフォリオ機能
| ポートフォリオを新規に作成して保存 |
|
|
| 既存のポートフォリオに追加保存 |
|
PDFをダウンロード
|
| 審決分類 |
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L 審判 査定不服 2項進歩性 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1331641 |
| 審判番号 | 不服2016-10372 |
| 総通号数 | 214 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2017-10-27 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2016-07-08 |
| 確定日 | 2017-08-17 |
| 事件の表示 | 特願2014- 91435「公称最小ピッチの非整数倍であるセル高さを有するスタンダードセル」拒絶査定不服審判事件〔平成26年11月20日出願公開、特開2014-220498〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1 手続の経緯 本願は,平成26年(2014年)4月25日(パリ優先権主張 外国庁受理2013年5月2日及び2014年4月15日,米国)の出願であって,その手続の経緯は以下のとおりである。 平成26年 4月25日 審査請求 平成27年 6月29日 拒絶理由通知 平成27年 9月14日 意見書・手続補正 平成27年11月 6日 拒絶理由通知 平成28年 1月29日 意見書・手続補正 平成28年 3月17日 拒絶査定 平成28年 7月 8日 審判請求・手続補正 第2 補正の却下の決定 [補正却下の決定の結論] 平成28年7月8日にされた手続補正(以下,「本件補正」という。)を却下する。 [理由] 1 補正の内容 本件補正により,本件補正前の特許請求の範囲の請求項1は,本件補正後の請求項1へ補正された。 (1)本件補正前の特許請求の範囲 本件補正前の,特許請求の範囲の請求項1の記載は次のとおりである。 「金属線の公称最小ピッチを有するプロセスにより製造される集積回路であって, 第一方向に沿って延伸し,前記公称最小ピッチの整数倍により,前記第一方向に垂直な第二方向で分離される複数の金属線であって,前記公称最小ピッチは当該複数の金属線の所定最小ルーティングピッチである,複数の金属線,および, 前記複数の金属線下に位置し,少なくともひとつが,前記第二方向に沿ったセル高さを有し,前記セル高さは,公称最小ピッチの非整数倍である複数のスタンダードセル, を含み, 前記複数のスタンダードセルの少なくともひとつの入力/出力シグナルポートは,第一組の複数の仮想グリッド線と重複するように配置され, 前記複数の金属線は,第二組の前記複数の仮想グリッド線と重複するように配置され, 前記複数の仮想グリッド線は平行で,前記複数の仮想グリッド線の二個の隣接するラインは,前記公称最小ピッチにより分離されることを特徴とする集積回路。」 (2)本件補正後の特許請求の範囲 本件補正後の,特許請求の範囲の請求項1の記載は,次のとおりである。(当審注。補正個所に下線を付した。下記(3)も同じ。) 「金属線の公称最小ピッチを有するプロセスにより製造される集積回路であって, 第一方向に沿って延伸し,前記公称最小ピッチの整数倍により,前記第一方向に垂直な第二方向で分離される複数の金属線であって,前記公称最小ピッチは所定半導体製造プロセスに従って相互接続構造を形成する当該複数の金属線の所定最小ルーティングピッチである,複数の金属線,および, 前記複数の金属線下に位置し,少なくともひとつが,前記第二方向に沿ったセル高さを有し,前記セル高さは,公称最小ピッチの非整数倍である複数のスタンダードセル, を含み, 前記複数のスタンダードセルの少なくともひとつの入力/出力シグナルポートは,第一組の複数の仮想グリッド線と重複するように配置され, 前記複数の金属線は,第二組の前記複数の仮想グリッド線と重複するように配置され, 前記複数の仮想グリッド線は平行で,前記複数の仮想グリッド線の二個の隣接するラインは,前記公称最小ピッチにより分離されることを特徴とする集積回路。」 (3)補正事項 本件補正は,本件補正前の請求項1に「所定半導体製造プロセスに従って相互接続構造を形成する」を付加する補正(以下,「本件補正事項」という。)を含むものである。 2 補正の適否 本願の願書に最初に添付した明細書の段落【0012】の記載からみて,本件補正事項は,当初明細書等に記載した事項の範囲内においてされたものであるから,特許法17条の2第3項の規定に適合する。 また,本件補正事項は,特許請求の範囲の減縮を目的とするから,特許法17条の2第4項の規定に適合し,同条5項2号に掲げるものに該当する。 そこで,本件補正後の請求項1に記載された発明(以下,「本願補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか否か(特許法第17条の2第6項で準用する同法第126条第7項)につき,更に検討する。 (1)本願補正発明 本願補正発明は,本件補正後の請求項1に記載された,次のとおりのものと認める。(再掲) 「金属線の公称最小ピッチを有するプロセスにより製造される集積回路であって, 第一方向に沿って延伸し,前記公称最小ピッチの整数倍により,前記第一方向に垂直な第二方向で分離される複数の金属線であって,前記公称最小ピッチは所定半導体製造プロセスに従って相互接続構造を形成する当該複数の金属線の所定最小ルーティングピッチである,複数の金属線,および, 前記複数の金属線下に位置し,少なくともひとつが,前記第二方向に沿ったセル高さを有し,前記セル高さは,公称最小ピッチの非整数倍である複数のスタンダードセル, を含み, 前記複数のスタンダードセルの少なくともひとつの入力/出力シグナルポートは,第一組の複数の仮想グリッド線と重複するように配置され, 前記複数の金属線は,第二組の前記複数の仮想グリッド線と重複するように配置され, 前記複数の仮想グリッド線は平行で,前記複数の仮想グリッド線の二個の隣接するラインは,前記公称最小ピッチにより分離されることを特徴とする集積回路。」 (2)引用文献1の記載 ア 引用文献1 原査定の拒絶の理由に引用された,特開2010-141187号公報(以下,「引用文献1」という。)には,図面とともに,次の記載がある。 (ア)「【技術分野】 【0001】 本発明は,半導体集積回路装置に関し,特に,スタンダードセルを複数配列して構成されるセルアレイを含む機能装置を備えた半導体集積回路装置に適用して有効な技術に関するものである。」 (イ)「【発明が解決しようとする課題】 【0004】 セルの高さ(タップと直交する方向のセルの長さ)は,スタンダードセル上をタップと平行する方向に通過できる配線の本数によって決められている。特に,第2層目以上の配線の配線ピッチ(グリッド,トラック)を基準にして,配線との整合性からセルの高さは決まっている。配線ピッチとは配線の幅と配線の間隔とを足したものであり,配線の整合性が良く,また配線との間で無駄なギャップも生じることがないことから,配線ピッチの整数倍をセルの高さとする概念が用いられている。 【0005】 図10に,配線ピッチの整数倍をセルの高さとするスタンダードセルの要部平面図を示す。このスタンダードセルでは7配線ピッチを例として挙げる。すなわち,上下に配置されたタップ100間を6本の第2層目の配線M2が通過可能であり,片方のタップ100上の第2層目の配線M2を加えて,7本の第2層目の配線M2が通過可能なスタンダードセルとして認識される。 【0006】 しかしながら,この手法では,スタンダードセル内の原始的回路がレイアウトルール上ではもっと小さく形成できるにもかかわらず,配線ピッチの整数倍で規定される領域に原始的回路を配置しなければならない。従って,スタンダードセルが必ずしも最小単位で設計されているとは言えない。すなわち,スタンダードセルに形成される半導体素子自体は,さらに微細化が可能であるのに,配線ピッチでセルの高さを定義しているため,必ずしも最小単位で微細化できているとは言えない。 【0007】 本発明の目的は,スタンダードセルを小型化することのできる技術を提供することにある。」 (ウ)「【0023】 半導体集積回路装置1は,ALUまたはMULなどの複数の機能装置2によって構成されている。これら機能装置2は,複数のスタンダードセル3が配置および配線されることによって形成されたセルアレイを含んでいる。スタンダードセル3は1つまたは複数の原始的回路4からなる標準化された回路ブロックであり,セルの高さ(回路ブロックの高さ)を揃えることでスタンダードセル3の配置および配線を容易とすることができる。そのスタンダードセル3の相互間の結線には2層目以上の配線が用いられる。そのスタンダードセル3内の原始的回路4の相互間の結線および原始的回路4内の結線には第1層目の配線が用いられる。 【0024】 図2に,本実施の形態1による1つのスタンダードセル(1ｒｏｗ)の要部平面図を示す。また,図3は,図2を簡略化したもので,第1層目の配線M1およびコンタクトホール7を削除したものを示しており,素子分離領域8で区画される活性領域とゲート電極GEのみを示したものである。また,図4に,本実施の形態1による隣接する2つのスタンダードセル(2ｒｏｗ)の要部平面図を示す。スタンダードセルを構成する原始的回路として,図2では3入力NAND回路を例示し,図4では2つの3入力NAND回路を例示しているが,これに限定されるものではない。また,図2および図4の左側に示すパターンは,タップ100と平行する方向に通過可能な第2層目の配線の本数を示している。図2に示すように,3入力NAND回路は,半導体基板に形成されたn型ウェル領域NWに3つのｐMIS5a,5b,5cが形成され,ｐ型ウェル領域PWに3つのnMIS6a,6b,6cが形成されている。ｐMIS5aのゲート電極とnMIS6aのゲート電極とは共通の導体膜から形成され,その導体膜に接して形成されたコンタクトホール7を介して第1層目の配線M1と電気的に接続されている。同様に,ｐMIS5bのゲート電極とnMIS6bのゲート電極とは共通の導体膜から形成されて第1層目の配線M1と電気的に接続され,ｐMIS5cのゲート電極とnMIS6cのゲート電極とは共通の導体膜から形成されて第1層目の配線M1と電気的に接続されている。 ・・・ 【0033】 従って,3入力NAND回路を構成する3つのｐMIS5a,5b,5cおよび3つのnMIS6a,6b,6cの相互間の結線には第1層目の配線M1が用いられている。また,第1層目の配線M1は,層間絶縁膜12に形成された溝内に,バリアメタル膜および銅を主体とする導電性膜が埋め込まれて形成されている。バリアメタル膜は,タンタル,窒化タンタルまたはそれらの積層膜からなる。また,第2層目の配線以降についても,同様の構成である。また,本実施の形態1では,配線とプラグとを別々に形成しているが,先にコンタクトホールと配線用の溝を形成し,その後,バリアメタル膜および銅を主体とする導電性膜を埋め込むことで,一体化して形成しても良い。 ・・・ 【0035】 上述のように,本実施の形態1で説明するスタンダードセル3のセルの高さは,第1タップと第2タップとの間(スタンダードセル3上)を通過できる第2層目以上の配線の本数によって決められる。 【0036】 ここで,セルの高さとは,第1方向と直交する第2方向のセルの長さであって,電源電位Vddを供給する給電用の半導体領域(第1タップ)の中心から,電源電位Vｓｓを供給する給電用の半導体領域(第2タップ)の中心までの距離Lを言う。言い換えれば,第1タップに配置されたコンタクトホールの中心から,第2タップに配置されたコンタクトホールの中心までの距離である。 【0037】 しかし,前述した図10に示すスタンダードセルとは異なり,セルの高さは配線ピッチの整数倍ではない。具体的には,セルの高さは(整数+整数分の1)×配線ピッチの高さである。本実施の形態1によるセルの高さは,(整数+0.5)×配線ピッチとしている。ここで整数とは第1タップと第2タップとの間を通過できる第2層目以上の配線の本数であり,特に第2層目の配線M2の本数である。また,このときの配線ピッチとは,第2層目の配線層のピッチである。例えば図2に示すスタンダードセル3では,第1タップと第2タップとの間を通過できる第2層目の配線M2の本数は6本であることから,上記整数は6となり,(6+0.5)×配線ピッチ=6.5配線ピッチがセルの高さとなる。また配線ピッチとは配線の幅と配線の間隔とを足した値である。本実施の形態1で示す配線ピッチは,最小加工寸法で形成された配線の幅と最小加工寸法で形成された配線の間隔とを足した最小配線ピッチを用いている。」 (エ)図2には,ｐMIS5aのゲート電極とnMIS6aのゲート電極とに接続された第1層目の配線M1は,左側のM2配線パターン2本分に重複することが,記載されている。 イ 引用発明1 引用文献1に記載されている「配線」は「銅を主体とする」(前記ア(ウ)【0033】)から,金属配線であると認められる。 すると,前記アより,引用文献1には,次の発明(以下,「引用発明1」という。)が記載されていると認められる。 「スタンダードセルを複数配列して構成されるセルアレイを含む機能装置を備えた半導体集積回路装置であって,セルの高さ(タップと直交する方向のセルの長さ)は,スタンダードセル上をタップと平行する方向に通過できる金属配線の本数によって決められており,第2層目以上の金属配線の配線ピッチ(グリッド)を基準にして,金属配線との整合性からセルの高さは決まっており,スタンダードセルの相互間の結線には2層目以上の金属配線が用いられ,そのスタンダードセル内の結線には第1層目の金属配線が用いられ,セルの高さは配線ピッチの整数倍ではなく6.5配線ピッチであり,配線ピッチは,最小加工寸法で形成された金属配線の幅と最小加工寸法で形成された金属配線の間隔とを足した最小配線ピッチを用いていること。」 (3)引用文献2の記載 ア 引用文献2 原査定の拒絶の理由に引用された,特開2007-043049号公報(以下,「引用文献2」という。)には,図面とともに,次の記載がある。 (ア)「【課題を解決するための手段】 【0017】 上述した課題を解決するために本発明によるスタンダードセルは,入力信号または出力信号を伝達可能な複数の端子を有し,半導体集積装置を設計するうえでの最小単位となるセルであって,前記複数の端子は,自動配置配線で用いられるセルの電源配線に垂直な方向であるY方向に並ぶ配線グリッド上に配置され,かつ前記電源配線に平行な方向であるX方向に沿って長い形状を有する。」 (イ)「【0055】 (実施の形態1) 図1は,本発明の実施の形態1におけるスタンダードセルのレイアウト図である。ここで,スタンダードセルの電源配線に沿った方向をX方向,電源配線Sに対して垂直な方向をY方向とする。なお,図例の電源配線Sはその一例であって電源配線Sはこのような位置に限定されない。 【0056】 図1において,ｘ1?ｘ13は自動配置配線で用いられるX方向に並ぶ配線グリッド,ｙ1?ｙ8はY方向に並ぶ配線グリッド,C1,C2,C3はスタンダードセル,O1,O2,O3はC1,C2,C3の原点,TはスタンダードセルCi(i=1,2…)の入力信号または出力信号を伝達可能な端子,Gはゲート電極である。 【0057】 自動配置配線ツールは,セル,ブロックの配置と端子間の配線経路を決定する自動設計処理ツールである。自動設計処理ツールは,コンピュータでその演算処理が実行されるプログラムから構成されており,予めコンピュータにインストールされたうえで使用される。 【0058】 このような自動配置配線ツールを用いることで,X方向,Y方向の配線グリッド上に最小配線幅で配線することが可能となる。配線される配線グリッドどうしは,X方向にLｘの等間隔,Y方向にLｙの等間隔に配置される。X方向での配線とY方向での配線とは,基本的に別の配線層を使用し,異なる配線層間は層間接続により接続される。 【0059】 端子Tを構成する配線は,X方向に沿って横長の矩形形状(長方形)を有する。端子Tの短辺寸法は,自動配置配線での配線幅Wとなっている。また,長辺寸法は,(X方向グリッド間隔Lｘ+配線幅W)以上となっている。 【0060】 自動配置配線ツールを用いて端子Tに配線接続を行うためには,端子Tはグリッド交点(配線グリッドの交点)を含まなければならない(黒丸●参照)。実施の形態1では,端子Tを横長(X方向に長い)矩形状とし,Y方向に並ぶ配線グリッドｙi(i=1,2…)上に配置している。」 イ 引用発明2 前記アより,引用文献2には,次の発明(以下,「引用発明2」という。)が記載されていると認められる。 「半導体集積回路を設計するうえで,スタンダードセルの入力信号又は出力信号を伝達可能な端子で,その端子を構成する配線は矩形形状を有し,その端子を配線グリッド上に配置すること。」 (4)本願補正発明と引用発明1との対比 ア 引用発明1の「半導体集積回路装置」において「配線ピッチは,最小加工寸法で形成された金属配線の幅と最小加工寸法で形成された金属配線の間隔とを足した最小配線ピッチを用いている」から,これは,本願補正発明の「金属線の公称最小ピッチを有するプロセスにより製造される集積回路」を満たすものと認められる。 イ 引用発明1の「第2層目以上の金属配線」は「タップと平行する方向に通過できる」から本願補正発明の「第一方向に沿って延伸し」を満たし,その「配線ピッチ」は,前記アのとおり「最小加工寸法で形成された金属配線の幅と最小加工寸法で形成された金属配線の間隔とを足した最小配線ピッチを用いて」おり,セルの高さに6.5配線ピッチ入るから,本願補正発明の「前記公称最小ピッチの整数倍により,前記第一方向に垂直な第二方向で分離される複数の金属線であって,前記公称最小ピッチは所定半導体製造プロセスに従って相互接続構造を形成する当該複数の金属線の所定最小ルーティングピッチである」を満たすものであり,そうすると,本願補正発明の「第一方向に沿って延伸し,前記公称最小ピッチの整数倍により,前記第一方向に垂直な第二方向で分離される複数の金属線であって,前記公称最小ピッチは所定半導体製造プロセスに従って相互接続構造を形成する当該複数の金属線の所定最小ルーティングピッチである,複数の金属線」を満たすと認められる。 ウ 引用発明1において,「スタンダードセルを複数配列」するもので,「セルの高さ(タップと直交する方向のセルの長さ)は,スタンダードセル上をタップと平行する方向に通過できる金属配線の本数によって決められており,第2層目以上の金属配線の配線ピッチ(グリッド)を基準にして,金属配線との整合性からセルの高さは決まっており」「セルの高さは配線ピッチの整数倍ではなく6.5配線ピッチである」から,前記アを勘案すると,引用発明1における「スタンダードセル」は,本願補正発明の「前記複数の金属線下に位置し,少なくともひとつが,前記第二方向に沿ったセル高さを有し,前記セル高さは,公称最小ピッチの非整数倍である複数のスタンダードセル」を満たすと認められる。 エ 引用発明1において,「第2層目以上の金属配線の配線ピッチ」は「グリッド」によって定まっており,その配線ピッチが「グリッド」により定まって「スタンダードセル上をタップと平行する方向に通過できる金属配線」となり得るものであるから,前記アを勘案すると,引用発明1における「グリッド」は,本願補正発明の「複数の仮想グリッド線は平行で,前記複数の仮想グリッド線の二個の隣接するラインは,前記公称最小ピッチにより分離されること」を満たすと認められる。 オ してみると,本願補正発明と引用発明1とは,下記カの点で一致し,下記キの点で相違すると認められる。 カ 一致点 「金属線の公称最小ピッチを有するプロセスにより製造される集積回路であって, 第一方向に沿って延伸し,前記公称最小ピッチの整数倍により,前記第一方向に垂直な第二方向で分離される複数の金属線であって,前記公称最小ピッチは所定半導体製造プロセスに従って相互接続構造を形成する当該複数の金属線の所定最小ルーティングピッチである,複数の金属線,および, 前記複数の金属線下に位置し,少なくともひとつが,前記第二方向に沿ったセル高さを有し,前記セル高さは,公称最小ピッチの非整数倍である複数のスタンダードセル, を含み, 複数の仮想グリッド線は平行で,前記複数の仮想グリッド線の二個の隣接するラインは,前記公称最小ピッチにより分離されることを特徴とする集積回路。」 キ 相違点 (ア)相違点1 本願補正発明においては「前記複数のスタンダードセルの少なくともひとつの入力/出力シグナルポートは,第一組の複数の仮想グリッド線と重複するように配置され」るのに対し,引用発明1においてはこの旨が明示されていない点。 (ア)相違点2 本願補正発明の「前記複数の金属線は,第二組の前記複数の仮想グリッド線と重複するように配置され」るが,引用発明1においてはこの旨が明示されていない点。 (5)相違点についての検討 ア 相違点1について 引用発明1の「スタンダードセル」は「回路ブロック」として機能する(前記(2)ア(ウ)【0023】)ために,入力/出力シグナルポートを備えるべきことは当業者に自明である。すると,引用発明2に開示された,スタンダードセルの入力信号又は出力信号を伝達可能な端子の設計手法を用いることで入力/出力シグナルポートを配線グリッド上に配置しその配線グリッドを「第一組の複数の仮想グリッド線」とすることで,相違点1に係る構成を得ることは,当業者が容易になし得ることである。 なお,本願補正発明の相違点1に係る構成は「一つの入力/出力シグナルポートが複数の仮想グリッド線と重複するように配置される」とも解することができるが,そのように解したとしても,引用文献1には一つの配線M1が配線パターン2本分に重複するスタンダードセルのレイアウトが記載されており(前記(2)ア(エ)),前述のように当然備えるべき入力/出力シグナルポートを引用文献1に開示された前記配線M1とすることは,当業者が容易に設計できることである。 イ 相違点2について 引用発明1において,スタンダードセルが回路ブロックとして機能するために,第2層目以上の金属配線を第1層目の金属配線に接続できるよう,第2層目以上の金属配線を選択し,したがって,第2層目以上の金属配線の基準であるグリッドのうち「第二組の前記複数の仮想グリッド線」を選択してそれと重複するように配置することは,当業者が容易に設計できることである。 (6)本願補正発明の効果について 本願補正発明の効果は,引用発明の構成から当業者が予測できる程度のもので,格別なものではない。 (7)まとめ 本願補正発明は,引用文献1及び2に記載された発明に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許出願の際独立して特許を受けることができないものである。 3 むすび したがって,本件補正は,特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので,同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 第3 本願発明の特許性の有無について 1 本願発明について 平成28年7月8日にされた手続補正は前記第2のとおり却下された。 そして,本願の請求項1に係る発明(以下,「本願発明」という。)は,平成28年1月29日にされた手続補正により補正された特許請求の範囲の請求項1に記載された,次のとおりのものと認める。 「金属線の公称最小ピッチを有するプロセスにより製造される集積回路であって, 第一方向に沿って延伸し,前記公称最小ピッチの整数倍により,前記第一方向に垂直な第二方向で分離される複数の金属線であって,前記公称最小ピッチは当該複数の金属線の所定最小ルーティングピッチである,複数の金属線,および, 前記複数の金属線下に位置し,少なくともひとつが,前記第二方向に沿ったセル高さを有し,前記セル高さは,公称最小ピッチの非整数倍である複数のスタンダードセル, を含み, 前記複数のスタンダードセルの少なくともひとつの入力/出力シグナルポートは,第一組の複数の仮想グリッド線と重複するように配置され, 前記複数の金属線は,第二組の前記複数の仮想グリッド線と重複するように配置され, 前記複数の仮想グリッド線は平行で,前記複数の仮想グリッド線の二個の隣接するラインは,前記公称最小ピッチにより分離されることを特徴とする集積回路。」 2 引用発明 引用発明1及び2は,前記第2の2(2)及び(3)のとおりである。 3 判断 本願発明は,本願補正発明から「所定半導体製造プロセスに従って相互接続構造を形成する」という発明特定事項を削除したものである。 そうすると,本願発明にさらに前記発明特定事項を付加したものに相当する本願補正発明が,前記第2の2(1)ないし(7)のとおり,引用文献1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから,本願発明も同様に,引用文献1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものである。 4 まとめ 以上のとおり,本願発明は,引用文献1及び2に記載された発明に基づいて当業者が容易に発明することができたものであるから,特許法第29条第2項の規定により,特許を受けることができない。 第4 結言 したがって,本願の請求項1に係る発明は,特許法第29条第2項の規定により,特許を受けることができないから,その余の請求項について検討するまでもなく,本願は拒絶されるべきものである。 よって,結論のとおり審決する。 |
| 審理終結日 | 2017-03-17 |
| 結審通知日 | 2017-03-22 |
| 審決日 | 2017-04-04 |
| 出願番号 | 特願2014-91435(P2014-91435) |
| 審決分類 |
P
1
8・
121-
Z
(H01L)
P 1 8・ 575- Z (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 宇多川 勉 |
| 特許庁審判長 |
飯田 清司 |
| 特許庁審判官 |
深沢 正志 小田 浩 |
| 発明の名称 | 公称最小ピッチの非整数倍であるセル高さを有するスタンダードセル |
| 代理人 | 池田 憲保 |
| 代理人 | 佐々木 敬 |