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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H03K
管理番号 1332673
審判番号 不服2016-7847  
総通号数 215 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-11-24 
種別 拒絶査定不服の審決 
審判請求日 2016-05-30 
確定日 2017-09-13 
事件の表示 特願2014-518550「複数ダイ相互接続冗長制御を自己アニールするための方法および装置」拒絶査定不服審判事件〔平成25年 1月10日国際公開,WO2013/006211,平成26年10月16日国内公表,特表2014-527731〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1 出願の経緯と本願発明
本願は,2012年2月8日(パリ条約による優先権主張外国庁受理 2011年7月5日 米国)を国際出願日とする出願であって,平成27年5月28日付けで拒絶理由の通知がされ,これに対して同年8月19日付けで手続補正がされたが,平成28年1月26日付けで拒絶査定(原査定)がされ,これに対し,同年5月30日に拒絶査定不服審判が請求されると同時に手続補正がされたものである。
そして,請求項1に係る発明は,明細書,特許請求の範囲及び図面の記載からみて,平成28年5月30日付けの手続補正書により補正された特許請求の範囲の請求項1に記載された次のとおりのもの(以下,「本願発明」という。)と認める。

「 複数ダイデバイスの第1のダイと第2のダイとを相互接続するための装置であって,
前記複数ダイデバイスの前記第1のダイとインターフェイスするマスタ制御ブロックと,
前記複数ダイデバイスの前記第2のダイとインターフェイスするスレーブ制御ブロックと,
前記スレーブ制御ブロックに結合された第1のメモリと,
前記マスタ制御ブロックに結合された第2のメモリと,
前記第1のダイと前記第2のダイとの間の複数のμバンプとを備え,
前記マスタ制御ブロックおよび前記スレーブ制御ブロックは,前記μバンプのうち1つを欠陥μバンプとして同定し,同定された前記欠陥μバンプに対応する第1の値を前記第1のメモリに記憶し,同定された前記欠陥μバンプに対応する第2の値を前記第2のメモリに記憶し,前記第1および第2のメモリに記憶される前記値に少なくとも部分的に基づいて,前記欠陥μバンプの機能性を前記複数のμバンプのうち別の1つの機能性で置き換えるように構成され,前記第1のメモリと前記第2のメモリとが前記μバンプの1つのためのメモリの対を構成し,前記装置はさらに他のマイクロバンプ各々のための追加のメモリの対を含み,
前記スレーブ制御ブロックはスレーブクロック周波数で動作し,前記マスタ制御ブロックはマスタクロック周波数で動作し,前記マスタクロック周波数は前記スレーブクロック周波数とは異なる,装置。」

第2 引用例,引用発明等
1 引用例について
原査定の拒絶の理由に引用された米国特許出願公開第2010/0060310号明細書(以下,「引用例」という。)には,「Systems and Methods Utilizing Redundancy in Semiconductor Chip Interconnects」(発明の名称)([当審仮訳]半導体チップ相互接続において冗長性を使用するシステム及び方法)に関して,図面とともに以下の事項が記載されている。

ア 「TECHNICAL FIELD

[0002] The present disclosure generally relates to semiconductor chips and, more specifically, to redundant interconnects in semiconductor chips.

BACKGROUND

[0003] Current technology employs stacking semiconductor chips (e.g., microprocessors, digital signal processors, etc.) or arranging the chips side-by-side. Communication between the chips is sometimes achieved by connecting them using bond wires that hang loose outside of the die space of the chips. Other embodiments use Through Silicon Vias (TSVs) instead of, or in addition to, bond wires. Bond wires, TSVs, and the like are generally referred to as "interconnects."
[0004] As die stacks use more and more interconnects, issues of failure and yield are presented. For instance, if a failure rate for a particular high-density interconnect is one in one thousand, and there are one thousand of the high-density interconnects in each device, then on average every device should experience an interconnect failure. Such a low yield is generally considered to be unacceptable.
(…中略…)

BRIEF SUMMARY

[0006] Various embodiments of the present disclosure include an integrated circuit (IC) that comprise a primary interconnect and a redundant interconnect and circuitry connecting the primary and redundant interconnects allowing selection of the redundant interconnect to bypass the primary interconnect.
[0007] In another example, a system includes a primary interconnect and a redundant interconnect, a module testing for operability of the primary interconnect, and circuitry selecting the redundant interconnect. The redundant interconnect is used in parallel with the primary interconnect when a result of the testing indicates operability of the primary interconnect.
[0008] In another example, a method includes testing the primary interconnect for operability, through the testing, discerning a failure in the primary interconnect, and selecting the redundant interconnect to reroute a signal path through the redundant interconnect.」(第1ページ)
([当審仮訳]
技術分野

[0002] 本開示は,一般的に,半導体チップに関し,より具体的には,半導体チップにおける冗長的な相互接続に関するものである。

背景

[0003] 現在の技術は,半導体チップ(例えば,マイクロプロセッサ,デジタル信号プロセッサなど)を積層し,又は,横に並べる方式を採用している。チップ間の通信は,チップのダイ空間の外側に固定されずに垂れ下がるボンドワイヤを用いてチップを接続することにより実現される場合がある。他の実施形態においては,ボンドワイヤに替えて,又はこれに加えて,シリコン貫通ビア(TSVｓ)を使用する。ボンドワイヤ,TSVｓ等は,一般に,「相互接続」(interconnects)と称する。
[0004] ダイスタックは,非常に多くの相互接続を使用するため,不良及び歩留まりの問題が生じる。例えば,特に高密度の相互接続の不良率が1000分の1であり,各デバイスに1000個の相互接続があれば,平均して各デバイスが相互接続不良を有することとなる。そのような低い歩留まりは,一般的には受容することができない。
(…中略…)

概要

[0006] 本開示の様々な実施形態は,一次的な相互接続及び冗長的な相互接続を含む集積回路(IC)並びに一次的な相互接続を迂回して冗長的な相互接続を選択することを可能とする,一次的な及び冗長的な相互接続を接続する回路を含む。
[0007] 別の例において,システムは,一次的な相互接続及び冗長的な相互接続,一次的な相互接続の使用可能性(operability)を試験するモジュール,並びに,冗長的な相互接続を選択する回路を含む。冗長的な相互接続は,試験結果が一次的な相互接続が使用可能であることを示しているときには,一次的な相互接続と並列して使用される。
[0008] 別の例において,方法は,一次的な相互接続の操作可能性を試験し,この試験を介して,一次的な相互接続における不良を識別し,冗長的な相互接続を通る信号経路に経路変更するように,冗長的な相互接続を選択することを含む。)

イ 「[0032] FIG. 1 is an illustration of the exemplary system 100, adapted according to one embodiment of the disclosure. The system 100 includes the TSVs 101-106. It should be noted that while the examples illustrated herein show TSVs, the embodiments are not limited to TSVs but can include any type of interconnect, such as bond wires, routing through RDLs, and the like.
[0033] The system 100 includes the primary TSVs 101, 103, and 105 and also includes the redundant TSVs 102, 104, and 106. The TSVs 101-106 provide for inter-die communication in a stack of dies, though the dies are not shown for convenience of illustration. The Xs in each of the TSVs 101-106 are contacts, such as solder balls or bumps, and each of the TSVs 101-106 extends through the silicon substrate of at least one die. The system 100 shows 1:1 redundancy, which is merely one redundancy scheme out of many possible redundancy schemes.」(第2ページ)
([当審仮訳]
[0032] 図1は,例示的なシステム100を示す図で,本発明の実施形態にかかるものである。システム100は,TSV100-106を備えている。ここで示された実施例は,TSVを示しているが,実施形態は,TSVに限定されず,ボンドワイヤ,RDLを介した経路等の任意のタイプの相互接続であり得ることに留意されたい。
[0033] システム100は,一次的なTSV101,103及び105を含み,また,冗長的なTSV102,104及び106も含む。TSV101-106は,スタックダイにおけるダイ間通信を提供する。ただし,ダイは,便宜上,図示していない。TSV101-106の各々における”X”は,ソルダーボール又はバンプのような接点であり,TSV101-106の各々は,少なくとも1つのダイのシリコン基板まで延在している。システム100は,1:1の冗長性を示し,これは,多くの可能な冗長方式の中の1つの冗長性方式にすぎない。)

ウ 「[0038] FIG.7 is an illustration of the exemplary system 700, adapted according to one embodiment of the disclosure. The system 700 includes at least two stacked dies, which are not shown for convenience of illustration. The system 700 also includes the TSVs 701-705, where the TSV 705 is a redundant TSV. The system 700 also includes the muxes 711-714 and 722-724, which route signal paths. Although not shown in FIG.7, it is understood that the muxes 711-714 and 722-724 are controlled by logic, either internal or external to the chip.
[0039] In this example, the TSV 702 is defective, as shown by the large "X." The muxes 712-714 and 723-724 are controlled to create signal paths (shown as dashed lines) which bypass the defective TSV 702. TSV 703 carries the signal that would ordinarily go through the TSV 702 but for the failure of the TSV 702. The TSV 704 carries the signal that would ordinarily pass through the TSV 703, and the TSV 705 carries the signal that would ordinarily pass through the TSV 704. This pattern can be referred to as "offset," where the signal paths for the TSVs 702, 703, and 704 are all offset by one place so that the corrective action for the TSV 702 ripples through some of the other TSVs. While not explicitly shown herein, a mux driving TSV 701 can be optionally included to reduce current leakage if the TSV 701 is leaky or shorted. The additional mux can switch TSV 701 to either a high or low state, whichever is desirable to eliminate or minimize the power leakage.」(第3ページ)
([当審仮訳]
[0038] 図7は,例示的なシステム700を示す図で,本発明の一実施形態に係るものである。システム700は,少なくとも2個の積層されたダイ(便宜上図示しない)を含む。システム700はまた,TSV701-705(TSV705は,冗長的なTSVである。)を含む。システム700はまた,信号経路をルーティングするマルチプレクサ711-714及び722-724を含む。図7には示されないが,マルチプレクサ711-714及び722-724は,チップの内部又は外部による論理により制御される。
[0039] 本例は,TSV702が欠陥である(大きな「X」により示される。)場合である。マルチプレクサ712-714及び723-724は,欠陥のTSV702をバイパスする信号経路(点線で示す。)を生成するように制御される。TSV703は,TSV702が欠陥でない通常時にTSV702を通るべき信号を搬送する。TSV704は,通常時にTSV703を通るべき信号を搬送し,TSV705は,通常時にTSV704を通るべき信号を搬送する。このようなパターンを「オフセット」と称する。すなわち,TSV702のための補正動作は,いくつかの他のTSVに波及するため,TSV702,703及び704のための信号経路は,すべて1つの位置だけオフセットする。ここでは明示しないが,もし,TSV701に電流漏洩又は短絡のおそれがある場合は,電流漏洩を削減するためにTSV701を駆動するマルチプレクサを,オプションとして付加してもよい。付加的なマルチプレクサは,TSV701をハイ又はローのいずれかの状態,すなわち,電力漏洩を削減又は最小化する望ましい方にスイッチすることができる。)

エ 「[0041] FIG. 8A is an illustration of the exemplary system 800, adapted according to one embodiment of the disclosure. The system 800 includes the TSVs 801-805, the muxes 811-815 and 821-825, and the controlling components 831-835 and 841-845. In FIG.8A, all TSVs are operational, and each of the TSVs 801-804 conveys a signal on a respective signal path, as shown in dashed lines. The TSV 805 is a redundant TSV and may either carry no signal or may be used to increase signal bandwidth when redundancy isn't necessary. In an example embodiment, the system 800 can be included in a chip that has a built-in self test(BIST) or built-in self repair(BISR) that is performed periodically or at startup, or built-in redundancy analysis(BIRA) that is performed during manufacturing testing.
[0042] In FIG.8B, the TSV 802 is determined to be defective (e.g., from testing at startup) and, thus, the system 800 reroutes the signal that would otherwise be conveyed by the TSV 802. The system 800 then configures the controlling components to set the select inputs of the muxes 813-815 and 822-824 to 1, thereby achieving an offset pattern similar to that illustrated in FIG.7.
[0043] In FIG.8A, the muxes 815 and 825 are shown receiving a signal "d", which is a testing signal. In the case of FIG.8B, it is determined that the TSV 802 is defective, and the system performs a built-in repair by rerouting the signal paths. The built-in self testing and repair can be controlled by hardware and/or software internal or external to the chip. In this particular example, the control devices 831-835 and 841-845 send control signals to the muxes 811-815 and 821-825. The control devices 831-835 and 841-845 are themselves controlled by signals on the control lines 850 and 860 from Built-In Redundancy Analysis(BIRA) and Built-In Self Repair(BISR) unit 890, which may be a logic device that analyzes failures and controls routing and rerouting of signal paths. Analysis and self-repair tasks can be performed by the same or different units. While the embodiments of FIGS.8A and B show the control devices 831-835 and 841-845 in a scan chain arrangement, other embodiments may use different arrangements. For instance, as explained in detail below, FIG.9 shows an embodiment that employs one large mux at the top of the circuit.」(第3ページ)
([当審仮訳]
[0041] 図8Aは,例示的なシステム800を示す図で,本発明の実施形態に係るものである。システム800は,TSV801-805,マルチプレクサ811-815と821-825,並びに,制御要素831-835及び841-845を備えている。図8Aにおいては,すべてのTSVは使用可能であり,TSV801-804の各々は,それぞれの信号経路上の信号を,破線で示すように搬送する。TSV805は,冗長的なTSVであり,いずれの信号も搬送しなくてもよく,あるいは,冗長性が必要でないときに,信号の帯域幅を増加させるために使用してもよい。一実施形態では,システム800は,ビルトイン自己試験(built-in self test:BIST),定期的に又は起動時に実行されるビルトイン自己修復(built-in self repair:BISR),又は,製造試験中に実行されるビルトイン冗長性解析(built-in redundancy analysis:BIRA)を有するチップに含むことができる。
[0042] 図8Bにおいては,TSV802が欠陥と判定される(例えば,起動時の試験から)と決定され,よって,システム800が,欠陥と判定されなかった場合にはTSV802により搬送されるべき信号を経路変更する。システム800は,次いで,マルチプレクサ813-815及び822-824に”1”を選択的に入力し,図7に図示したようなオフセットパターンを実現する。
[0043] 図8Aにおいて,マルチプレクサ815及び825が試験信号”d”を受信することが示されている。図8Bの場合には,TSV802が欠陥と判定され,システムは,信号経路を変更して,ビルトイン修復を実行する。ビルトイン自己試験及び修復は,チップ内部又は外部のハードウェア及び/又はソフトウェアによって制御することができる。この特定の例において,制御装置831-835及び841-845は,それら自身が,ビルトイン冗長性解析(BIRA)及びビルトイン自己修復(BISR)ユニット890からの,制御線850及び860上の信号によって制御される。このユニットは,障害を解析し,信号経路の経路及び経路変更を制御する論理デバイスである。解析及び自己修復タスクは,同じ又は異なるユニットによって実行される。図8A及び図8Bの実施形態においては,制御装置831-835及び841-845はスキャンチェーンを構成を採っているが,他の実施形態として,異なる構成を採ってもよい。例えば,以下に説明するように,図9は,回路の上部に1つの大きなマルチプレクサを採用した例である。

オ 「[0048] FIG.12 is an illustration of the exemplary system 1200 adapted according to one embodiment of the disclosure. The system 1200 shows a configuration for testing equipment or hardware that can be used by some embodiments to test for defects in interconnects. However, for clarity of illustration other circuitry (such as muxes and flip-flops shown in the embodiments described above), is not shown, but it is understood that such circuitry can be included in various embodiments. The system 1200 includes the TSVs 1201 and 1202. The TSV 1201 is connected to the registers 1203 and 1204, and a signal can be driven from the register 1203 to the register 1204. Similarly, for the TSV 1202, a signal can be driven from the register 1205 to the register 1206. In this example data moves from test processor 1210 to test processor 1220, however, using similar configurations data can be moved from test processor 1220 to test processor 1210 or any combination thereof, including bi-directional data transfer, depending on the processors' 1210, 1220 directional control through the TSVs 1201 and 1202. In this example, a value is driven from the registers 1203 and 1205 to the registers 1204 and 1206 (respectively). The test processor 1220 checks the registers 1204 and 1206 to see if the correct values are stored therein. If the values do not match the interconnect is considered defective, and the signal path is rerouted utilizing a redundant interconnect. ERC (error-correcting codes) may also be used, especially in the most critical high speed and low latency interconnect applications to choose between redundant vias. The system 1200 is shown with two interconnects, but it is understood that the configuration is scalable for a larger number of components. In fact, any of the embodiments shown herein are scalable and adaptable for any of a variety of uses.
[0049] The circuit topology in FIG.12 is not limited to test "equipment", but applies to any testing regardless of whether the source of the stimulus or the destination of the response is equipment, a test processor, a software routine in a general processor, a circuit, an external device, or device within the same package. In one embodiment, test or other critical signals between devices within the same package are connected using the schemes shown in FIGS. 1 through 5, to increase reliability, while the remaining less critical signals use the configurations shown in FIGS.7 through 11. Non-critical signals may have no redundancy at all.
[0050] FIG.12 shows an embodiment in a shift configuration with a test processor. Other embodiments can be constructed in a parallel configuration and/or using another type of processor, such as a general purpose processor.
[0051] Various embodiments of the disclosure include methods for self test and self repair that utilize redundant interconnects. A defect can either be detected by an external device or by an on-board or on-chip error detection unit. Further, a tristate mux implementation may also be used.
[0052] One method for driving the interconnect is by using a register cell or a boundary register cell. The Registers 1203-1206 are illustrative of flip-flops, scan flops, or boundary scan registers. Register cells and flip-flops ultimately receive their data from a test unit or other processing unit containing the test algorithm. The register cell or flip-flop can either send a signal to, or receive a signal from, the interconnect depending on its configuration. As shown in FIG.12, the registers 1203-1206 can also be configured as scan cells, in which case the registers 1203-1206 can be arranged in scan chains, with each scan cell capable of sending data to one or more other scan cells in its scan chain. Thus, all the output register cells on both sides of a die-to-die interface can be loaded with data and then propagated and captured on the other side of the interface. Such process can be performed using any of various configurations, such as through a serial chain, in parallel, or in multiple parallel chains. A parallel approach can be used to save time. As illustrated in FIG.12, a serial approach can be used to reduce area overhead and simplify the interface to the register cell. The data can be sent either directly or indirectly to the register cell.」(第4ページ)
([当審仮訳]
[0048] 図12は,本発明の一実施形態に従って適合された例示的なシステム1200の図である。システム1200は,いくつかの実施形態によって使用することができ,相互接続における欠陥を試験するための試験装置又はハードウェアの構成を示す。図を見やすくするために他の回路(上記実施形態で示したマルチプレクサ及びフリップフロップ等)は図示していないが,このような回路は,様々な実施形態に含まれ得ることは理解されよう。システム1200は,TSV1201及び1202を含む。TSV1201は,レジスタ1203及び1204に接続されており,信号は,レジスタ1203からレジスタ1204へ搬送される。同様に,TSV1202に関して,信号は,レジスタ1205からレジスタ1206へ搬送される。この例において,データは,試験プロセッサ1210から試験プロセッサ1220に移動するが,同様の構成を使用すれば,データは,試験プロセッサ1220から試験プロセッサ1210への移動,又は,双方向データ転送も含め,プロセッサ1210及び1220によるTSV1201及び1202を介した方向制御に依存するいかなる組み合わせによる移動も可能である。この例において,レジスタ1203及び1205のそれぞれからレジスタ1204及び1206のそれぞれに,値が搬送される。試験プロセッサ1220は,正しい値が格納されているかどうか,レジスタ1204及び1206をチェックする。値が一致しない場合,相互接続は欠陥と判断され,冗長的な相互接続を利用する経路に信号経路が変更される。冗長的なビアの間から選択する,最もクリティカルな高速かつ低遅延相互接続への応用においては特に,ERC(エラー訂正符号)もまた使用される。システム1200は,2つの相互接続が図示されるが,要素の数に応じて,コンフィギュレーションはスケーラブルであることが理解されよう。実際,ここで示される実施例は,使用のいかなる多様性に対しても,スケーラブルで適応的である。
[0049] 図12の回路トポロジは,試験“機器”(equipment)に限定されるのものではなく,刺激源又は応答先が装置,試験プロセッサ,汎用プロセッサ内のソフトウェアルーチン,回路,外部デバイス,又は同一パッケージ内のデバイスであるか否かにかかわらず,いかなる試験にも適用される。一実施形態では,同一のパッケージ内のデバイス間の試験信号等のクリティカルな信号については,接続信頼性を高めるために,図1ないし図5に示した方法を使用し,それ以外のそれほどクリティカルでない信号は,図7ないし図11に示した構成を使用する。非クリティカルな信号は,全く冗長性を有していなくてもよい。
[0050] 図12は,試験プロセッサを伴うシフト構成の実施例である。他の実施形態は,並列構成において及び/又は他のタイプのプロセッサ,汎用プロセッサなどを用いて構成することができる。
[0051] 開示の様々な実施形態は,冗長的な相互接続を利用する自己試験及び自己修復のための方法を含む。欠陥は,外部デバイスもしくはオンボード又はオンチップのエラー検出ユニットによって検出することができる。さらに,3状態マルチプレクサによる実装も可能である。
[0052] 相互接続を駆動する1つの方法は,レジスタセル又は境界レジスタセルを使用することである。レジスタ1203-1206は,例えば,フリップフロップ,スキャンフロップ,又は境界スキャンレジスタである。レジスタセル及びフリップフロップは,最終的には,試験ユニット又は試験アルゴリズムを含む他の処理ユニットからのデータを受信する。レジスタセル又はフリップフロップは,その構成に応じて相互接続との間で,信号を送信又は送信することができる。図12に示すように,レジスタ1203-1206は,スキャンセルとしても構成することができ,この場合,レジスタ1203-1206は,各スキャンセルが,データを1つ以上の他のスキャンセルにデータを送信することができるスキャンチェーンに配置することができる。よって,ダイ間のインタフェースの両側の全ての出力レジスタセルは,データをロードすることができ,その後,データは伝播され,他の側のインタフェースに捕捉される。このような処理は,シリアルチェーン,並列チェーン,複数の並列チェーンなど,様々な構成を使用して実行することができる。並列方式は,時間を節約することができる。図12に示すように,シリアル方式は,面積オーバヘッドを削減し,レジスタセルに対するインタフェースを単純化するために使用することができる。データは,直接に又は間接的にレジスタセルに送信することができる。)

カ 「

」(Sheet 1 of 18)

キ 「

」(Sheet 5 of 18)

ク 「

」(Sheet 6 of 18)

ケ 「

」(Sheet 7 of 18)

コ 「

」(Sheet 11 of 18)

以下,前記アないしコの記載及び本願の優先日における技術常識を考慮しつつ,引用例に記載された技術事項について検討する。

a.前記アの特に[0006]及び[0007],前記イの[0033],前記ク(図8A)並びに前記ケ(図8B)より,引用例には,スタックダイにおけるダイ(ダイnとダイn+1)間を相互接続するための冗長的なシステムが記載されている。
よって,引用例には,「スタックダイにおけるダイnとダイn+1とを相互接続するための冗長的なシステム」が記載されているといえる。

b.前記イ,前記カ(図1)等より,前記システムにおいて,ダイ間は,シリコン貫通ビア(TSV)により相互接続され,かつ,TSVは,2つのバンプ(”X”印)を介して各ダイに接続されているといえる。

c.前記ウ及び前記キ(図7)より,前記システムの基本原理は,一次的なTSV(一次TSV)と,冗長的なTSV(冗長TSV)を備え,一次的なTSVの一つが欠陥である場合に,その欠陥TSVをバイパスして,欠陥TSV及び当該欠陥TSVよりも冗長TSV側に入力される信号を,一次TSVの方に1つずつオフセットするようにマルチプレクサを制御して,信号経路を変更することである。

d.前記ウ,前記ク(図8A)及び前記ケ(図8B)より,前記システムの詳細な構成は,ダイn側に,マルチプレクサ821?825及びレジスタ841?845を備え,ダイn+1側にマルチプレクサ811?815及びレジスタ831?835を備え,マルチプレクサ811?814のそれぞれと,マルチプレクサ821?824のそれぞれの間に,一次TSV801?804が接続され,マルチプレクサ821?825及び811?815のそれぞれは,レジスタ841?845及び831?835の出力により制御され,さらに,レジスタ841?845及び831?835と制御線860及び850を介して接続され,前記レジスタを制御し,障害を解析し,信号経路を制御する論理デバイスである,ビルトイン冗長性解析(BIRA)及びビルトイン自己修復(BISR)ユニット(890)(図8A及び図8Bにならって,以降は,「BIRAユニット」と称することとする。)を備えるものである。

e.前記ウの[0043]より,前記ケ(図8B)は,「TSV802が欠陥と判定され」た場合を示す図であり,この図8Bによると,欠陥TSV802に接続される,ダイn側のマルチプレクサ822には,「1」が入力されることにより欠陥TSV802からの出力をバイパスすることが見て取れ,よって,当該マルチプレクサ822に「1」を出力するレジスタ842には,「1」が記憶されていることは明らかである。
同様に,欠陥TSV802の1つ右側(冗長TSV805側)のTSV803に接続される,ダイn+1側のマルチプレクサ813には,「1」が入力されることにより欠陥TSV802への入力をバイパスすることが見て取れ,よって,当該マルチプレクサ813に接続され,ダイn+1側のマルチプレクサ813に「1」を出力するレジスタ833には,「1」が記憶されていることは明らかである。
同様に,ダイn側におけるレジスタ843及び844と,ダイn+1側におけるレジスタ834及び835には,「1」が記憶され,このことにより,前記c.で検討した「オフセット」が実現されているといえる。
前記d.の検討を考慮すれば,レジスタの制御は,BIRAユニットが行うものであるから,各レジスタに対するデータの記憶を当該BIRAユニットが行うことは自明である。

f.前記エ及び前記コ(図12)より,前記システムの変形例の構成は,ダイn側のレジスタ1204と1206及び試験プロセッサ1220をシリアルに接続し,ダイn+1側のレジスタ1203と1205及び試験プロセッサ1210をシリアルに接続し,レジスタ1203と1204との間をTSV1201により相互接続し,レジスタ1205と1206との間をTSV1202により相互接続し,試験プロセッサ1210からロードされたデータが,レジスタ1203及び1205のそれぞれから,TSV1201及び1202のそれぞれを介して,レジスタ1204及び1206のそれぞれに伝搬し,試験プロセッサ1220が,正しいデータが格納されているかどうかをチェックすることにより,TSVの欠陥を判定するものである。
ここで,前記ク(図8A)及び前記ケ(図8B)に係る前記システムの詳細な構成において,ダイn側のレジスタ841?845,ダイn+1側のレジスタ831?835は,BIRAユニットを含めて,実質的にチェーン接続されているといえるから,前記変形例の構成は,前記システムの詳細な構成において,BIRAユニットを,ダイn側の試験プロセッサ1220と,ダイn+1側の試験プロセッサ1210とに分けたものといえる。そのような構成によれば,試験プロセッサ1220は,直接又は間接的に,レジスタ841?845と接続し,試験プロセッサ1210は,レジスタ831?835に接続し,試験プロセッサ1210は,一次TSV801?804のそれぞれと接続するレジスタ831?834のそれぞれにデータをロードし,試験プロセッサ1220は,一次TSV801?804のそれぞれと接続するレジスタ841?845のデータをチェックすることにより,一次TSV801?804の欠陥を判定するものといえる。また,一次TSVのいずれかに欠陥があると判定された場合における,レジスタへのデータの記憶は,ダイn側のレジスタについては,試験プロセッサ1220が,また,ダイn+1のレジスタについては,試験プロセッサ1210が行うこととなることは自明である。

前記アないしケ及びa.ないしf.の検討から,引用例には,以下の発明(以下,「引用発明」という。)が記載されていると認める。

「 スタックダイにおけるダイnとダイn+1とを相互接続するための冗長的なシステムであって,
前記スタックダイにおけるダイn側の試験プロセッサ1220と,
前記スタックダイにおけるダイn+1側の試験プロセッサ1210と,
前記試験プロセッサ1220と接続されたレジスタ842と,
前記試験プロセッサ1210と接続されたレジスタ831と,
前記ダイnと前記ダイn+1との間に接続された複数のシリコン貫通ビア(TSV)801?805と,ここで,前記各TSVは,バンプを介して前記ダイn及びダイn+1と接続され,
試験プロセッサ1210は,一次TSV801?804のそれぞれと接続するレジスタ831?834のそれぞれにデータをロードし,試験プロセッサ1220は,一次TSV801?804のそれぞれと接続するレジスタ841?845のデータをチェックすることにより,一次TSV801?804の欠陥を判定し,一次TSV802に欠陥があると判定された場合には,試験プロセッサ1220は,欠陥と判定された前記一次TSV802(欠陥TSV)に接続するレジスタ842に「1」を記憶し,試験プロセッサ1210は,前記欠陥TSVの1つ冗長TSV側の一次TSV803に接続するレジスタ833に「1」を記憶するとともに,一次TSV803及びTSV804に接続するレジスタ843及び844,並びに,一次TSV804及び冗長TSV805に接続するレジスタ834及び835のそれぞれにも「1」を記憶することにより,前記欠陥TSVをバイパスして,前記欠陥TSV及び前記欠陥TSVよりも冗長TSV側に入力される信号を,一次TSVの方に1つずつオフセットするように信号経路を変更する,システム。」

2 周知例について
原査定の拒絶の理由に引用された米国特許出願公開第2010/0295600号明細書(以下,「周知例」という。)には,「Method and Apparatus for Providing Through Silicon VIA (TSV) Redundancy」(発明の名称)([当審仮訳]シリコン貫通ビア(TSV)冗長性を提供するための方法及び装置)に関して,図面とともに以下の事項が記載されている。

サ 「[0003] Connections may be formed between circuit elements on a first die and circuit elements on a die stacked on the first die by using through silicon vias (TSV's). As the name suggest, a TSV is a conductive via formed through a layer of silicon that provides electrical connections between elements on both sides of the via. A conventional die stacking arrangement using TSV's is illustrated in FIG. 1. A first die 100 includes a substrate 102 on which conventional layers of circuitry are formed and a top metal layer 104. A through silicon via 106 is formed in the substrate 102 by conventional processes, which may involve thinning the substrate to expose an end of the TSV 106, and a redistribution layer 108 is added to the side of the substrate opposite the conventional layers of circuitry. A microbump 110 may be formed on the redistribution layer to provide an electrical connection to the TSV 106. A second die 112 that is to be stacked on the first die 100 includes a substrate 114, a top metal layer 116, and a microbump 118. Electrical connections are formed between the first die 100 and the second die 112 by inverting the second die 112 and connecting the microbump 118 on the second die 112 with the microbump 110 on the first die 100.」(第3ページ)
([当審仮訳]
[0003] 接続は,第1の第上の回路素子と,シリコン貫通ビア(TSV’ｓ)を使用することによって第1のダイ上に積み重ねられたダイ上の回路要素との間に形成することができる。名前が示唆するように,TSVは,ビアの両側の要素間の電気的接続を提供するシリコンの層を通して形成された導通性ビアである。TSVを使用する従来のダイスタックの構成が図1に示されている。第1のダイ100は,従来の回路層が形成される基板102と,上部金属層104を含む。シリコン貫通ビア106は,基板102を薄くしてTSV106の端部を露出させ,基板の,従来の回路層の反対側に再配線層108が付加するといった従来のプロセスにより基板102内に形成される。マイクロバンプ110は,TSV106に電気接続を提供するために,再配線層上に形成することができる。第1のダイ100上に積み重ねられる第2のダイ112は,基板114,上部金属層116,及びマイクロバンプ118を備える。第1のダイ100と第2のダイ112との第の電気接続は,第2のダイ112を反転して第2のダイ112上のマイクロバンプ118を第1のダイ110上のマイクロバンプ110とを接続することにより形成される。)

シ 「

」(sheet 1 of 6)

前記サ及びシ並びに本願の優先日における技術常識から,周知例には,以下の事項(以下,「周知事項」という。)が記載されていると認める。

「 第1の第と第2のダイとの間をマイクロバンプにより接続すること。」

第3 対比・判断
1 対比
本願発明と引用発明とを対比する。

(ア)引用発明において,「スタックダイ」は,複数のダイを積み重ねたデバイスであるから,本願発明における「複数ダイデバイス」に相当する。
また,引用発明における「相互接続するための冗長的なシステム」は,「相互接続するための装置」といい得るものである。

(イ)本願発明における「前記複数ダイデバイスの前記第1のダイとインターフェイスするマスタ制御ブロック」及び「前記複数ダイデバイスの前記第2のダイとインターフェイスするスレーブ制御ブロック」のそれぞれと,引用発明における「前記スタックダイにおけるダイn側の試験プロセッサ1220」及び「前記スタックダイにおけるダイn+1側の試験プロセッサ1210」のそれぞれとは,「前記複数ダイデバイスの第1の制御要素」及び「前記複数ダイデバイスの第2の制御要素」である点において共通する。

(ウ)引用発明における「結合」は,「接続」と同義であり,また,引用発明における「レジスタ」は,「メモリ」の一種である。
そうすると,前記(イ)を考慮すれば,本願発明における「前記スレーブ制御ブロックに結合された第1のメモリ」及び「前記マスタ制御ブロックに結合された第2のメモリ」のそれぞれと,引用発明における「前記試験プロセッサ1220と接続されたレジスタ842」及び「前記試験プロセッサ1210と接続されたレジスタ831」のそれぞれとは,「前記第1の制御要素に結合された第1のメモリ」及び「前記第2の制御要素に結合された第2のメモリ」である点において共通する。

(エ)引用発明において,「前記各TSVは,バンプを介して前記ダイn及びダイn+1と接続され」るから,「ダイn」と「ダイn+1」とは,「シリコン貫通ビア(TSV)」及び「バンプ」を介して相互接続されているといえる。よって,本願発明における「μバンプ」と,引用発明における「シリコン貫通ビア(TSV)」及び「バンプ」とは,「第1のダイ」と「第2のダイ」との間に複数備えられる「相互接続部材」であり,かつ,「欠陥相互接続部材」として判定すなわち同定され得るものである点において共通する。
ただし,引用発明における「バンプ」は,「第1のダイ」と「第2のダイ」との間に備えられているものの,「欠陥」と判定される対象ではなく,引用発明において,「欠陥」があると判定される対象は「シリコン貫通ビア(TSV)」である。

(オ)前記(イ)及び(エ)を考慮すれば,本願発明における「前記マスタ制御ブロックおよび前記スレーブ制御ブロックは,前記μバンプのうち1つを欠陥μバンプとして同定し」と,引用発明における「試験プロセッサ1210は,一次TSV801?804のそれぞれと接続するレジスタ831?834のそれぞれにデータをロードし,試験プロセッサ1220は,一次TSV801?804のそれぞれと接続するレジスタ841?845のデータをチェックすることにより,一次TSV801?804の欠陥を判定し」とは,「前記第1の制御要素および前記第2の制御要素は,前記相互接続部材のうち1つを欠陥相互接続部材として同定し」である点において共通する。

(カ)前記(エ)を考慮すれば,本願発明における「欠陥μバンプ」と,引用発明において,欠陥と判定された「TSV802」とは,「欠陥相互接続部材」である点において共通する。
また,引用発明における「レジスタ842」と「レジスタ833」は,「欠陥TSV」(TSV802)に入力される信号をバイパスして,1つ右側(冗長TSV側)に信号経路をオフセットするために「1」が記憶されているといえるから,「欠陥TSV」のための「メモリの対」を構成しているといえる。そして,「レジスタ842」に記憶される値及び「レジスタ833」に記憶される値のそれぞれを,「第1の値」及び「第2の値」と称することは任意である。同様に,引用発明において,「レジスタ843」と「レジスタ834」,「レジスタ844」と「レジスタ835」とは,それぞれ,「TSV803」及び「TSV804」をバイパスして1つ右側(冗長TSV側)に信号経路をオフセットするために使用されているから,「他のTSV」のための追加の「メモリの対」を構成しているといえる。
引用発明においては,上記のように複数の「メモリの対」に「1」を記憶することにより,「前記欠陥TSVをバイパスして,前記欠陥TSV及び前記欠陥TSVよりも冗長TSV側に入力される信号を,一次TSVの方に1つずつオフセットするように信号経路を変更する」ことを実現しているから,この実現は,「レジスタ842」と「レジスタ833」の「メモリの対」に記憶される値に「少なくとも部分的に基づいて」なされているといえる。
さらに,引用発明において,「前記欠陥TSVをバイパスして,前記欠陥TSV及び前記欠陥TSVよりも冗長TSV側に入力される信号を,一次TSVの方に1つずつオフセットするように信号経路を変更する」ことは,欠陥TSVを,冗長TSVの機能性,すなわち,複数のTSVのうちの別の1つの機能性で置き換えることに他ならない。
これらを総合し,また,前記(イ)及び(エ)を考慮すれば,本願発明における「同定された前記欠陥μバンプに対応する第1の値を前記第1のメモリに記憶し,同定された前記欠陥μバンプに対応する第2の値を前記第2のメモリに記憶し,前記第1および第2のメモリに記憶される前記値に少なくとも部分的に基づいて,前記欠陥μバンプの機能性を前記複数のμバンプのうち別の1つの機能性で置き換えるように構成され,前記第1のメモリと前記第2のメモリとが前記μバンプの1つのためのメモリの対を構成し,前記装置はさらに他のマイクロバンプ各々のための追加のメモリの対を含み」と,引用発明における「一次TSV802に欠陥があると判定された場合には,試験プロセッサ1220は,欠陥と判定された前記一次TSV802(欠陥TSV)に接続するレジスタ842に「1」を記憶し,試験プロセッサ1210は,前記欠陥TSVの1つ冗長TSV側の一次TSV803に接続するレジスタ833に「1」を記憶すると共に,一次TSV803及びTSV804に接続するレジスタ843及び844,並びに,一次TSV804及び冗長TSV805に接続するレジスタ834及び835のそれぞれにも「1」を記憶することにより,前記欠陥TSVをバイパスして,前記欠陥TSV及び前記欠陥TSVよりも冗長TSV側に入力される信号を,一次TSVの方に1つずつオフセットするように信号経路を変更する」とは,「同定された前記欠陥相互接続部材に対応する第1の値を前記第1のメモリに記憶し,同定された前記欠陥相互接続部材に対応する第2の値を前記第2のメモリに記憶し,前記第1および第2のメモリに記憶される前記値に少なくとも部分的に基づいて,前記欠陥相互接続部材の機能性を前記複数の相互接続部材のうち別の1つの機能性で置き換えるように構成され,前記第1のメモリと前記第2のメモリとが前記相互接続部材の1つのためのメモリの対を構成し,前記装置はさらに他の相互接続部材各々のための追加のメモリの対を含み」である点において共通する。

2 一致点・相違点
前記1の検討から,本願発明と引用発明1とは,以下の点で一致ないし相違している。

[一致点]
「 複数ダイデバイスの第1のダイと第2のダイとを相互接続するための装置であって,
前記複数ダイデバイスの前記第1のダイとインターフェイスする第1の制御要素と,
前記複数ダイデバイスの前記第2のダイとインターフェイスする第2の制御要素と,
前記第1の制御要素に結合された第1のメモリと,
前記第2の制御要素に結合された第2のメモリと,
前記第1のダイと前記第2のダイとの間の複数の相互接続部材とを備え,
前記第1の制御要素および前記第2の制御要素は,前記相互接続部材のうち1つを欠陥相互接続部材として同定し,同定された前記欠陥相互接続部材に対応する第1の値を前記第1のメモリに記憶し,同定された前記欠陥相互接続部材に対応する第2の値を前記第2のメモリに記憶し,前記第1および第2のメモリに記憶される前記値に少なくとも部分的に基づいて,前記欠陥相互接続部材の機能性を前記複数の相互接続部材のうち別の1つの機能性で置き換えるように構成され,前記第1のメモリと前記第2のメモリとが前記相互接続部材の1つのためのメモリの対を構成し,前記装置はさらに他のマイクロバンプ各々のための追加のメモリの対を含む,装置。」

[相違点1]
「相互接続部材」が,本願発明においては,「μバンプ」であり,当該「μバンプ」が,「欠陥」と同定され得るのに対し,引用発明においては,「シリコン貫通ビア(TSV)」及び「バンプ」であり,「欠陥」と判定されるのは「TSV」である点。

[相違点2]
「第1の制御要素」及び「第2の制御要素」が,本願発明においては,「マスタ制御装置」及び「スレーブ制御装置」であるのに対し,引用発明においては,「試験プロセッサ1220」及び「試験プロセッサ1210」であって,引用発明においては,当該「試験プロセッサ1220」と「試験プロセッサ1210」とが,「マスタ」と「スレーブ」の関係にあるのか否かについて具体的に特定していない点。

[相違点3]
本願発明は,前記スレーブ制御ブロックはスレーブクロック周波数で動作し,前記マスタ制御ブロックはマスタクロック周波数で動作し,前記マスタクロック周波数は前記スレーブクロック周波数とは異なる」との構成を備えるのに対し,引用発明においては,「試験プロセッサ1220」及び「試験プロセッサ1210」は,どのような「クロック周波数」で動作するのかについて特定していない点。

3 判断
上記各相違点について検討する。

(1)[相違点1]について
周知例に記載されているように,
「 第1の第と第2のダイとの間をマイクロバンプにより接続すること。」
は周知事項である。また,(マイクロ)バンプ自体が,「欠陥」となり得ることも本願の優先日における技術常識である。また,引用発明においては,試験プロセッサが,レジスタのデータをチェックすることにより欠陥を判定しているので,仮に,「バンプ」自体に欠陥があっでも,「TSV」に欠陥があった場合と区別することができないことも自明である。
よって,引用発明において,「欠陥」と判定され得,ダイ間を接続するものとして,「シリコン貫通ビア(TSV)」に替えて「μバンプ」とすることは,当業者が周知事項を参酌することにより容易に想到し得たことである。

(2)[相違点2]及び[相違点3]について
引用発明において,第1のダイを制御する「試験プロセッサ1220」と第2のダイを制御する「試験プロセッサ1210」とは,異なるプロセッサであるから,両者のクロック周波数は当然に異なり得るものであり,非同期であり得るものである。しかしながら,引用発明は,「試験プロセッサ1210は,一次TSV801?804のそれぞれと接続するレジスタ831?834のそれぞれにデータをロードし,試験プロセッサ1220は,一次TSV801?804のそれぞれと接続するレジスタ841?845のデータをチェックすることにより,一次TSV801?804の欠陥を判定」するとの構成を備えているから,「試験プロセッサ1210」による「データをロード」するタイミングと,「試験プロセッサ1220」における「データをチェック」するタイミングとが同期していなければ,正しい試験とならないことも自明である。
そうすると,「試験プロセッサ1210」と「試験プロセッサ1220」との間の同期を確保するために,いずれか一方が「マスタ」となり他方が「スレーブ」となり,「マスタ」が試験等のタイミングを「スレーブ」に指示するようにすることは,当業者にとって自明ないし容易に想到し得たことである。
よって,引用発明において,「試験プロセッサ1220」を「マスタクロック周波数」で動作する「マスタ」,「試験プロセッサ1210」を前記「マスタクロック周波数」とは異なる「スレーブクロック周波数」で動作する「スレーブ」とすることは,当業者が容易に想到し得たことである。

そして,本願発明の作用効果も,引用発明1及び周知事項に基づいて当業者が予測し得る範囲のものであり,格別なものではない。

第4 むすび
以上のとおり,本願発明は,当業者が引用例1に基づいて周知事項を参酌することにより容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
したがって,本願は,その余の請求項に論及するまでもなく拒絶すべきものである。
よって,結論のとおり審決する。
 
審理終結日 2017-03-28 
結審通知日 2017-04-04 
審決日 2017-04-26 
出願番号 特願2014-518550(P2014-518550)
審決分類 P 1 8・ 121- Z (H03K)
最終処分 不成立  
前審関与審査官 白井 孝治  
特許庁審判長 菅原 道晴
特許庁審判官 山中 実
吉田 隆之
発明の名称 複数ダイ相互接続冗長制御を自己アニールするための方法および装置  
代理人 特許業務法人深見特許事務所  

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