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審決分類 審判 査定不服 1項3号刊行物記載 取り消して特許、登録 G11C
審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1335465
審判番号 不服2017-1308  
総通号数 218 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-02-23 
種別 拒絶査定不服の審決 
審判請求日 2017-01-30 
確定日 2018-01-04 
事件の表示 特願2015-534830「不揮発性メモリアレイ及びフラクショナルワードプログラミングのための不揮発性メモリアレイを使用する方法」拒絶査定不服審判事件〔平成26年 4月24日国際公開,WO2014/062435,平成27年12月17日国内公表,特表2015-536011,請求項の数(20)〕について,次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は,特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成25年10月 9日を国際出願日(パリ条約による優先権主張 外国庁受理 平成24年10月15日,米国)とする出願であって,その手続の経緯は以下のとおりである。
平成27年 3月27日 審査請求
平成28年 5月31日 拒絶理由通知
平成28年 9月 6日 意見書・手続補正
平成28年 9日26日 拒絶査定(以下,「原査定」という。)
平成29年 1月30日 審判請求・手続補正
平成29年 5月31日 上申書

第2 原査定の概要
原査定の概要は次のとおりである。
1.(新規性)この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから,特許法第29条第1項第3号に該当し,特許を受けることができない。
2.(進歩性)この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
●理由1(特許法第29条第1項第3号)について
・請求項1-3,7-9
・引用文献等1
出願人は意見書において,引用文献1記載の発明のワード線(41)は,選択トランジスタ(22)の行に亘って延在しているが,不揮発性メモリセル(24)の行に亘って延在しておらず,選択トランジスタ(22)は,メモリセル(24)の列を選択するのに使用されると主張している。
しかしながら,引用文献1記載の発明では,選択トランジスタ(22)と不揮発性メモリセル(24)とは平行に配置されると共に,選択トランジスタ(22)と不揮発性メモリセル(24)とは行方向に延伸している。また,ワード線(41)が行方向に延伸しているので,選択トランジスタ(22)は,メモリセル(24)の行を選択するのに使用される。
それ故,引用文献1記載の発明のワード線(41)は,N個の面のそれぞれにおけるメモリセルの行の1つに亘ってそれぞれが延在する第2のゲート線に相当する。
したがって,出願人の主張は当を得ておらず,請求項1-3,7-9に係る発明は,依然として,引用文献1に記載された発明である。
●理由2(特許法第29条第2項)について
・請求項1-13,18-20
・引用文献等1,2,4
理由1において述べたとおり,出願人の主張は当を得ておらず,請求項1-13,18-20に係る発明は,引用文献1,2,4に記載された発明に基いて,当業者が容易に発明できたものである。
・請求項14-17
・引用文献等1,3
出願人は意見書において,引用文献3には,プログラム時間を変えるためにプログラム電流を変動させることは明示されておらず,プログラム電流を変えるときにプログラム時間を変えることは,引用文献3には開示も示唆もされていないと主張している。
しかしながら,引用文献3の[0037]には,4つのセルにプログラムする場合,プログラム電流を400uAとすることが記載されており,引用文献3の[0039]には,2つのセルにプログラムする場合,プログラム電流を200uAとすることが記載されていると認められる。
これらの記載は,4つのセルにプログラムする場合,プログラム電流を200uAとすると,プログラム電流を400uAとした場合の2倍のプログラム時間となることを意味している。
それ故,引用文献3には,プログラム時間を変えるためにプログラム電流を変動させることが示されており,それは,プログラム電流を変えるときにプログラム時間を変えることに他ならない。
したがって,出願人の主張は当を得ておらず,請求項14-17に係る発明は,引用文献1,3に記載された発明に基いて,当業者が容易に発明できたものである。
<引用文献等一覧>
1.特表平10-500801号公報
2.特開2006-79796号公報
3.特開2011-14205号公報
4.特開2006-331501号公報
第3 審判請求時の補正について
審判請求時の補正は,特許法第17条の2第3項から第6項までの要件に違反しているものとはいえない。(下線部は,当審にて付加した。以下,同じ。)
審判請求時の請求項1,7,18に対する補正(以下,各々「補正事項1」ないし「補正事項3」という。)は,各々,補正前の「第1のゲート線」について,「該N個の面のそれぞれにおける該メモリセルの該行に亘って延在するが,該不揮発性メモリセルのN個の面の他の面には延在しない第1のゲート線」を,補正後の「該N個の面のそれぞれにおける該メモリセルの該行の1つに亘ってそれぞれ延在し,かつ該行の該メモリセルの第1のゲートを一緒に直接接続するが,該不揮発性メモリセルのN個の面の他の面には延在しない第1のゲート線」とする補正と,補正前の「第2のゲート線」について,「前記N個の面は,前記N個の面のそれぞれにおける前記メモリセルの前記行の1つに亘ってそれぞれが延在する第2のゲート線」を補正後の「前記N個の面は,前記N個の面のそれぞれにおける前記メモリセルの前記行の1つに亘ってそれぞれが延在し,かつ該行の該メモリセルの第2のゲートを一緒に直接接続する第2のゲート線」とする補正であり,各々「第1のゲート線」,「第2のゲート線」の構造を限定する補正であり,補正事項1ないし3は,各々特許請求の範囲の減縮を目的とするものである。
審判請求時の請求項14に対する補正(以下,「補正事項4」という。)は,補正前の「プログラミング電流」,「係数」について,それぞれ,補正後に「該不揮発性メモリセルのそれぞれに対して該プログラミング電流」,「該不揮発性メモリセルの各々に対して該係数」とする補正であり,各々「プログラム電流」,「係数」の内容を限定する補正であり,補正事項4は,特許請求の範囲の減縮を目的とするものである。
また,補正事項1ないし4は,本願明細書に記載された事項に基づいて技術的事項を追加したものであり,本願の願書に最初に添付した明細書,特許請求の範囲又は図面に記載された事項の範囲内においてされたものであって,特許法第17条の2第3項の規定に適合する。
さらに,補正事項1ないし4は,補正前の各請求項に記載された発明と補正後の各請求項に記載された発明の産業上の利用分野及び解決しようとする課題が同一であり,本件補正前の各請求項に記載された発明特定事項を限定的に減縮するものであるから,特許法第17条の2第4項の規定に適合することは明らかである。
そして,「第4 本願発明」から「第6 対比・判断」までに示すように,補正後の請求項1ないし20に係る発明は,独立特許要件を満たすものである。

第4 本願発明
本願の請求項1ないし20に係る発明(以下,「本願発明1」ないし「本願発明20」という。)は,平成29年1月30日付けの手続補正で補正された特許請求の範囲1ないし20に記載された事項により特定される発明であり,以下のとおりの発明である。
「 【請求項1】
不揮発性メモリ装置であって,
不揮発性メモリセルのN個の面であって,Nは,1より大きい整数であり,不揮発性メモリセルのそれぞれの面は,行及び列に構成された複数のメモリセルを含み,該N個の面のそれぞれは,該N個の面のそれぞれにおける該メモリセルの該行の1つに亘ってそれぞれ延在し,かつ該行の該メモリセルの第1のゲートを一緒に直接接続するが,該不揮発性メモリセルのN個の面の他の面には延在しない第1のゲート線を含み,前記N個の面は,前記N個の面のそれぞれにおける前記メモリセルの前記行の1つに亘ってそれぞれが延在し,かつ該行の該メモリセルの第2のゲートを一緒に直接接続する第2のゲート線を含む,不揮発性メモリセルのN個の面と,
コントローラであって,
複数のワードのデータのそれぞれをN個のフラクショナルワードに分割し,
それぞれのワードのデータの該N個のフラクショナルワードのそれぞれを該不揮発性メモリセルのN個の面の異なる1つの面にプログラミングするように構成された,コントローラと,を含む,不揮発性メモリ装置。
【請求項2】
前記それぞれのワードのデータのN個のフラクショナルワードのそれぞれを前記不揮発性メモリセルのN個の面の異なる1つの面にプログラミングするコントローラの構成は,
前記複数のワードのデータのそれぞれに対する第1の前記N個のフラクショナルワードを第1の前記不揮発性メモリセルのN個の面にプログラミングすることと,その後,
前記複数のワードのデータのそれぞれの第2の前記N個のフラクショナルワードを第2の前記不揮発性メモリセルのN個の面にプログラミングすることと,を更に含む,請求項1に記載の不揮発性メモリ装置。
【請求項3】
前記それぞれのワードのデータのN個のフラクショナルワードのそれぞれを前記不揮発性メモリセルのN個の面の異なる1つの面にプログラミングするコントローラの構成は,
第1の前記複数のワードのデータに対する前記N個のフラクショナルワードを前記不揮発性メモリセルのN個の面にプログラミングすることと,その後,
第2の前記複数のワードのデータに対する前記N個のフラクショナルワードを前記不揮発性メモリセルのN個の面にプログラミングすることと,を更に含む,請求項1に記載の不揮発性メモリ装置。
【請求項4】
前記不揮発性メモリセルのN個の面のただ1つの面の前記ゲート線の1つ以上に,いつでも選択的に電圧を供給するよう構成されたチャージポンプを更に含む,請求項1に記載の不揮発性メモリ装置。
【請求項5】
前記ゲート線に電圧を選択的に提供するチャージポンプであって,前記コントローラは,前記不揮発性メモリセルのN個の面のただ1つの面の前記ゲート線の1つ以上に,いつでも選択的に前記電圧を供給するよう前記チャージポンプを制御するように構成された,チャージポンプを更に含む,請求項1に記載の不揮発性メモリ装置。
【請求項6】
前記不揮発性メモリセルのN個の面のそれぞれは,前記不揮発性メモリセルにすぐ隣接するソース線デコーダ回路を更に含む,請求項1に記載の不揮発性メモリ装置。
【請求項7】
不揮発性メモリセルのN個の面であって,Nは,1より大きい整数であり,不揮発性メモリセルのそれぞれの面は,行及び列に構成された複数のメモリセルを含み,該N個の面のそれぞれは,該N個の面のそれぞれにおける該メモリセルの該行の1つに亘ってそれぞれ延在し,かつ該行の該メモリセルの第1のゲートを一緒に直接接続するが,該不揮発性メモリセルのN個の面の他の面には延在しない第1のゲート線を含み,前記N個の面は,前記N個の面のそれぞれにおける前記メモリセルの前記行の1つに亘ってそれぞれが延在し,かつ該行の該メモリセルの第2のゲートを一緒に直接接続する第2のゲート線を含む,不揮発性メモリセルのN個の面を含む,不揮発性メモリ装置を動作させる方法であって,
複数のワードのデータのそれぞれをN個のフラクショナルワードに分割することと,
それぞれのワードのデータの該N個のフラクショナルワードのそれぞれを該不揮発性メモリセルのN個の面の異なる1つの面にプログラミングすることと,を含む,方法。
【請求項8】
前記プログラミングすることは,
前記複数のワードのデータのそれぞれに対する第1の前記N個のフラクショナルワードを第1の前記不揮発性メモリセルのN個の面にプログラミングすることと,その後,
前記複数のワードのデータのそれぞれの第2の前記N個のフラクショナルワードを第2の前記不揮発性メモリセルのN個の面にプログラミングすることと,を更に含む,請求項7に記載の方法。
【請求項9】
前記プログラミングすることは,
第1の前記複数のワードのデータに対する前記N個のフラクショナルワードを前記不揮発性メモリセルのN個の面にプログラミングすることと,その後,
第2の前記複数のワードのデータに対する前記N個のフラクショナルワードを前記不揮発性メモリセルのN個の面にプログラミングすることと,を更に含む,請求項7に記載の方法。
【請求項10】
前記プログラミングすることは,前記不揮発性メモリセルのN個の面のただ1つの面の前記ゲート線の1つ以上に,いつでもチャージポンプから選択的に電圧を供給することを,更に含む,請求項7に記載の方法。
【請求項11】
前記N個のフラクショナルワードに対してプログラミングするビット数は,前記フラクショナルワードのそれぞれのビットサイズより小さく,前記N個のフラクショナルワードのそれぞれをプログラミングすることは,単一のプログラミング動作で実行される,請求項7に記載の方法。
【請求項12】
前記複数のワードの1つは,第1及び第2のハーフワードを含み,該第1のハーフワードは,データパターン「1」を含み,前記方法は,該第2のハーフワードのプログラミングを有効化することを更に含む,請求項7に記載の方法。
【請求項13】
前記フラクショナルワードの1つは,データパターン「1」を含み,前記方法は,前記1つのフラクショナルワードのプログラミングを無効化することを更に含む,請求項7に記載の方法。
【請求項14】
不揮発性メモリ装置であって,
不揮発性メモリセルのN個の面であって,Nは,1より大きい整数であり,不揮発性メモリセルのそれぞれの面は,行及び列に構成された複数のメモリセルを含み,該N個の面のそれぞれは,該N個の面のそれぞれにおける該メモリセルの該行に亘って延在するゲート線を含む,不揮発性メモリセルのN個の面と,
コントローラであって,
複数のワードのデータのそれぞれをN個のフラクショナルワードに分割し,
それぞれのワードのデータの該N個のフラクショナルワードのそれぞれを,プログラミング電流を使い,かつプログラム時間内に,1つの該不揮発性メモリセルのN個の面にプログラミングし,
該不揮発性メモリセルのそれぞれに対して該プログラミング電流を係数で変動させ,
該不揮発性メモリセルのそれぞれに対して該係数で該プログラム時間を反比例して変動させる,ように構成されたコントローラと,を含む,不揮発性メモリ装置。
【請求項15】
前記係数は,前記ワードのデータの1つのビット数又は前記フラクショナルワードの1つのビット数に比例し,かつプログラミングするビット数に反比例する,請求項14に記載の不揮発性メモリ装置。
【請求項16】
前記N個のフラクショナルワードは,別個にかつ同時にプログラミングされる,請求項14に記載の不揮発性メモリ装置。
【請求項17】
複数の前記N個のフラクショナルワードは,別個にかつ同時にプログラミングされる,請求項14に記載の不揮発性メモリ装置。
【請求項18】
不揮発性メモリ装置であって,
第1及び第2のメモリアレイであって,該メモリアレイのそれぞれは,不揮発性メモリセルのN個の面を含み,Nは,1より大きい整数であり,不揮発性メモリセルのそれぞれの面は,行及び列に構成された複数のメモリセルを含み,該N個の面のそれぞれは,該N個の面のそれぞれにおける該メモリセルの該行に亘ってそれぞれ延在し,かつ該行の該メモリセルの第1のゲートを一緒に直接接続するが,該不揮発性メモリセルのN個の面の他の面には延在しない第1のゲート線を含み,前記N個の面は,前記N個の面のそれぞれにおける前記メモリセルの前記行の1つに亘ってそれぞれが延在し,かつ該行の該メモリセルの第2のゲートを一緒に直接接続する第2のゲート線を含む,第1及び第2のメモリアレイと,
コントローラであって,
複数のワードのデータのそれぞれをN個のフラクショナルワードに分割し,
それぞれのワードのデータの該N個のフラクショナルワードのそれぞれを該不揮発性メモリセルのN個の面の異なる1つの面にプログラミングする,ように構成された,コントローラと,
該第1のメモリアレイの該メモリセルのアドレスをデコードするための,第1のロウデコーダ及び第1のカラムデコーダと,
該第2のメモリアレイの該メモリセルのアドレスをデコードするための,第2のロウデコーダ及び第2のカラムデコーダと,
該第1及び第2のメモリアレイの両方の該メモリセルのアドレスをデコードするための,該第1のメモリアレイと該第2のメモリアレイとの間に配置される,ソース線デコーダと,を含む,不揮発性メモリ装置。
【請求項19】
前記第1のロウデコーダ及び前記第1のカラムデコーダは,前記第1のメモリアレイにすぐ隣接し,前記第2のロウデコーダ及び前記第2のカラムデコーダは,前記第2のメモリアレイにすぐ隣接する,請求項18に記載の不揮発性メモリ装置。
【請求項20】
前記ソース線デコーダは,前記第1のメモリアレイにすぐ隣接し,前記第2のメモリアレイにすぐ隣接する,請求項19に記載の不揮発性メモリ装置。」
第5 引用文献,引用発明等
1 引用文献1について
(1)引用文献1の記載事項
原査定の拒絶の理由で引用された,特表平10-500801号公報(以下,「引用文献1」という。)には,図面とともに,次の記載がある。(下線は当審において付加した。以下同じ。)
ア 「技術分野
この発明は半導体の電気的に消去可能な読出専用メモリ(EEPROM)に関し,特にそのような装置の内部アーキテクチャに関する。」(第8頁3?5行)
イ 「十分な特徴を持つEEPROMメモリシステムは記憶セルのコアアレイを含み,各々のセルは,可変しきい値NMOSトランジスタと直列の選択トランジスタを含む。アレイは行および列に編成され,行および列の交点は記憶セルのアドレス位置を含む。」(第8頁27行?第9頁2行)
ウ 「セル選択トランジスタ21の各々は,直列に接続された可変しきい値トランジスタ19とともに,1ビットの情報をストアすることが可能な1つのメモリセルを構成する。」(第9頁6?8行)
エ 「発明の開示
この発明は,十分な特徴を持つ構成でセクタ消去可能なEEPROMのための新しい内部アーキテクチャを提供する。このようなEEPROMのメモリアレイはメモリページに区分分けされ,各メモリページはさらに複数の選択的に消去可能なページセクタに分割される。各ページセクタは,複数の個々に読出アドレス可能な多バイトデータワードを含む。ページセクタは最小のプログラムアドレス可能なデータユニットである。」(第11頁20?26行)
オ 「この発明のアーキテクチャは,1つのメモリコアの行に物理的に対応する,1つのメモリページ内のページセクタの何れかまたはすべてを同時にプログラムしかつ消去することができる。」(第12頁19?21行)
カ 「図2を参照して,この発明のEEPROMアーキテクチャに特有のメモリコア編成がメモリページ,すなわち1行内のすべての記憶セルを2,または4以上のページセクタ33に分割する。各記憶セルは,可変しきい値記憶トランジスタ24に直列に接続されたセル選択トランジスタ22を含む。好ましいEEPROMアーキテクチャは16ビットまたは32ビットの内部データワードアーキテクチャを用い,一方8ビットの外部バイト読出/書込アクセス可能性を維持する。新しいコア編成はバイトまたはワードによってではなくページセクタ33によってビット線をグループ化し,各ページセクタ33は多データワードからなるので,バイト選択線およびバイト選択トランジスタはもはや用いられない。」(第13頁24行?第14頁5行)
キ 「各ページセクタ33内のデータビットはランクにより構成され,等しいランクのビットはともにブロックにグループ化される。ビットの各グループがランク7のビットまで,ランク0の1ビット,ランク1の1ビット,ランク2の1ビットなどからなるように,バイトによってビットをグループ化した先行技術とは違って,この発明では,各ページセクタ33が32個の16ビットワードからなる場合,各ページセクタ33は16個のビット線ブロック31に分割され,各ビット線ブロックは等しいランクの32ビットからなる。たとえば,ページセクタ33内のランク0のビットすべてがビット線ブロック0,31内に連続してグループ化され,図示されていないが,同じページセクタ33内のランク1のビットすべてがビット線ブロック1内でグループ化され,16ビット幅のワード編成の場合においてはビット線ブロック15,35まで連続して同様にグループ化される。」(第14頁10?22行)
ク 「この発明は,多バイトワードにより構成される内部データアーキテクチャを有するが,これはシステムユーザとはバイトで交信する。図3に示されるように,この発明の回路は一連のマルチプレクシング回路75によってこれを達成し,このマルチプレクシング回路は,多バイトワードのうちどのバイトがシステムユーザとデマルチプレクシング回路79とに送り出されるかを選択し,システムユーザからロードインされたバイトサイズのデータを受入れ,書込キャッシュ83の多書込クロックインプリメンテーションによって,連続的なバイトサイズのデータの塊を多バイトデータワードにグループ化する。」(第15頁5?12行)
ケ 「書込ステートマシン77は,プログラムおよび消去サイクルのさまざまな読出段階および書込段階と,以下に説明されるようにセルを適切にプログラムしかつ消去するのに必要なタイミングおよび電圧とを制御する。」(第16頁1?4行)
コ 「図3を参照して,メモリコアはメモリページセグメンテーションに従ってセグメント化される。Xセレクトデコーダ55からくるワード線57がメモリページを規定し,すべてのワード線ラッチバンク51から54とメモリセクタ59から62とに結合される。メモリセクタ59から62の各々は多数のページセクタからなり,各々のページセクタはページセクタセンス線99から102により個々に規定される。ワード線ラッチバンク51から54はそれ自身のページセクタセンス線99から102を介してその対応するメモリセクタ59から62にのみ結合される。」(第18頁5?12行)
サ 「プログラム命令はユーザ駆動のロードサイクルで始まり,この間にシステムユーザからの入力データは,先行技術のように高電圧ページに直接にロードされるのではなく低電圧SRAM書込キャッシュ83にロードされる。書込キャッシュ83はワード84にバイトフラグ85を加えたものにより編成されるが,バイト書込可能であるので,ユーザがバイトでデータを入力した場合は,入力デマルチプレクサ79は書込キャッシュに下位アドレスビット95による決定に応じた適切なバイトを与え,多バイトのワードに構成させる。」(第19頁23行?第20頁2行)
シ 「ロードサイクルの始めに,ページセクタフラグ47から50すべてはリセットされ,これはワード線ラッチバンク51から54のいずれも,したがってページセクタのいずれも能動化されないことを意味する。少なくとも1バイトが書込キャッシュ83のページセクタにロードされた場合,それに対応するページセクタフラグ47から50がセットされ,それによってワード線ラッチバンクを能動化し,これは,ページセクタセンス線99から102により規定される対応するコアメモリページセクタを制御する。ロードサイクルは先行技術のようにタイムアウト期間プロトコルによって終了する。 この瞬間から,プログラム制御は書込ステートマシン77に属する。WSMは内部ワードアドレスビットを駆動することができ,これによってY選択パストランジスタ63から66を介して書込キャッシュ83と選択されたコアメモリページとを掃引する。」(第20頁16?27行)
ス 図2には,以下の内容が記載されていると認められる。
可変しきい値記憶トランジスタ24に直列に接続されたセル選択トランジスタ22からなる記憶セルを備えた2つ以上のページセクタ33であって,当該ページセクタ33は,行及び列に構成された複数の当該記憶セルを含み,該ページセクタのそれぞれは,該ページセクタのそれぞれにおける該記憶セルを構成する可変しきい値記憶トランジスタ24の該ワード線方向の1つに亘ってそれぞれ延在し,かつ該ワード線方向の該可変しきい値記憶トランジスタのゲートを一緒に直接接続するが,該記憶セルを含む他のページセクタには延在しない可変しきい値記憶トランジスタのゲート線26を含み,前記ページセクタは,前記2つ以上のページセクタのそれぞれにおける前記記憶セルの前記セル選択トランジスタ22のワード線方向の1つに亘ってそれぞれが延在し,かつ該行の該記憶セルの前記セル選択トランジスタのゲートを一緒に直接接続するワード線n41を含む,2つ以上のページセクタを備えたEEPROM。
セ 上記クないしシに記載された事項から,図3には,以下の内容が記載されていると認められる。
ユーザがバイトでデータを入力した場合に,書込キャッシュ83に下位アドレスビット95による決定に応じた適切なバイトを与え,多バイトのワードに構成させる入力デマルチプレクサ79と,少なくとも1バイトが書込キャッシュ83のページセクタにロードされた場合,それに対応するページセクタフラグ47?50がセットされ,それによってワード線ラッチバンク51?54を能動化し,ページセクタセンス線99?102により規定される対応するコアメモリページセクタ59?62を制御し,その後,プログラム制御を担う書込ステートマシン77を備えたEEPROM。
(2)引用装置発明1-1
前記(1)より,引用文献1には次の発明(以下,「引用装置発明1-1」という。)が記載されていると認められる。
可変しきい値記憶トランジスタに直列に接続されたセル選択トランジスタからなる記憶セルを備えた2つ以上のページセクタであって,当該ページセクタは,行及び列に構成された複数の当該記憶セルを含み,該ページセクタのそれぞれは,該ページセクタのそれぞれにおける該記憶セルを構成する可変しきい値記憶トランジスタの該ワード線方向の1つに亘ってそれぞれ延在し,かつ該ワード線方向の該可変しきい値記憶トランジスタのゲートを一緒に直接接続するが,該記憶セルを含む他のページセクタには延在しない可変しきい値記憶トランジスタのゲート線を含み,前記ページセクタは,前記2つ以上のページセクタのそれぞれにおける前記記憶セルの前記セル選択トランジスタのワード線方向の1つに亘ってそれぞれが延在し,かつ該行の該記憶セルの前記セル選択トランジスタのゲートを一緒に直接接続するワード線を含む,2つ以上のページセクタと,記憶セルを適切にプログラムしかつ消去するのに必要なタイミングと電圧を制御する書込みステートマシンを備えたEEPROM。
(3)引用装置発明1-2
前記(1)より,引用文献1には次の発明(以下,「引用装置発明1-2」という。)が記載されていると認められる。
2または4以上のページセクタに分割されたメモリページと,可変しきい値記憶トランジスタに直列に接続されたセル選択トランジスタからなる記憶セルを備えた2つ以上のページセクタであって,当該ページセクタは,行及び列に構成された複数の当該記憶セルを含み,該ページセクタのそれぞれは,該ページセクタのそれぞれにおける該記憶セルを構成する可変しきい値記憶トランジスタの該ワード線方向の1つに亘ってそれぞれ延在し,かつ該ワード線方向の該可変しきい値記憶トランジスタのゲートを一緒に直接接続するが,該記憶セルを含む他のページセクタには延在しない可変しきい値記憶トランジスタのゲート線を含み,前記ページセクタは,前記2つ以上のページセクタのそれぞれにおける前記記憶セルの前記セル選択トランジスタのワード線方向の1つに亘ってそれぞれが延在し,かつ該行の該記憶セルの前記セル選択トランジスタのゲートを一緒に直接接続するワード線を含む,2つ以上のページセクタと,記憶セルを適切にプログラムしかつ消去するのに必要なタイミングと電圧を制御する書込みステートマシンを備えたEEPROM。
(4)引用方法発明1
前記(1)より,引用文献1には次の発明(以下,「引用方法発明1」という。)が記載されていると認められる。
可変しきい値記憶トランジスタに直列に接続されたセル選択トランジスタからなる記憶セルを備えた2つ以上のページセクタであって,当該ページセクタは,行及び列に構成された複数の当該記憶セルを含み,該ページセクタのそれぞれは,該ページセクタのそれぞれにおける該記憶セルを構成する可変しきい値記憶トランジスタの該ワード線方向の1つに亘ってそれぞれ延在し,かつ該ワード線方向の該可変しきい値記憶トランジスタのゲートを一緒に直接接続するが,該記憶セルを含む他のページセクタには延在しない可変しきい値記憶トランジスタのゲート線を含み,前記ページセクタは,前記2つ以上のページセクタのそれぞれにおける前記記憶セルの前記セル選択トランジスタのワード線方向の1つに亘ってそれぞれが延在し,かつ該行の該記憶セルの前記セル選択トランジスタのゲートを一緒に直接接続するワード線を含む,2つ以上のページセクタと,セルを適切にプログラムしかつ消去するのに必要なタイミングと電圧を制御する書込みステートマシンを備えたEEPROMを動作させる方法。
2 引用文献2について
(1)引用文献2の記載事項
原査定の拒絶の理由で引用された,特開2006-79796号公報(以下,「引用文献2」という。)には,図面とともに,次の記載がある。
ア 「【技術分野】
【0001】
この発明は,半導体記憶装置において高速かつ正確にデータを読出すためのデータ読出に関連する部分の構成に関し,特に,不揮発性半導体記憶装置における高速データ読出を実現するための構成に関する。」
イ 「【0045】
(中略)
[実施の形態2]
図5は,図1に示すメモリアレイ1およびデコード回路5aおよび5bの構成をより具体的に示す図である。図5においては,メモリアレイ1のメモリブロックMBAおよびMBBのうちの1つのメモリブロックにおける構成を示す。メモリブロックMB(MBAまたはMBB)は,8個のメモリマットMM0U-MM3UおよびMM0L-MM3Lを含む。これらのメモリマットMM0U-MM3UおよびMM0L-MM3Lは,それぞれ情報(データ)ビットを格納する情報ビット領域IBRと,パリティビットを格納するパリティ領域PBRを含む。情報ビット領域IBRには,32本のビット線(サブビット線)を含むビット線ブロックが16個設けられ,合計512本のビット線(サブビット線)が配置される。」
ウ 「【0052】
メモリマットMM0U-MM3UおよびMM0L-MM3Lの間に,ソース線ドライバ部SLD0-SLD2が設けられる。これらのソース線ドライバ部SLD0-SLD2は,データの書込または消去時に,ソース線に対し所定の電圧を供給する。データ読出時においては,ソース線ドライバ部SLD0-SLD2は,対応のメモリマットのソース線を接地電圧レベルに維持する。メモリマットMM0U-MM3UおよびMM0L-MM3Lに,均等にパリティビットを分散して格納することにより,以下の効果を得ることができる。」
(2)引用発明2
前記(1)より,引用文献2には次の発明(以下,「引用発明2」という。)が記載されていると認められる。

2つのメモリマットの間に,ソース線ドライバ部が設けられたメモリアレイを備えた不揮発性半導体記憶装置。
3 引用文献3について
(1)引用文献3の記載事項
原査定の拒絶の理由で引用された,特開2011-14205号公報(以下,「引用文献3」という。)には,図面とともに,次の記載がある。
ア 「【技術分野】
【0001】
本発明は,不揮発性半導体記憶装置に関する。特に,書込み時に非選択のメモリセルへの影響を防ぐ書込みディスターブ防止機能を有するフラッシュメモリ装置に関する。」
イ 「【0036】
ワード線WL31がハイレベルとなりフラッシュメモリセル(M30?M33)が選択された状態における,書込みデータD0?D3の値の違いによる動作および動作時の電流について以下に説明する。
【0037】
(1-1)書込みデータ信号(D0?D3)の値が“0000”の場合
スイッチトランジスタ(N0?N3)は,全てONとなり,フラッシュメモリセル(M30?M33)へ電流が流れ,書込みが行われる。書込みに必要な電流は,フラッシュメモリセル(M30?M33)の4つのメモリセルを流れる電流であるため,合計400uAとなる。書込みデータ信号(D0?D3)は,全て0であることより,書込み電圧生成回路(C60?C63)は全て動作する。ソース線SL31からメモリセル(M30?M33)を通って基準電位GNDに流れる出力負荷電流の能力は,ソース線SL31の電圧を5.0Vとしたときに,400uA流すことが可能となる。ソース線SL31の電圧は,フラッシュメモリセルアレイ(M30?M33)の全てへ電流が流れるため5.0vとなる。
【0038】
(1-2)書込みデータ信号(D0?D3)の値が“1111”の場合
スイッチトランジスタ(N0?N3)は,全てオフとなり,メモリセル(M30?M33)へ電流が流れず書込みが発生しない。書込みが発生しないため,書込みに必要な電流は,0uAである。また,書込み電圧生成回路(C60?C63)は,全て停止し,メモリセルアレイ(M30?M33)へは電流が流れない。書込み電圧生成回路(C60?C63)の出力は,0vである。
【0039】
(1-3)書込みデータ信号(D0?D3)の値が“0101”の場合
スイッチトランジスタ(N0?N3)は,スイッチトランジスタ(N0,N2)がオンし,トランジスタN1,N3がオフとなり,メモリセル(M30,M32)へ電流が流れ書込みが行われる。一方,メモリセル(M31,M33)は,電流が流れないため書込みは行われない。書込みに必要な電流は,メモリセル(M30,M32)を流れる電流であるため,合計200uAとなる。出力負荷電流の能力は,書込み電圧生成回路(C60,C62)が動作するため200uA@出力レベル5.0vとなる。また,書込み電圧生成回路(C60,C62)の出力は,メモリセル(M30,M32)へ電流が流れるため5.0vである。上記(1)?(3)より実施例1では,ソース線電圧を一定に保ち書込みディスターブを軽減すると共に,(1)の場合を除き従来技術より消費電流を低減することができる。」
(2)引用発明3
前記(1)より,引用文献3には次の発明(以下,「引用発明3」という。)が記載されていると認められる。
不揮発性半導体記憶装置においてメモリセルに書込み動作を行う際,ソース線の電圧を5.0Vとしたとき,書込みデータが“0000”の場合は400uA,“1111”の場合は0uA,“0101”の場合は200uAとなる,書込みデータの値の違いによる動作時の電流が変化する書込み電流制御技術。
4 引用文献4について
(1)引用文献4の記載事項
原査定の拒絶の理由で引用された,特開2006-331501号公報(以下,「引用文献4」という。)には,図面とともに,次の記載がある。
ア 「【技術分野】
【0001】
この発明は,半導体記憶装置に関する。例えば,フローティングゲートとコントロールゲートとを有するMOSトランジスタを含む半導体メモリに関する。
【背景技術】
【0002】
従来から,不揮発性半導体メモリとして,NOR型フラッシュメモリやNAND型フラッシュメモリが知られており,広く使用されている。また近年では,NOR型フラッシュメモリとNAND型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている(例えば非特許文献1参照,以下2Trフラッシュメモリと呼ぶ)。」
イ 「【0009】
この発明の第1の実施形態に係る半導体記憶装置について図1を用いて説明する。図1は,本実施形態に係るLSIのブロック図である。図示するように,LSI10は4つメモリコア部11?14,アドレスバッファ15,制御部16,書き込み回路17,センスアンプ18,ブロックデコーダ19,電圧発生回路20,グローバルロウデコーダ21a,21b,グローバルカラムゲート22a,22b,ローカルカラムゲート駆動部23a,23b,グローバルカラムゲート駆動部24,及びカラムデコーダ25を備えている。
【0010】
メモリコア部11?14はNOR型のフラッシュメモリセルを備えており,それぞれ同一の構成とされている。各メモリコア部11?14は,メモリセルアレイ26,ローカルロウデコーダ27,ローカルカラムゲート28,及びウェルデコーダ29を備えている。」
ウ 図1には,以下の内容が記載されていると認められる。
メモリセルアレイ26に隣接してローカルロウデコーダ27,ローカルカラムゲート28が配置された不揮発性半導体メモリ。
(2)引用発明4
前記(1)より,引用文献4には次の発明(以下,「引用発明4」という。)が記載されていると認められる。

メモリセルアレイに隣接してロウデコーダ,カラムゲートが配置された不揮発性半導体メモリ。
第6 対比・判断
1 本願発明1について
(1)本願発明1と引用装置発明1-1の対比
ア 引用装置発明1-1の「EEPROM」は,「不揮発性メモリ装置」と呼び得るのものである。
イ 引用装置発明1-1の「可変しきい値記憶トランジス」は不揮発性を有するものなので,引用装置発明1-1の「可変しきい値記憶トランジスタに直列に接続されたセル選択トランジスタからなる記憶セル」は,本願発明1の「不揮発性メモリセル」に相当する。
ウ 引用装置発明1-1の「ページセクタ」は,可変しきい値記憶トランジスタに直列に接続されたセル選択トランジスタからなる記憶セルを備え,当該ページセクタは,行及び列に構成された複数の当該記憶セルを含むから,前記イを考慮すると,本願発明1の「不揮発性メモリセルのそれぞれの面」に相当し,「ページセクタ」は2以上であるから,本願発明1の「不揮発性メモリセルのN個の面であって,Nは,1より大きい整数であり,不揮発性メモリセルのそれぞれの面は,行及び列に構成された複数のメモリセルを含み」の点で一致する。
エ 引用装置発明1-1の「可変しきい値記憶トランジスタ」は,前記イを考慮すると,本願発明1の「不揮発性メモリセル」の構成要素であり,引用装置発明1-1の「可変しきい値トランジスタのワード線方向」は,本願発明1の「行」方向に相当するので,引用装置発明1-1の「ページセクタのそれぞれは,該ページセクタのそれぞれにおける該記憶セルを構成する可変しきい値記憶トランジスタの該ワード線方向の1つに亘ってそれぞれ延在し,かつ該ワード線方向の該可変しきい値記憶トランジスタのゲートを一緒に直接接続するが,該記憶セルを含む他のページセクタには延在しない可変しきい値記憶トランジスタのゲート線を含」む点は,前記ウを考慮すると,本願発明1の「該N個の面のそれぞれは,該N個の面のそれぞれにおける該メモリセルの該行の1つに亘ってそれぞれ延在し,かつ該行の該メモリセルの第1のゲートを一緒に直接接続するが,該不揮発性メモリセルのN個の面の他の面には延在しない第1のゲート線を含」む点で一致する。
オ 引用装置発明1-1の「セル選択トランジスタ」は,前記イを考慮すると,本願発明1の「不揮発性メモリセル」の構成要素であり,引用装置発明1-1の「セル選択トランジスタのワード線方向」は,本願発明1の「行」方向に相当するので,引用装置発明1-1の「2つ以上のページセクタのそれぞれにおける前記記憶セルの前記セル選択トランジスタのワード線方向の1つに亘ってそれぞれが延在し,かつ該行の該記憶セルの前記セル選択トランジスタのゲートを一緒に直接接続するワード線を含む」点は,前記ウを考慮すると,本願発明1の「N個の面は,前記N個の面のそれぞれにおける前記記憶セルの前記行の1つに亘ってそれぞれが延在し,かつ該行の該メモリセルの第2のゲートを一緒に直接接続する第2のゲート線を含む」点で一致する。
すると,本願発明1と引用装置発明1-1とは,下記カの点で一致し,下記キの点で相違する。
カ 一致点
不揮発性メモリ装置であって,
不揮発性メモリセルのN個の面であって,Nは,1より大きい整数であり,不揮発性メモリセルのそれぞれの面は,行及び列に構成された複数のメモリセルを含み,該N個の面のそれぞれは,該N個の面のそれぞれにおける該メモリセルの該行の1つに亘ってそれぞれ延在し,かつ該行の該メモリセルの第1のゲートを一緒に直接接続するが,該不揮発性メモリセルのN個の面の他の面には延在しない第1のゲート線を含み,前記N個の面は,前記N個の面のそれぞれにおける前記メモリセルの前記行の1つに亘ってそれぞれが延在し,かつ該行の該メモリセルの第2のゲートを一緒に直接接続する第2のゲート線を含む,不揮発性メモリセルのN個の面を含む,不揮発性メモリ装置。
キ 相違点
本願発明1は,複数のワードのデータのそれぞれをN個のフラクショナルワードに分割し,それぞれのワードのデータの該N個のフラクショナルワードのそれぞれを該不揮発性メモリセルのN個の面の異なる1つの面にプログラミングするように構成された,コントローラを含むのに対して,引用装置発明1-1では,当該コントローラを有しない点。
(2)相違点についての検討
当該相違点に関する,複数のワードのデータのそれぞれをN個のフラクショナルワードに分割し,それぞれのワードのデータの該N個のフラクショナルワードのそれぞれを該不揮発性メモリセルのN個の面の異なる1つの面にプログラミングするように構成されたコントローラは,いずれの引用文献にも記載されておらず,またその示唆もない。
引用装置発明1-1のプログラミング技術は,「多バイトワードにより構成される内部アーキテクチャを有する」(前記1(1)ク参照)ものであり,「ユーザがバイトでデータを入力した場合は,入力デマルチプレクサ79は書込キャッシュに下位アドレスビット95による決定に応じた適切なバイトを与え,多バイトのワードに構成させる。」(前記1(1)サ参照)ことから,ワードとしては大きなデータをプログラムするプログラミング技術が開示されている。他方,本願発明1の「複数のワードのデータのそれぞれをN個のフラクショナルワードに分割し,それぞれのワードのデータの該N個のフラクショナルワードのそれぞれを該不揮発性メモリセルのN個の面の異なる1つの面にプログラミングする」,いわゆるフラクショナルワードプラグミングは,ワードを分割して小さなデータとしてプログラミングする手法を指向しており,両プログラミング技術は単に異なる手法というだけでなく,むしろ相反する方向性をもった技術と解される。したがって,引用装置発明1-1に基づいて,本願発明1を想到することには阻害事由が存在する。
また,本願発明1は,当該コントーラを備える事により,以下の様な格別な効果を奏する。
たとえば,N=2の場合には,第1のゲート線に含まれる結合ゲート線CGと消去ゲート線EGとは,任意の所与の行の半分に亘ってしか延在しない。つまり,プログラム動作中,チャージポンプはこれらの線の中で,メモリセルの行の半分に対する高電圧を供給するだけでよい。消去動作に対しても同じ事がいえる。したがって,はるかに小さいサイズのチャージポンプを利用でき,チップ上のスペースを大幅に節約できる。他の利点は,チャージポンプが行の半分にだけ高電圧を供給するのではなく,行全体に亘って高電圧を供給する場合,チャージポンプが消費する電力量がより少なくて済むことである。更に他の利点は,それぞれの面A/Bに対するそれぞれのセクタのプログラミング時間が単一面の構成と同じことである。このアーキテクチャは,単一面の場合と同じプログラムディスターブ時間を維持する(ディスターブ時間とは,同じ選択セクタ内の非選択セルをディスターブする時間のことをいう。)一方,ローエリアオーバーヘッド(同じワード線を共有し,高電圧デコーダを共有するため)と,高性能(それぞれの面に対して別個のソース線デコーダ)とを維持することが可能となる(本願明細書【0015】参照)。
そして,引用文献2ないし4には,相違点にかかるプログラミング技術についての記載も示唆もない。
(3)まとめ
よって,本願発明1は,引用文献1ないし4に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
2 本願発明2ないし6について
本願発明2ないし6は,本願発明1の発明特定事項を全て含みさらに他の発明特定事項を付加したものに相当するから,前記1のとおり,本願発明1が引用文献1ないし4に記載された発明に基づいて当業者が容易に発明をすることができたとはいえない以上,本願発明2ないし6についても,引用文献1ないし4に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
3 本願発明7について
(1)本願発明7と引用方法発明1の対比
本願発明7は,本願発明1の動作方法に関する発明であるから,前記1(1)アないしオを考慮すると,本願発明7と引用方法発明1とは,下記アの点で一致し,下記イの点で相違する。
ア 一致点
不揮発性メモリセルのN個の面であって,Nは,1より大きい整数であり,不揮発性メモリセルのそれぞれの面は,行及び列に構成された複数のメモリセルを含み,該N個の面のそれぞれは,該N個の面のそれぞれにおける該メモリセルの該行の1つに亘ってそれぞれ延在し,かつ該行の該メモリセルの第1のゲートを一緒に直接接続するが,該不揮発性メモリセルのN個の面の他の面には延在しない第1のゲート線を含み,前記N個の面は,前記N個の面のそれぞれにおける前記メモリセルの前記行の1つに亘ってそれぞれが延在し,かつ該行の該メモリセルの第2のゲートを一緒に直接接続する第2のゲート線を含む,不揮発性メモリセルのN個の面を含む,不揮発性メモリ装置を動作させる方法。
イ 相違点
本願発明7は,複数のワードのデータのそれぞれをN個のフラクショナルワードに分割することと,それぞれのワードのデータの該N個のフラクショナルワードのそれぞれを該不揮発性メモリセルのN個の面の異なる1つの面にプログラミングすることとを含むのに対して,引用方法発明1には,当該プログミングについて明記されていない点。
(2)相違点についての検討
当該相違点に関する,複数のワードのデータのそれぞれをN個のフラクショナルワードに分割し,それぞれのワードのデータの該N個のフラクショナルワードのそれぞれを該不揮発性メモリセルのN個の面の異なる1つの面にプログラミングすることは,いずれの引用文献にも記載されておらず,またその示唆もない。
また,本願発明1と同様に,引用方法発明1から本願発明7を想到する点についての阻害事由,発明の効果が認められる(前記1(2)参照)。

(3)まとめ
よって,本願発明7は,引用文献1ないし4に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
4 本願発明8ないし13について
本願発明8ないし13は,本願発明7の発明特定事項を全て含みさらに他の発明特定事項を付加したものに相当するから,前記3のとおり,本願発明7が引用文献1ないし4に記載された発明に基づいて当業者が容易に発明をすることができたとはいえない以上,本願発明8ないし13についても,引用文献1ないし4に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
5 本願発明14について
(1)本願発明14と引用装置発明1-1の対比
前記1(1)アないしオを考慮すると,本願発明14と引用装置発明1-1とは,下記アの点で一致し,下記イの点で相違する。
ア 一致点
不揮発性メモリ装置であって,
不揮発性メモリセルのN個の面であって,Nは,1より大きい整数であり,不揮発性メモリセルのそれぞれの面は,行及び列に構成された複数のメモリセルを含み,該N個の面のそれぞれは,該N個の面のそれぞれにおける該メモリセルの該行に亘って延在するゲート線を含む,不揮発性メモリセルのN個の面を含む,不揮発性メモリ装置。
イ 相違点
本願発明14は,複数のワードのデータのそれぞれをN個のフラクショナルワードに分割し,それぞれのワードのデータの該N個のフラクショナルワードのそれぞれを,プログラミング電流を使い,かつプログラム時間内に,1つの該不揮発性メモリセルのN個の面にプログラミングし,該不揮発性メモリセルのそれぞれに対して該プログラミング電流を係数で変動させ,該不揮発性メモリセルのそれぞれに対して該係数で該プログラム時間を反比例して変動させる,ように構成されたコントローラを含むのに対して,引用装置発明1-1には,当該コントローラを含まない点。
(2)相違点についての検討
当該相違点に関する,複数のワードのデータのそれぞれをN個のフラクショナルワードに分割し,それぞれのワードのデータの該N個のフラクショナルワードのそれぞれを,プログラミング電流を使い,かつプログラム時間内に,1つの該不揮発性メモリセルのN個の面にプログラミングし,該不揮発性メモリセルのそれぞれに対して該プログラミング電流を係数で変動させ,該不揮発性メモリセルのそれぞれに対して該係数で該プログラム時間を反比例して変動させるように構成されたコントローラについて,引用文献1ないし4には記載も示唆もされていない。
また,当該相違点のうち「複数のワードのデータのそれぞれをN個のフラクショナルワードに分割し,それぞれのワードのデータの該N個のフラクショナルワードのそれぞれを,プログラミング電流を使い,かつプログラム時間内に,1つの該不揮発性メモリセルのN個の面にプログラミング」する点については,本願発明1で検討とした内容と同様な阻害事由が存在する(前記1(2)参照)。
さらに,本願発明14は,当該コントローラを有することにより,プログラミング動作毎の順次計時される有効化及びクリーンアップタイミングなどの前後プログラミング時間が減少し,これにより,プログラムデータレート(すなわち,前後プログラミング時間を増加させずにある時間量にプログラミングされる同じビット数)が効果的に上昇する等,格別な効果を奏する(本願明細書【0023】)。

(3)まとめ
よって,本願発明14は,引用文献1ないし4に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
6 本願発明15ないし17について
本願発明15ないし17は,本願発明14の発明特定事項を全て含みさらに他の発明特定事項を付加したものに相当するから,前記5のとおり,本願発明14が引用文献1ないし4に記載された発明に基づいて当業者が容易に発明をすることができたとはいえない以上,本願発明15ないし17についても,引用文献1ないし4に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
7 本願発明18について
(1)本願発明18と引用装置発明1-2の対比

ア 本願発明18は,「不揮発性メモリセルのN個の面」については,本願発明1と同じ構成であり,また,引用装置発明1-2は,「ページセクタを2または4以上含むメモリページ」を備える点以外は,引用装置発明1-1と同じ構成であるから,本願発明18と引用装置発明1-2とを対比するにあたり,本願発明1と引用装置発明1-1の対比した前記1(1)を参照することができる。
イ 引用装置発明1-2の「ページセクタを2または4以上含むメモリページ」は,「ページセクタ」が「不揮発性メモリセルのN個の面」に相当するので(前記1(1)ウ参照),当該「メモリページ」は,本願発明18の「メモリアレイ」に相当する。
そうすると,本願発明18と引用装置発明1-2とは,下記ウの点で一致し,以下エの点で相違する。
ウ 一致点
不揮発性メモリ装置であって,第1及び第2のメモリアレイであって,該メモリアレイのそれぞれは,不揮発性メモリセルのN個の面を含み,Nは,1より大きい整数であり,不揮発性メモリセルのそれぞれの面は,行及び列に構成された複数のメモリセルを含み,該N個の面のそれぞれは,該N個の面のそれぞれにおける該メモリセルの該行に亘ってそれぞれ延在し,かつ該行の該メモリセルの第1のゲートを一緒に直接接続するが,該不揮発性メモリセルのN個の面の他の面には延在しない第1のゲート線を含み,前記N個の面は,前記N個の面のそれぞれにおける前記メモリセルの前記行の1
つに亘ってそれぞれが延在し,かつ該行の該メモリセルの第2のゲートを一緒に直接接続する第2のゲート線を含む,第1及び第2のメモリアレイを備える不揮発性メモリ装置。
エ 相違点
(相違点1)
本願発明18では,複数のワードのデータのそれぞれをN個のフラクショナルワードに分割し,それぞれのワードのデータの該N個のフラクショナルワードのそれぞれを該不揮発性メモリセルのN個の面の異なる1つの面にプログラミングする,ように構成された,コントローラを有するのに対して,引用装置発明1-2には,当該コントローラを有しない点。
(相違点2)
本願発明18では,第1のメモリアレイの該メモリセルのアドレスをデコードするための,第1のロウデコーダ及び第1のカラムデコーダと,該第2のメモリアレイの該メモリセルのアドレスをデコードするための,第2のロウデコーダ及び第2のカラムデコーダと,該第1及び第2のメモリアレイの両方の該メモリセルのアドレスをデコードするための,該第1のメモリアレイと該第2のメモリアレイとの間に配置される,ソース線デコーダと,を含むのに対して,引用装置発明1-2には,当該ロウデコーダ,当該カラムデコーダ,及びその間に配置されるソース線デコーダについて明記されていない点。
(2)相違点についての検討
以下,相違点1について検討する。
当該相違点1のうち「複数のワードのデータのそれぞれをN個のフラクショナルワードに分割し,それぞれのワードのデータの該N個のフラクショナルワードのそれぞれを該不揮発性メモリセルのN個の面の異なる1つの面にプログラミングする」点については,本願発明1で検討したのと同様な阻害事由が存在する(前記1(2)参照)。
さらに,本願発明18は,当該相違点1により,本願発明1で検討した内容と同様の格別な効果を奏する(前記1(2)参照)。
したがって,本願発明18は,他の相違点を検討するまでも無く,引用文献1ないし4に記載された発明に基づいて当業者が容易に想到し得たものではない。
(3)まとめ
よって,本願発明18は,引用文献1ないし4に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
8 本願発明19及び20について
本願発明19及び20は,本願発明18の発明特定事項を全て含みさらに他の発明特定事項を付加したものに相当するから,前記7のとおり,本願発明18が引用文献1ないし4に記載された発明に基づいて当業者が容易に発明をすることができたとはいえない以上,本願発明19及び20についても,引用文献1ないし4に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
第7 原査定について
1 理由1(特許法第29条第1項第3号)について
本願発明1は,前記第6の1(1)のとおり,引用文献1に記載された発明と相違するから,引用文献1に記載された発明ではない。本願発明2及び3についても同様である。本願発明7は,前記第6の3(1)のとおり,引用文献1に記載された発明と相違するから,引用文献1に記載された発明ではない。本願発明8及び9についても同様である。
したがって,原査定の理由1を維持することはできない。
2 理由2(特許法第29条第2項)について
本願発明1ないし20において共通する「複数のワードのデータのそれぞれをN個のフラクショナルワードに分割し,それぞれのワードのデータの該N個のフラクショナルワードのそれぞれを該不揮発性メモリセルのN個の面の異なる1つの面にプログラミング」する点については,拒絶査定で引用された引用文献1ないし4には記載も示唆も無いから,本願発明1ないし20は,同引用文献1ないし4に記載された発明に基づいて当業者が容易に発明できたものとはいえない。
したがって,原査定の理由2を維持することはできない。
第8 結言
以上のとおりであるから,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2017-12-19 
出願番号 特願2015-534830(P2015-534830)
審決分類 P 1 8・ 113- WY (G11C)
P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 後藤 彰  
特許庁審判長 飯田 清司
特許庁審判官 深沢 正志
大嶋 洋一
発明の名称 不揮発性メモリアレイ及びフラクショナルワードプログラミングのための不揮発性メモリアレイを使用する方法  
代理人 上杉 浩  
代理人 田中 伸一郎  
代理人 弟子丸 健  
代理人 岩崎 吉信  
代理人 西島 孝喜  
代理人 近藤 直樹  
代理人 大塚 文昭  
代理人 須田 洋之  

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