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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
管理番号 1336735
審判番号 不服2016-18106  
総通号数 219 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-03-30 
種別 拒絶査定不服の審決 
審判請求日 2016-12-02 
確定日 2018-02-13 
事件の表示 特願2016-501104「集積回路の異なる階層上の、読取/書込ポートおよびアクセスロジックを有する3Dメモリセル」拒絶査定不服審判事件〔平成26年 9月25日国際公開、WO2014/150317、平成28年 5月19日国内公表、特表2016-514375、請求項の数(17)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、平成26年(2014年)3月11日(パリ条約による優先権主張 外国庁受理 2013年3月15日 米国(以下、左の日を「本願優先日」という。)、2013年7月11日 米国)を国際出願日とする出願であって、平成27年12月8日付で審査請求がなされるとともに、同日付で手続補正がなされ、平成28年2月23日付で拒絶理由通知が通知され、同年6月1日付で意見書が提出されたが、同年7月27日付で拒絶査定(以下、「原査定」という。)がなされたものである。
これに対して、平成28年12月2日付で審判請求がなされ、当審において平成29年7月3日付で拒絶理由(以下、「当審拒絶理由」という。)が通知され、同年10月4日付で意見書(以下、「本意見書」という。)が提出されるとともに、同日付で手続補正(以下、「本手続補正」という。)がなされたものである。

第2 原査定の概要
1 原査定の理由の概要
原査定の理由の概要は、次のとおりである。
「この出願については、平成28年 2月23日付け拒絶理由通知書に記載した理由1,2によって、拒絶をすべきものです。
なお、意見書の内容を検討しましたが、拒絶理由を覆すに足りる根拠が見いだせません。

備考
●理由1(特許法第29条第1項第3号),理由2(特許法第29条第2項)に
ついて

・請求項1,10,12
・引用文献等 1
出願人は、平成28年 6月 1日付け意見書において『審査官殿は、引用文献1のトランジスタQ5及びQ6が読取トランジスタである、と指摘されました。出願人は、以下の理由により、審査官殿のご指摘に同意できません。引用文献1の段落0034は、SRAMを6T型SRAMとして説明しています。縦型に配置されていますが、この6T型SRAMは、本願の図1及び1BのSRAMに類似しています。注目すべきは、読取トランジスタ38及び40が、6T型SRAMの6つのトランジスタとは異なる点です。従って、引用文献1のトランジスタQ5及びQ6は、正しくは、本願の図1AのPGトランジスタ18及び20に類似しており、読取トランジスタであると考えられるはずがありません。
この文脈で引用文献1が理解されると、引用文献1の図1-3の素子に対してどこに読取トランジスタが位置しているのかについての明確な開示がないないことは明らかです。引用文献1が、読取トランジスタの位置を開示していないため、引用文献1は、請求項1,10,又は12を予期せず、請求項1,10,及び12は新規性を有しています。』旨、主張している。
しかし、現在の請求項1,10,12では、読取アクセスポートと書込アクセスポートの両方のポートを個別に備えたデュアルポートメモリであることを限定しておらず、少なくとも1つの読取アクセスポートを備えることのみを限定している。
一方、引用文献1に記載の発明は、トランジスタQ5及びトランジスタQ6からなる1つのアクセスポートのみを備えたシングルポートメモリであって、1つのアクセスポートを介して読み取りと書き込みの両方を行うものである。
よって、引用文献1記載の発明におけるトランジスタQ5及びトランジスタQ6は、読み出し動作時には、読取アクセスポートとして機能するものであり、トランジスタQ5及びトランジスタQ6は、本願発明の第1の読取トランジスタ及び第2の読取トランジスタに相当する。
したがって、出願人の主張は、採用できない。
よって、請求項1,10,12に係る発明は、引用文献1に記載された発明であるか、引用文献1に記載された発明に基づいて、当業者であれば容易になし得たものであるから、依然として、特許法第29条第1項第3号または特許法第29条第2項の規定により特許を受けることができない。

●理由2(特許法第29条第2項)について

・請求項2-9,11,13-17
・引用文献等 1,2
平成28年 2月23日付け拒絶理由通知書に記載した理由の通りである。
よって、請求項2-9,11,13-17に係る発明は、引用文献1,2に記載された発明に基づいて、当業者であれば容易になし得たものであるから、依然として、特許法第29条第2項の規定により特許を受けることができない。

＜引用文献等一覧＞
1.特開2003-224211号公報
2.特開平09-007373号公報」
2 原査定の拒絶理由通知の概要
平成28年2月23日付拒絶理由通知書の概要は、次のとおりである。
「1.(新規性)この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから、特許法第29条第1項第3号に該当し、特許を受けることができない。

2.(進歩性)この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)

●理由1(新規性),理由2(進歩性)について

・請求項1,10,12
・引用文献等 1
・備考
引用文献1の段落0034-0037及び図1-3に、第1の階層に配設される第1のインバータ(Q1,Q3)及び第2のインバータ(Q2,Q4)からなるSRAMメモリセルと、第2の階層に配設される第1の読取トランジスタ(Q5)と第2の読取トランジスタ(Q6)と、モノリシック階層間ビア(VIC)とを備える3次元メモリブロックが記載されている。
上記のように、SRAMメモリセル(Q1-4)が構成される層全体を第1の階層と解することができるが、また、SRAMメモリセル(Q1-4)を従来技術の構成のように平面的に構成して第1の階層とすることも当業者が適宜なし得る事項である。

●理由2(進歩性)について

・請求項2,4,11,13,16
・引用文献等 1,2
・備考
引用文献2の段落0026-0028及び図3,12に、書込アクセスポート(WBL)を第1の階層に、読取アクセスポート(RBL)を第2の階層に設けることが記載されており、引用文献1記載の発明において該構成を採用することは当業者が容易に想到し得た事項である。
また、それに応じて書込ロジック及び読取ロジックを同一階層に設けるようにすることは当業者が適宜なし得る事項である。

・請求項3,15
・引用文献等 1,2
・備考
引用文献1記載の発明において、書込アクセスポートを設ける際に、単に読取アクセスポートと同一階層に設けるようにすることは当業者が適宜なし得る事項である。

・請求項5,17
・引用文献等 1,2
・備考
引用文献1の図2,3に、第1の電圧レール(Vcc)を第1の階層のメモリセルに近い階層に、第2の電圧レール(Vｓｓ)を第2の階層の読取トランジスタに近い階層に設けることが記載されている。

・請求項6-9,14
・引用文献等 1,2
・備考
引用文献1記載の発明において、半導体ダイに統合すること、各デバイスに統合すること、レジスタ、キャッシュメモリを備えるようにすることは、当業者が適宜なし得る事項である。

＜引用文献等一覧＞
1.特開2003-224211号公報
2.特開平09-007373号公報」

第3 当審拒絶理由の概要
1 当審拒絶理由通知の概要、次のとおりである。
「A.この出願は、特許請求の範囲の記載が下記の点で、特許法第36条第6項第1号に規定する要件を満たしていない。

記

1.発明の詳細な説明に
「【0007】
[0007] 本明細書で開示される実施形態は、3次元(3D)集積回路(IC)(3DIC)階層(tier)間での3Dメモリセル分離を含む。関連する3DIC、3DICプロセッサコア、及び方法も開示される。本明細書で開示される実施形態では、メモリブロックのメモリ読取アクセスポートは、3DICの異なる階層においてメモリセルから分離される。3DICは、より高いデバイス記録密度(device packing density)と、より低いインターコネクト遅延と、より低いコストとを達成する。このように、読取アクセスポートのための電源電圧を低くすることが可能となるように異なる電源電圧が読取アクセスポート及びメモリセルに供給され得る。メモリセル内の改善された静的ノイズマージン(SNM)及び読取/書込(R/W)ノイズマージン(RWNM)が結果として提供され得る。エリアを増加させる、非分離メモリブロックの内部に複数の動力供給レールを設けることもまた回避され得る。」
と記載されているように、発明の詳細な説明に記載された発明は、3次元(3D)集積回路(IC)(3DIC)において、異なる電源電圧が、異なる階層に構成された読取アクセスポート及びメモリセルに供給されることにより、読取アクセスポートのための電源電圧を低くし、また、メモリセル内の改善された静的ノイズマージン(SNM)及び読取/書込(R/W)ノイズマージン(RWNM)が提供されるという課題を解決するものである。
それに対して、特許請求の範囲の請求項1ないし4、および、6ないし16に記載された発明には、異なる電源電圧が読取アクセスポート及びメモリセルに供給されるとの記載がなく、請求項1ないし4、および、6ないし16に記載された発明は、発明の詳細な説明において「発明の課題が解決できることを当業者が認識できるように記載された範囲」を超えるものとなっている。
また、特許請求の範囲の請求項17に記載された発明は、2つの電圧レールについての記載はあるものの、この2つの電圧レールに供給される電圧がどのような電圧であるのかの限定がないために、請求項17に記載された発明は、発明の詳細な説明において「発明の課題が解決できることを当業者が認識できるように記載された範囲」を超えるものとなっている。
したがって、請求項1ないし4、および、6ないし17に記載された発明は、発明の詳細な説明に記載されたものであるとは言えない。

2.請求項8および9に記載された発明の「3Dメモリブロック」は、「集積回路内のレジスタ」もしくは「集積回路内のキャッシュメモリ」を備える構成となっているが、発明の詳細な説明には対応する構成が記載されていない。(たとえば、レジスタについては、請求項14に記載された構成は、発明の詳細な説明に記載されている。)


B.この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

記

＜引用文献等一覧＞
引用例1:特開2006-196167号公報
引用例2:特表2012-531061号公報
引用例3:特開2012-244110号公報
引用例4:特表2014-508859号公報
引用例5:特開2005-122873号公報
引用例6:特開平9-7373号公報

請求項1
引用例1-5
備考
引用例1【0003】に記載されているように、SRAMの6個のトランジスタを3次元的に配置することは公知の技術である。
また、引用例2(【0026】),引用例3(【0002】),引用例4(【0005】【0006】)に記載されているように、SRAMを3D集積回路(IC)(3DIC)として実装することは、適宜行われている周知技術であるから、引用例1記載のSRAMを3D集積回路(IC)(3DIC)として実装することは、当業者が容易に想到した事項である。
また、その際に、SRAMを構成するトランジスタを3D集積回路(IC)(3DIC)のどの階層に配設するかは、当業者が設計時に適宜選択する事項であり、引用例1【図8】記載のSRAMセルのうち、N1およびN2を他のトランジスタ(N3,N4,P1,P2)と別の階層とし、請求項1に記載された発明と同様の構成とすることは、当業者が適宜為し得たものである。
なお、SRAMにおいて引用例1のN1,N2に相当する構成を、読み出しに用いることは、引用例5【0004】に記載されているように通常行われている。

請求項2,3
引用例1-6
備考
引用例6に記載されているように、読出/書込の為のポートを複数設けることは適宜行われているから、引用例1に記載された発明において、複数のポートを設ける様にすることは、当業者が容易に為し得たものである。また、その際に、複数のポートをどの階層に設けるかは、当業者が必要応じ適宜選択する事項である。

請求項4
引用例1-5
備考
引用例2図2aに、プロセッサとSRAM備えた3D集積回路(IC)(3DIC)が示されているように、3D集積回路(IC)(3DIC)において、プロセッサとSRAMを備えたものは公知の構成である。
そして、上記公知の構成を引用例1発明に適用した際に、プロセッサコアの書込ロジックとプロセッサの読込ロジックをどの階層に設けるかは、当業者が必要応じ適宜選択する事項である。

請求項6
引用例1-5
備考
引用例1に記載された発明も、半導体ダイに統合されていると認められる。

請求項7
引用例1-5
備考
引用例1に記載された発明を、どのデバイスに備えるようにするかは、当業者が適宜考慮する事項である。

請求項8,9
引用例1-5
備考
SRAMをレジスタやキャッシュメモリとして用いることは、通常行われていることであるから、引用例1に記載された発明のSRAMをレジスタやキャッシュメモリとして用いることは、当業者が容易に想到する事項である。

請求項10,12
引用例1-5
備考
請求項1に係る備考を参照されたい。

請求項11,13
引用例1-6
備考
請求項2に係る備考を参照されたい。

請求項14
引用例1-5
備考
請求項8に係る備考を参照されたい。

請求項15
引用例1-5
備考
請求項3に係る備考を参照されたい。

請求項16
引用例1-5
備考
請求項4に係る備考を参照されたい。

請求項17
引用例1-5
備考
3D集積回路(IC)(3DIC)において、各階層内の素子に電圧を供給するための電圧レールを各階層に備えることは当然行われていると認められるから、引用例1に記載された発明を3D集積回路(IC)(3DIC)とした際に、引用例1に記載された発明も、請求項17に記載された方法と同様の方法となると認められる。


請求項5に係る発明については、現時点では、拒絶の理由を発見しない。」

第4 本願発明
本願請求項1-17に係る発明(以下、それぞれ「本願発明1」-「本願発明17」という。)は、本手続補正で補正された特許請求の範囲の請求項1-17に記載された事項により特定される発明であり、本願発明1-17は以下のとおりの発明である。
「【請求項1】
3次元(3D)メモリブロックであって、
静的ランダムアクセスメモリ(SRAM)を備えるメモリセルと、ここで、前記メモリセルは、3D集積回路(IC)(3DIC)の第1の階層に配設される、
前記3DICの第2の階層に配設された少なくとも1つの読取アクセスポートと、ここで、前記少なくとも1つの読取アクセスポートは、前記メモリセルへの読取アクセスを提供するように構成され、前記少なくとも1つの読取アクセスポートの各読取アクセスポートは、前記SRAMの第1のインバータに結合された第1の読取トランジスタと、前記SRAMの第2のインバータに結合された第2の読取トランジスタとを備える、
前記少なくとも1つの読取アクセスポートを前記メモリセルに結合する少なくとも1つのモノリシック階層間ビア(MIV)と
を備え、前記読取アクセスポート及び前記メモリセルは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために第1の電源電圧及び第2の電源電圧をそれぞれ受けるように構成される、3Dメモリブロック。
【請求項2】
前記3DICの前記第1の階層に配設された少なくとも1つの書込アクセスポートを更に備え、前記少なくとも1つの書込アクセスポートは、前記メモリセルへの書込アクセスを提供するように構成される、請求項1に記載の3Dメモリブロック。
【請求項3】
前記3DICの前記第2の階層に配設された少なくとも1つの書込アクセスポートを更に備え、前記少なくとも1つの書込アクセスポートは、前記少なくとも1つのMIVを通して前記メモリセルへの書込アクセスを提供するように構成される、請求項1に記載の3Dメモリブロック。
【請求項4】
前記3DICの前記第1の階層に配設されたプロセッサコア書込ロジックと、ここで、前記プロセッサコア書込ロジックは、前記メモリセルの少なくとも1つの書込ポートに書込要求を提供するように構成される、
前記3DICの前記第2の階層に配設されたプロセッサコア読取ロジックと、ここで、前記プロセッサコア読取ロジックは、前記メモリセルの前記少なくとも1つの読取アクセスポートへ読取アクセスを提供するように構成される、
を更に備える、請求項1に記載の3Dメモリブロック。
【請求項5】
前記3DICの前記第1の階層に配設された、第1の電圧が供給される第1の電圧レールと、ここで、前記第1の電圧レールは、前記メモリセルに前記第1の電圧を供給するように構成される、
前記第1の電圧レールに供給される前記第1の電圧よりも低い第2の電圧が供給される第2の電圧レールと、ここで、前記第2の電圧レールは、前記3DICの前記第2の階層に配設され、前記少なくとも1つの読取アクセスポートに前記第2の電圧を供給するように構成される、
を更に備える、請求項1に記載の3Dメモリブロック。
【請求項6】
半導体ダイに統合される、請求項1に記載の3Dメモリブロック。
【請求項7】
前記3Dメモリブロックが統合される、セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイル電話、セルラ電話、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビ、チューナ、無線機、衛星ラジオ、ミュージックプレーヤ、デジタルミュージックプレーヤ、ポータブルミュージックプレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、及びポータブルデジタルビデオプレーヤからなるグループから選択されたデバイスを更に備える、請求項1に記載の3Dメモリブロック。
【請求項8】
前記3Dメモリブロックは、集積回路内のレジスタを備える、請求項1に記載の3Dメモリブロック。
【請求項9】
前記3Dメモリブロックは、集積回路内のキャッシュメモリを備える、請求項1に記載の3Dメモリブロック。
【請求項10】
3次元(3D)メモリブロックであって、
静的ランダムアクセスメモリ(SRAM)を備えるメモリセルと、ここで、前記メモリセルは、3D集積回路(IC)(3DIC)の第1の階層に配設される、
前記3DICの第2の階層に配設された少なくとも1つの読み取るための手段と、ここで、前記少なくとも1つの読み取るための手段は、前記メモリセルへの読取アクセスを提供するように構成され、前記少なくとも1つの読み取るための手段の各読み取るための手段は、前記SRAMの第1のインバータに結合された第1の読取トランジスタと、前記SRAMの第2のインバータに結合された第2の読取トランジスタとを備える、
前記少なくとも1つの読み取るための手段を前記メモリセルに結合する少なくとも1つのモノリシック階層間ビア(MIV)と
を備え、前記少なくとも1つの読み取るための手段及び前記メモリセルは、前記少なくとも1つの読み取るための手段のための電源電圧を低くすることを可能とするために第1の電源電圧及び第2の電源電圧をそれぞれ受けるように構成される、3Dメモリブロック。
【請求項11】
前記3DICの前記第1の階層に配設された、少なくとも1つの書き込むための手段を更に備え、前記少なくとも1つの書き込むための手段は、前記メモリセルへの書込アクセスを提供するように構成される、請求項10に記載の3Dメモリブロック。
【請求項12】
3次元(3D)メモリブロックを形成する方法であって、
3D集積回路(IC)(3DIC)の第1の階層を形成することと、
メモリセル内に静的ランダムアクセスメモリ(SRAM)を備える前記メモリセルを、前記3DICの前記第1の階層内に形成することと、
前記3DICの第2の階層を形成することと、
前記3DICの第2の階層内に少なくとも1つの読取アクセスポートを形成することと、ここで、前記少なくとも1つの読取アクセスポートは、前記メモリセルへの読取アクセスを提供するように構成され、前記少なくとも1つの読取アクセスポートを形成することは、
前記SRAMの第1のインバータに結合された第1の読取トランジスタを形成することと、
前記SRAMの第2のインバータに結合された第2の読取トランジスタを形成することと
を備える、
前記少なくとも1つのモノリシック階層間ビア(MIV)を用いて前記少なくとも1つの読取アクセスポートを前記メモリセルに結合することと
を備え、前記読取アクセスポート及び前記メモリセルを形成することは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けるように前記読取アクセスポート及び前記メモリセルを構成することを含む、方法。
【請求項13】
前記3DICの前記第1の階層内に少なくとも1つの書込アクセスポートを形成することを更に備え、前記少なくとも1つの書込アクセスポートは、前記メモリセルへの書込アクセスを提供するように構成される、請求項12に記載の方法。
【請求項14】
レジスタとして動作するように前記メモリセルを構成すること
更に備える、請求項12に記載の方法。
【請求項15】
前記3DICの前記第2の階層内に少なくとも1つの書込アクセスポートを形成すること更に備え、前記少なくとも1つの書込アクセスポートは、前記少なくとも1つのMIVを通して前記メモリセルへの書込アクセスを提供するように構成される、請求項12に記載の方法。
【請求項16】
前記3DICの前記第1の階層内にプロセッサコア書込ロジックを形成することと、ここで、前記プロセッサコア書込ロジックは、前記メモリセルの少なくとも1つの書込ポートへの書込要求を提供するように構成される、
前記3DICの前記第2の階層内にプロセッサコア読取ロジックを形成することと、ここで、前記プロセッサコア読取ロジックは、前記メモリセルの前記少なくとも1つの読取アクセスポートへ読取アクセスを提供するように構成される、
を更に備える、請求項12に記載の方法。
【請求項17】
前記3DICの前記第1の階層内に第1の電圧レールを形成することと、ここで、前記第1の電圧レールは、前記メモリセルに第1の電圧を供給するように構成される、
前記3DICの前記第2の階層内に第2の電圧レールを形成することと、ここで、前記第2の電圧レールは、前記少なくとも1つの読取アクセスポートに第2の電圧を供給するように構成される
を更に備える、請求項12に記載の方法。」

第5 引用例、引用発明等
1 引用例1について
原査定の拒絶の理由に引用された特開2003-224211号公報(以下、「引用例1」という。)には、図面とともに次の事項が記載されている。(なお、下線は、当審において付与した。以下、同じ。)
(1)「【0034】第1の実施形態
図1の配線図に示すように、本発明の第1の実施形態に従う6T縦型SRAMは、2個の負荷TMOSトランジスタQ1ならびにQ2、及び2個の駆動NMOSトランジスタQ3ならびにQ4を含んでおり、これらのトランジスタは、結晶シリコンウェハ基板内に作られた2個の伝達NMOSトランジスタQ5ならびにQ6の上に形成されている。該負荷MOS及び該駆動MOSの位置は、伝達MOSが最下部に(基板内に)置かれる限りは、入れ替えることもできる。NODE(接合点)Aは、負荷トランジスタQ2、駆動トランジスタQ4、及び伝達トランジスタQ5のソース、ならびに負荷トランジスタQ1及び駆動トランジスタQ3のゲート電極に接続している。NODE Bは、負荷トランジスタQ1、駆動トランジスタQ3、及び伝達トランジスタQ6のソース、ならびに負荷トランジスタQ2及び駆動トランジスタQ4のゲート電極に接続している。第1の実施形態の図2に示すように、Q1はソース8、ゲート電極2、及びドレイン7を含む。Q2はソース8'、ゲート電極2'、及びドレイン7'を含む。Q3はソース6、ゲート電極1、及びドレイン5を含む。Q4はソース6'、ゲート電極1'、及びドレイン5'を含む。本発明のそれぞれの縦型トランジスタにおけるソースとドレインは、一般に同質の特性を有しており、関連する縦型トランジスタの性能に影響を及ぼすことなく[役割を]取り替えることができる。Q5及びQ6(示されていない)は、図2に示されている構造の下方に形成される。
【0035】本明細書の図2中では、すべての構成要素は角材 (ビーム) 、円柱(コラム)、れんが、板、棒、帯等として単純化されているが、これらの形状は限定的なものではなく示唆的なものに過ぎないし、これら構成要素の形状は、半導体の製造プロセス中に不規則になる可能性がある。更に、これら構成要素の[縦・横・高さの]寸法が、他のSRAMの構成要素に接続されるため、もしくは他の設計上の目的のために延長される場合もあり得る。更にまた、構成要素の空間的な配置は一般に (1) 垂直か水平のいずれか、及び (2) 互いに平行もしくは簡単にするために45度、60度、又は90度で交わるように整列して配置されるが、設計上の考慮もしくは製作上の制約によって、かかる配置から外れても良い。
【0036】1対のビット線9 (tｒue) と9' (baｒ) 、1対のビット接点10と10'、及び1個のワード線11が、横型トランジスタ上に形成される。伝達トランジスタQ5及びQ6のそれぞれは、1個の活性領域を含んでいる。駆動トランジスタQ3及びQ4の上方に、層間絶縁膜中に埋め込まれた2個の横型配線ビーム3及び3' がある。横型配線ビーム3はQ2及びQ4を縦型配線コラム4に連結し、横型配線ビーム3' はQ1及びQ3を縦型配線コラム4' に連結する。Q1及びQ3は、それぞれVccビーム12及び12' に接続され、Q3及びQ4は、それぞれVｓｓビーム13及び13' に接続されている。図3は、図2の構造をワード線11 (WL) の前端の面から見た側面図である。かくして、高度の集積と低い駆動電圧による作動が可能となる。
【0037】本発明における6個のトランジスタは、バルクMOS、もしくはTFTのいずれであっても良い。6個のトランジスタは、好ましくは4個のnチャネルデバイスと2個のｐチャネルデバイスであるが、SRAMのNMOS技術又はPMOS技術による製作を可能にするようなものならば、4個のｐチャネルデバイスと2個のnチャネルデバイスであっても良い。あるいは、MOS(金属酸化物半導体)トランジスタに代えて、MIS(金属-絶縁膜半導体)トランジスタを用いても良い。基板中に形成されている2個の通常型(横型)のトランジスタは、伝達要素として機能することが好ましい。ドーパント濃度は、当該技術に精通する者に受入れられる設計上の考慮に従って定められる。縦型のSRAM設計を実行する際の不利益は、在来型の6T SRAMセルに比較して余計な横型ならびに縦型の配線要素が付加されるために、製作における複雑さが増すことである。」
(2)図1を参照すると、引用例1発明は、「2個の負荷TMOSトランジスタQ1ならびにQ2、及び2個の駆動NMOSトランジスタQ3ならびにQ4」により、SRAMのメモリセルを形成していることがわかる。
(3)したがって、上記引用例1には次の発明(以下、「引用例1発明」という。)が記載されていると認められる。
「2個の負荷トランジスタQ1ならびにQ2、及び2個の駆動トランジスタQ3ならびにQ4を含み、
これらのトランジスタは、2個の伝達トランジスタQ5ならびにQ6の上に形成され、
NODE(接合点)Aが、負荷トランジスタQ2、駆動トランジスタQ4、及び伝達トランジスタQ5のソース、ならびに負荷トランジスタQ1及び駆動トランジスタQ3のゲート電極に接続し、
NODE Bが、負荷トランジスタQ1、駆動トランジスタQ3、及び伝達トランジスタQ6のソース、ならびに負荷トランジスタQ2及び駆動トランジスタQ4のゲート電極に接続し、
負荷トランジスタQ1はソース8、ゲート電極2、及びドレイン7を含み、
負荷トランジスタQ2はソース8'、ゲート電極2'、及びドレイン7'を含み、
駆動トランジスタQ3はソース6、ゲート電極1、及びドレイン5を含み、
駆動トランジスタQ4はソース6'、ゲート電極1'、及びドレイン5'を含み、
2個の負荷トランジスタQ1ならびにQ2、及び2個の駆動トランジスタQ3ならびにQ4により、SRAMメモリセルを形成する、
6T縦型SRAM。」

2 引用例2について
原査定の拒絶の理由および当審拒絶理由の拒絶の理由に引用された特開平9-7373号公報(以下、「引用例2」という。)には、図面とともに次の事項が記載されている。
(1)「【発明が解決しようとする課題】しかしながら、従来のマルチポートSRAM等では、次のような課題があった。図2は、従来のマルチポートSRAMの構成例を示す回路図であり、図3は、図2中のメモリセルを示す回路図である。このマルチポートSRAMは、書込み用アドレスWADRを入力とする書込み用デコーダ(WDEC)1と読出し用アドレスRADRを入力とする読出し用デコーダ(RDEC)2とを備えている。書込み用デコーダ1と読出し用デコーダ2の間に、N個のメモリセルMC_(1) ?MC_(N) がアレイ化されて配置されている。各メモリセルMC_(1) ?MC_(N) には、書込み用デコーダ1からの書き込み用ワード線WWL_(1) ?WWL_(N) と、読出し用デコーダ2からの読出し用ワード線RWL_(1)?RWL_(N) とが、それぞれ接続されている。各モリセルMC_(1) ?MC_(N) には、また、書込み用ビット線対を形成するビット線対WBL,WBL/と、読出し用ビット線対を形成するビット線対RBL,RBL/とが、共通に接続されている。ビット線対WBL,WBL/は、書込みドライバ(WD)3により、入力データDinに応じて電圧駆動される構成となっている。ビット線対RBL,RBL/は、センスアンプ(SA)4に接続されている。センスアンプ4が、ビット線対RBL,RBL/上のデータを増幅し、そのセンスアンプ4から出力データDｏｕｔが出力される構成になっている。
【0004】各メモリセルMC_(1) ?MC_(N) は同様の構成であり、図3には一つのメモリセルMC_(n) (nは、1≦n≦Nの任意の整数)が示されている。メモリセルMC_(n) は、襷がけ接続された2個のインバータ11,12を備えている。それらインバータ11,12はデータを格納するフリップフロップを構成している。インバータ11,12間の2つ接続ノードのうちのノードN1とビット線WBLの間には、N型MOSトランジスタ(以下、NMOSいう)13が接続され、該ノードN1とビット線RBLとの間には、NMOS14が接続されている。2つ接続ノードのうちのノードN2とビット線WBL/の間には、NMOS15が接続され、ノードN2とビット線RBL/の間には、NMOS16が接続されている。各NMOS13,15のゲートには、共通にワード線WWL_(n) が接続されている。各NMOS14,16のゲートには、共通にワード線RWL_(n) が接続されている。
【0005】メモリセルMC_(1) ?MC_(N) に対してアクセスする場合、書込みデコーダ1は、書き込みアドレスWARDに基づき、選択的にワード線WWL_(1) ?WWL_(N) を活性化する。例えば、ワード線WWL_(N) によって選択されたメモリセルMC_(N) では、各NMOS13,15がそれぞれオンする。これによって、フリップフロップがビット線WBL,WBL/に接続される。読出しデコーダ2は、読出しアドレスRADRに基づき、選択的にワード線RWL_(1) ?RWL_(N) を活性化する。例えば、ワード線RWL_(1) によって選択されたメモリセルMC_(1) では、各NMOS14,16がそれぞれオンする。これによって、フリップフロップがビット線対RBL,RBL/に接続される。その後、書込みメモリセルMCN では、ドライバ3の駆動により、例えばビット線WBLのレベルが引き下げられて、データがフリップフロップに書込まれる。一方、ビット線対RBL,RBL/に接続された読出しメモリセルMC_(1) においては、フリップフロップに格納したデータが、ビット線対RBL,RBL/に読出され、それがセンスアンプ4で増幅されて出力データDｏｕｔとして出力される。」
(2)したがって、上記引用例2には次の発明(以下、「引用例2発明」という。)が記載されていると認められる。
「データを格納するフリップフロップを構成する、襷がけ接続された2個のインバータ11,12を備え、
インバータ11,12間の2つ接続ノードのうちのノードN1とビット線WBLの間に、N型MOSトランジスタ(以下、NMOSいう)13が接続され、
ノードN1とビット線RBLとの間に、NMOS14が接続され、
2つ接続ノードのうちのノードN2とビット線WBL/の間に、NMOS15が接続され、
ノードN2とビット線RBL/の間に、NMOS16が接続され、
各NMOS13,15のゲートには、共通にワード線WWL_(n) が接続され、
各NMOS14,16のゲートには、共通にワード線RWL_(n) が接続される、
マルチポートSRAM。」

3 引用例3について
当審拒絶理由の拒絶の理由に引用された特開2006-196167号公報(以下、「引用例3」という。)には、図面とともに次の事項が記載されている。
(1)「【0001】
本発明は、半導体メモリのビットライン電圧供給に係るもので、特にSRAMのような揮発性半導体メモリ装置におけるビットライン電圧供給回路とそれによるビットライン電圧印加方法に関する。
【背景技術】
【0002】
通常、個人用コンピューター及び電子通信機器などのような電子的システムの高性能化に応じて、メモリとして搭載されるSRAMなどのような揮発性半導体メモリ装置も日々に高速化及び高集積化されつつある。携帯電話及びノートブックコンピューターなどのようなバッテリオペレーティングシステムに搭載される半導体メモリ装置においては特に低電力消耗特性がクリティカルに要求されるので、半導体製造メーカはモバイル向きの低電力ソリューションを提供するために動作電流及びスタンバイ電流を減少させることができる努力と研究を持続的に行っている実情である。
【0003】
通常のSRAMのメモリセル構成は図8に図示される。図8には、6個のフルCMOSトランジスタP1,P2,N1-N4からなるSRAMのセルが示されている。半導体メモリ装置の高集積化の趨勢に従い、SRAMセルのセルピッチがフォトリソグラフィ工程の解像度限界近くまでに一層縮小される場合、前記6個のトランジスタは同一層に配置されずに互いに異なった層に3次元的に配置される場合もある。1つのメモリセルMCは1ビット(0または1)のデータを貯蔵できる最小単位メモリセルとして機能し、負荷トランジスタP1,P2のソース端子には電源電圧VDDが印加され、アクセス(またはパス)トランジスタN1,N2のドレイン(またはソース)端子はビットラインフ対BL,BLbのうち1つのBLと残りの1つのBLbにそれぞれ対応して連結される。
【0004】
図8のセルを複数持つ従来のSRAMのセルコア回路は図9に示されている。図9において、複数のメモリセルMC1-MCnとプリチャージ及び等化部100はビットライン対BL,BLbに連結され、コラムパスゲートMP1,MP2,MN1,MN2はビットライン対BL,BLbとセクションデータラインRSDL,RSDLb、WSDL,WSDLbの間を動作的に連結するためにビットライアン対BL,BLbに接続される。ここで、PMOSからなるコラムパスゲートMP1,MP2は相補コラム選択信号Yibに応じてビットライン対BL,BLbでディベロップされたセルデータをリードセクションデータライン対RSDL,RSDLbに伝達し、NMOSからなるコラムパスゲートMN1,MN2はコラム選択信号Yiに応じてライトセクションデータライン対WSDL,WSDLbに連結されるライトドライバから提供されるライトデータをビットライン対BL,BLbに伝達する。」
(2)図8を参照すると、CMOSトランジスタP1,N3によりインバータが形成され、COMSトランジスタP2,N4によりインバータが形成され、P1,N3からなるインバータの出力は、P2,N4からなるインバータの入力に接続され、P2,N4からなるインバータの出力は、P1,N3からなるインバータの入力に接続され、P1,N3からなるインバータの出力は、アクセストランジスタN1が接続され、P2,N4からなるインバータの出力はアクセストランジスタN2が接続され、ていると認められる。
(3)したがって、上記引用例3には次の発明(以下、「引用例3発明」という。)が記載されていると認められる。
「6個のフルCMOSトランジスタP1,P2,N1-N4からなるSRAMのメモリセルであって、
前記6個のトランジスタは同一層に配置されずに互いに異なった層に3次元的に配置するものであって、
CMOSトランジスタP1,N3によりインバータを形成し、
COMSトランジスタP2,N4によりインバータを形成し、
P1,N3からなるインバータの出力をP2,N4からなるインバータの入力に接続し、
P2,N4からなるインバータの出力をP1,N3からなるインバータの入力に接続し、
P1,N3からなるインバータの出力をアクセストランジスタN1と接続し、
P2,N4からなるインバータの出力をアクセストランジスタN2と接続し、
アクセストランジスタN1,N2のドレイン端子を、ビットライン対BL,BLbのうち1つのBL,BLbにそれぞれ対応して連結した、
SRAMのメモリセルを複数持ち、
コラムパスゲートMP1,MP2を、ビットライン対BL,BLbとセクションデータラインRSDL,RSDLbの間を動作的に連結するためにビットライン対BL,BLbに接続し、相補コラム選択信号Yibに応じてビットライン対BL,BLbでディベロップされたセルデータをリードセクションデータライン対RSDL,RSDLbに伝達する、
SRAMのセルコア回路。」

4 引用例4について
当審拒絶理由の拒絶の理由に引用された特表2012-531061号公報(以下、「引用例4」という。)には、図面とともに次の事項が記載されている。
(1)「【0026】
積層チップ装置200が描かれている。積層チップ装置200は底部チップ250及び頂部チップ258を含んでいる。一実施形態において、底部チップ250はプロセッサであり、頂部チップ258は、シリコン貫通ビア(through-silicon via;TSV)技術によって結合されるメモリダイである。破線の円内に1つのTSV274が示されている。一実施形態において、頂部チップ258は、プロセッサ250用の例えばスタティック・ランダムアクセスメモリ(SRAM)などの2次(level-2;L2)メモリキャッシュである(L0及びL1はプロセッサ250内にある)。底部チップ250及び頂部チップ258は3Dチップスタックである。」
(2)したがって、上記引用例4には次の発明(以下、「引用例4発明」という。)が記載されていると認められる。
「底部チップ250をプロセッサとし、
頂部チップ258をシリコン貫通ビア(through-silicon via;TSV)技術によって結合されるプロセッサ250用のスタティック・ランダムアクセスメモリ(SRAM)などの2次(level-2;L2)メモリキャッシュである、
3Dチップスタック。」

5 引用例5について
当審拒絶理由の拒絶の理由に引用された特開2012-244110号公報(以下、「引用例5」という。)には、図面とともに次の事項が記載されている。
(1)「【0002】
近年、半導体素子の微細化が進み、LSIの性能が飛躍的に向上している。トランジスタのゲート長も0.1μm以下となり、回路駆動する為のクロック周波数もGHzのオーダーになっている。しかしながら、微細化が進む一方でLSI内の信号配線に関する問題、例えば線幅および配線領域の確保は解決されておらず、問題が顕在化してきている。そんな中で、これまでと違ったLSI技術として三次元積層化における貫通電極(TSV:Through Silicon Via)を用いて配線に関する問題を解決する手法が研究され、三次元積層LSIが量産、製品化されてきている。更に、ロジックLSI、SRAMやイメージセンサといった異なる機能の半導体素子を三次元積層し、集積効率を向上させることも可能になってきている。」
(2)したがって、上記引用例5には次の発明(以下、「引用例5発明」という。)が記載されていると認められる。
「三次元積層化における貫通電極(TSV:Through Silicon Via)を用い、
ロジックLSI、SRAMやイメージセンサといった異なる機能の半導体素子を三次元積層する、
三次元積層LSI。」

6 引用例6について
当審拒絶理由の拒絶の理由に引用された特表2014-508859号公報(以下、「引用例6」という。)には、図面とともに次の事項が記載されている。
(1)「【0005】
別の形態では、ウエハは1または複数のごく深いビアを備えるように作製され得る。このタイプのビア刻印は公知技術において“シリコン貫通ビア”(TSV)として知られる。幾つかの機器では、シリコン貫通ビアは三次元ウエハ積重ねで互いに接着された2またはそれより多いウエハ間の電気相互接続を許容する。作製後、3Dウエハ積重ねは、積重ねダイ(チップ)にカットされ、各積重ねチップは集積回路の多重の段(層)を有する。ビアホールがどこにいつ作られるかによって、それらは“ビアファースト-FEOL前”または“ビアファースト-FEOL後”のように特徴付けられる。何れの場合も、ビアはウエハ/ダイ取付けまたは接着前に穿孔される。TSVの第三の分類は、ビアラストで、それはビアがウエハ/ダイ取付けまたは接着の後に作られることを意味する。
【0006】
シリコン貫通ビアは、三次元集積回路の臨界成分で、それらはRF機器、MEMｓ、CMOSイメージセンサ、フラッシュ、DRAM、SRAMメモリ、アナログ機器、および論理機器に見い出される。」
(2)したがって、上記引用例6には次の発明(以下、「引用例6発明」という。)が記載されていると認められる。
「互いに接着された2またはそれより多いウエハ間の電気相互接続を許容する、“シリコン貫通ビア”(TSV)を有する、
三次元集積回路。」

7 引用例7について
当審拒絶理由の拒絶の理由に引用された特開2005-122873号公報(以下、「引用例7」という。)には、図面とともに次の事項が記載されている。
(1)「【0002】
一般に,SRAM(ｓｔaｔic ｒandｏm acceｓｓ memｏｒｙ)は,図1に示すCMOS型回路のように,2つのインバータが正帰還型として2段の増幅回路を構成する形態(インバータチェーン形態)のラッチ回路からなる。各インバータは互いに反対導電型,例えばｐチャンネルとnチャンネルのトランジスタ対(M1,M2)または(M3,M4)で構成される。このトランジスタ対(M1,M2)の両ゲート電極またはトランジスタ対(M3,M4)の両ゲートが各インバータの入力端となる。そして,各インバータの入力端は各々他のインバータの出力端(N1,N2)に接続される。
【0003】
両インバータの出力端(N1,N2)とビット線(BIT)および反転ビット線(/BIT:ここで「/」はその後に続く信号の反転信号であることを示す。)との間には,ゲートをワード線(WORD)に接続したトランジスタ(S1,S2)が各々接続されている。反転ビット線(/BIT)は,ビット線(BIT)で伝達されるデータを反転した信号を伝達する。そして,各インバータの両電源端にはハイレベルの電圧を供給する電源(VDD)とローレベルの電圧を供給する電源(VSS)が各々接続されている。
【0004】
このようなSRAMのセルの動作時に,ノード(N1)がハイレベルの電圧であれば,ノード(N2)はローレベルの電圧になり,トランジスタ(M1,M4)が導通する。したがって,電源(VDD,VSS)に接続されるノード(N1,N2)は,継続して各々ハイレベルおよびローレベルの電圧に維持される。また,トランジスタとしてのスイッチ(S1,S2)をオンすることによって,ビット線(BIT)のレベルを上記セルに書き込んだり,上記セルのレベルをビット線(BIT)に読み込むことが可能になる。
【0005】
しかし,上記ビット線(BIT)におけるレベル,例えばローレベルを上記セルに書き込もうとした場合,スイッチ(S1,S2)を導通したとしても,ノード(N1)は電源(VDD)によって継続してハイレベルの電圧に維持されようとするため,ノード(N1)がローレベルの電圧になるのに時間を要したり,ノード(N1)がローレベルの電圧にならないといった問題が生じる。」
(2)したがって、上記引用例7には次の発明(以下、「引用例7発明」という。)が記載されていると認められる。
「2つのインバータが正帰還型として2段の増幅回路を構成する形態(インバータチェーン形態)のラッチ回路からなり、
両インバータの出力端(N1,N2)とビット線(BIT)および反転ビット線(/BIT:ここで「/」はその後に続く信号の反転信号であることを示す。)との間には,ゲートをワード線(WORD)に接続したトランジスタ(S1,S2)が各々接続され、
トランジスタとしてのスイッチ(S1,S2)をオンすることによって,ビット線(BIT)のレベルをセルに書き込んだり,上記セルのレベルをビット線(BIT)に読み込むことが可能となる、
SRAM(ｓｔaｔic ｒandｏm acceｓｓ memｏｒｙ)。」

第6 対比・判断
1 本願発明1について
(1)対比
本願発明1と引用例3発明とを対比すると、次のことがいえる。
ア 引用例3発明の「SRAMのセルコア回路」は、3次元的に配置されるSRAMのメモリセルを備えるものであるから、本願発明1の「3次元(3D)メモリブロック」に相当する。
イ 引用例3発明の「SRAMのメモリセル」は、本願発明1の「静的ランダムアクセスメモリ(SRAM)を備えるメモリセル」に相当する。
ウ 引用例3発明の「コラムパスゲートMP1,MP2」は、「相補コラム選択信号Yibに応じてビットライン対BL,BLbでディベロップされたセルデータをリードセクションデータライン対RSDL,RSDLbに伝達」しており、また、「P1,N3からなるインバータの出力をアクセストランジスタN1と接続し、P2,N4からなるインバータの出力をアクセストランジスタN2と接続し、アクセストランジスタN1,N2のドレイン端子を、ビットライン対BL,BLbのうち1つのBL,BLbにそれぞれ対応して連結し」ており、「SRAMのメモリセル」を構成する、「P1,N3からなるインバータの出力」および「P2,N4からなるインバータの出力」を、それぞれ「アクセストランジスタN1,N2」を介して、ビットライン対BL,BLbを通じ伝達しているから、「コラムパスゲートMP1,MP2」は、「P1,N3からなるインバータ」および「P2,N4からなるインバータ」とそれぞれ連結していると認められる。
そうすると、引用例3発明の「コラムパスゲートMP1,MP2」は、本願発明1の「前記メモリセルへの読取アクセスを提供するように構成され、前記少なくとも1つの読取アクセスポートの各読取アクセスポートは、前記SRAMの第1のインバータに結合された第1の読取トランジスタと、前記SRAMの第2のインバータに結合された第2の読取トランジスタとを備える、」「第1の読取トランジスタ」および「第2の読取トランジスタ」に相当する。
そうすると、引用例3発明は、本願発明1の「少なくとも1つの読取アクセスポート」と同様の構成を備えていると認められる。
エ してみると、本願発明1と引用例3発明は以下の点で一致し、また、相違する。
[一致点]
「3次元(3D)メモリブロックであって、
静的ランダムアクセスメモリ(SRAM)を備えるメモリセルと、
少なくとも1つの読取アクセスポートと、ここで、前記少なくとも1つの読取アクセスポートは、前記メモリセルへの読取アクセスを提供するように構成され、前記少なくとも1つの読取アクセスポートの各読取アクセスポートは、前記SRAMの第1のインバータに結合された第1の読取トランジスタと、前記SRAMの第2のインバータに結合された第2の読取トランジスタとを備える、
3Dメモリブロック。」

[相違点1]
本願発明1は「前記メモリセルは、3D集積回路(IC)(3DIC)の第1の階層に配設される」のに対して、引用例3発明はそのようになっていない点。
[相違点2]
本願発明1は「少なくとも1つの読取アクセスポート」が、「前記3DICの第2の階層に配設され」ているのに対して、引用例3発明はそのようになっていない点。
[相違点3]
本願発明1は「前記少なくとも1つの読取アクセスポートを前記メモリセルに結合する少なくとも1つのモノリシック階層間ビア(MIV)」を備えているのに対して、引用例3発明はそのようになっていない点。
[相違点4]
本願発明1は「前記読取アクセスポート及び前記メモリセルは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために第1の電源電圧及び第2の電源電圧をそれぞれ受けるように構成され」ているのに対して、引用例3発明はそのようになっていない点。

(2)相違点についての判断
[相違点4]について以下に検討する。
引用例3には、読取アクセスポートは読み取りアクセスポートのための電源電圧を低くすることを可能とするために第1の電源電圧を受け、メモリセルは第2の電源電圧を受けることに対応した構成は記載されておらず、また、メモリセル内の静的ノイズマージン(SNM)及び読取/書込(R/W)ノイズマージン(RWNM)について考慮することも記載されていないので、引用例3発明において、[相違点4]に係る、「前記読取アクセスポート及び前記メモリセルは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために第1の電源電圧及び第2の電源電圧をそれぞれ受けるように構成」することが、容易であるとは言えない。
さらに、引用例1,2および4ないし7には、「前記読取アクセスポート及び前記メモリセルは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために第1の電源電圧及び第2の電源電圧をそれぞれ受けるように構成」することは記載されていないから、引用例3発明に、引用例1,2および4ないし7の記載を適用し、[相違点4]に係る構成を想起することはできない。
そして、本願発明1は、[相違点4]に係る構成を有することにより、
「【0007】
[0007] 本明細書で開示される実施形態は、3次元(3D)集積回路(IC)(3DIC)階層(tier)間での3Dメモリセル分離を含む。関連する3DIC、3DICプロセッサコア、及び方法も開示される。本明細書で開示される実施形態では、メモリブロックのメモリ読取アクセスポートは、3DICの異なる階層においてメモリセルから分離される。3DICは、より高いデバイス記録密度(device packing density)と、より低いインターコネクト遅延と、より低いコストとを達成する。このように、読取アクセスポートのための電源電圧を低くすることが可能となるように異なる電源電圧が読取アクセスポート及びメモリセルに供給され得る。メモリセル内の改善された静的ノイズマージン(SNM)及び読取/書込(R/W)ノイズマージン(RWNM)が結果として提供され得る。エリアを増加させる、非分離メモリブロックの内部に複数の動力供給レールを設けることもまた回避され得る。」
という格別の効果を有するものである。
そうすると、[相違点4]に係る構成は、引用例1ないし7に記載された発明に基づいて当業者が容易に想到したものであるとは言えない。

2 本願発明10について
(1)対比
本願発明10は、本願発明1の「読取アクセスポート」を「読み取るための手段」としたものであるから、上記1(1)で検討したように、以下の点で一致し、また相違する。
[一致点]
「3次元(3D)メモリブロックであって、
静的ランダムアクセスメモリ(SRAM)を備えるメモリセルと、
少なくとも1つの読み取るための手段と、ここで、前記少なくとも1つの読み取るための手段は、前記メモリセルへの読取アクセスを提供するように構成され、前記少なくとも1つの読み取るための手段の各読み取るための手段は、前記SRAMの第1のインバータに結合された第1の読取トランジスタと、前記SRAMの第2のインバータに結合された第2の読取トランジスタとを備える、
3Dメモリブロック。」

[相違点5]
本願発明10は「前記メモリセルは、3D集積回路(IC)(3DIC)の第1の階層に配設される」のに対して、引用例3発明はそのようになっていない点。
[相違点6]
本願発明10は「少なくとも1つの読み取るための手段」が、「前記3DICの第2の階層に配設され」ているのに対して、引用例3発明はそのようになっていない点。
[相違点7]
本願発明10は「前記少なくとも1つの読み取るための手段を前記メモリセルに結合する少なくとも1つのモノリシック階層間ビア(MIV)」を備えているのに対して、引用例3発明はそのようになっていない点。
[相違点8]
本願発明10は「前記読み取るための手段及び前記メモリセルは、前記読み取るための手段のための電源電圧を低くすることを可能とするために第1の電源電圧及び第2の電源電圧をそれぞれ受けるように構成され」ているのに対して、引用例3発明はそのようになっていない点。

(2)相違点についての判断
[相違点8]について以下に検討する。
引用例3には、読み取るための手段は読み取るための手段のための電源電圧を低くすることを可能とするために第1の電源電圧を受け、メモリセルは第2の電源電圧を受けることに対応する構成は記載されておらず、また、メモリセル内の静的ノイズマージン(SNM)及び読取/書込(R/W)ノイズマージン(RWNM)について考慮することも記載されていないので、引用例3発明において、[相違点8]に係る、「前記読み取るための手段及び前記メモリセルは、前記読み取るための手段のための電源電圧を低くすることを可能とするために第1の電源電圧及び第2の電源電圧をそれぞれ受けるように構成」することが、容易であるとは言えない。
さらに、引用例1,2および4ないし7には、「読み取るための手段及び前記メモリセルは、前記読み取るための手段のための電源電圧を低くすることを可能とするために第1の電源電圧及び第2の電源電圧をそれぞれ受けるように構成」することは記載されていないから、引用例3発明に、引用例1,2および4ないし7の記載を適用し、[相違点8]に係る構成を想起することはできない。
そして、本願発明10は、[相違点8]に係る構成を有することにより、
「【0007】
[0007] 本明細書で開示される実施形態は、3次元(3D)集積回路(IC)(3DIC)階層(tier)間での3Dメモリセル分離を含む。関連する3DIC、3DICプロセッサコア、及び方法も開示される。本明細書で開示される実施形態では、メモリブロックのメモリ読取アクセスポートは、3DICの異なる階層においてメモリセルから分離される。3DICは、より高いデバイス記録密度(device packing density)と、より低いインターコネクト遅延と、より低いコストとを達成する。このように、読取アクセスポートのための電源電圧を低くすることが可能となるように異なる電源電圧が読取アクセスポート及びメモリセルに供給され得る。メモリセル内の改善された静的ノイズマージン(SNM)及び読取/書込(R/W)ノイズマージン(RWNM)が結果として提供され得る。エリアを増加させる、非分離メモリブロックの内部に複数の動力供給レールを設けることもまた回避され得る。」
という格別の効果を有するものである。
そうすると、[相違点8]に係る構成は、引用例1ないし7に記載された発明に基づいて当業者が容易に想到したものであるとは言えない。

3 本願発明12について
(1)対比
ア 引用例3には、引用例3発明の「回路」を形成する方法の発明(以下、「引用方法発明」という。)が記載されていると認められる。
イ 引用方法発明の「SRAMのセルコア回路」は、3次元的に配置されるSRAMのメモリセルを備えるものであるから、本願発明12の「3次元(3D)メモリブロック」に相当し、本願発明12の「3次元(3D)メモリブロックを形成する方法」を備えていると認められる。
ウ 引用方法発明の「SRAMのメモリセル」は、本願発明12の「静的ランダムアクセスメモリ(SRAM)を備える前記メモリセル」に相当し、本願発明12の「メモリセル内に静的ランダムアクセスメモリ(SRAM)を備える前記メモリセルを、前記3DICの前記第1の階層内に形成すること」のうち、「メモリセル内に静的ランダムアクセスメモリ(SRAM)を備える前記メモリセルを、」「形成すること」を備えていると認められる。
エ 引用方法発明の「コラムパスゲートMP1,MP2」は、「相補コラム選択信号Yibに応じてビットライン対BL,BLbでディベロップされたセルデータをリードセクションデータライン対RSDL,RSDLbに伝達」しており、また、「P1,N3からなるインバータの出力をアクセストランジスタN1と接続し、P2,N4からなるインバータの出力をアクセストランジスタN2と接続し、アクセストランジスタN1,N2のドレイン端子を、ビットライン対BL,BLbのうち1つのBL,BLbにそれぞれ対応して連結し」ており、「SRAMのメモリセル」を構成する、「P1,N3からなるインバータの出力」および「P2,N4からなるインバータの出力」を、それぞれ「アクセストランジスタN1,N2」を介して、ビットライン対BL,BLbを通じ伝達しているから、「コラムパスゲートMP1,MP2」は、「P1,N3からなるインバータ」および「P2,N4からなるインバータ」とそれぞれ連結していると認められる。
また、引用方法発明の「コラムパスゲートMP1,MP2」は、本願発明12の「少なくとも1つの読取アクセスポート」に相当し、また、引用方法発明の「P1,N3からなるインバータの出力」を「アクセストランジスタN1」を介して、ビットラインBLを通じ伝達する「コラムパスゲートMP1」、および、「P2,N4からなるインバータの出力」を「アクセストランジスタN2」を介して、ビットラインBLbを通じ伝達する「コラムパスゲートMP2」は、本願発明12の「前記SRAMの第1のインバータに結合された第1の読取トランジスタ」、および、「前記SRAMの第2のインバータに結合された第2の読取トランジスタ」に相当する。
してみれば、引用方法発明は本願発明12の
「前記3DICの第2の階層内に少なくとも1つの読取アクセスポートを形成することと、ここで、前記少なくとも1つの読取アクセスポートは、前記メモリセルへの読取アクセスを提供するように構成され、前記少なくとも1つの読取アクセスポートを形成することは、
前記SRAMの第1のインバータに結合された第1の読取トランジスタを形成することと、
前記SRAMの第2のインバータに結合された第2の読取トランジスタを形成することと
を備える、」
ことに対応する、
「少なくとも1つの読取アクセスポートを形成することと、ここで、前記少なくとも1つの読取アクセスポートは、前記メモリセルへの読取アクセスを提供するように構成され、前記少なくとも1つの読取アクセスポートを形成することは、
前記SRAMの第1のインバータに結合された第1の読取トランジスタを形成することと、
前記SRAMの第2のインバータに結合された第2の読取トランジスタを形成することと
を備える、」ことを備えていると認められる。
オ してみると、本願発明12と引用方法発明は以下の点で一致し、また、相違する。
[一致点]
「3次元(3D)メモリブロックを形成する方法であって、
メモリセル内に静的ランダムアクセスメモリ(SRAM)を備える前記メモリセルを形成することと、
少なくとも1つの読取アクセスポートを形成することと、ここで、前記少なくとも1つの読取アクセスポートは、前記メモリセルへの読取アクセスを提供するように構成され、前記少なくとも1つの読取アクセスポートを形成することは、
前記SRAMの第1のインバータに結合された第1の読取トランジスタを形成することと、
前記SRAMの第2のインバータに結合された第2の読取トランジスタを形成することと
を備える、方法。」

[相違点9]
本願発明12は「3D集積回路(IC)(3DIC)の第1の階層を形成」し、「メモリセル内に静的ランダムアクセスメモリ(SRAM)を備える前記メモリセルを、前記3DICの前記第1の階層内に形成」しているのに対して、引用方法発明はそのようになっていない点。
[相違点10]
本願発明12は「前記3DICの第2の階層を形成」し、「前記3DICの第2の階層内に少なくとも1つの読取アクセスポートを形成」しているのに対して、引用方法発明はそのようになっていない点。
[相違点11]
本願発明12は「前記少なくとも1つのモノリシック階層間ビア(MIV)を用いて前記少なくとも1つの読取アクセスポートを前記メモリセルに結合すること」を備えているのに対して、引用方法発明はそのようになっていない点。
[相違点12]
本願発明12は「前記読取アクセスポート及び前記メモリセルを形成することは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けるように前記読取アクセスポート及び前記メモリセルを構成することを含」んでいるのに対して、引用方法発明はそのようになっていない点。

(2)相違点についての判断
[相違点12]について以下に検討する。
引用例3には、読み取りアクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けることは記載されておらず、また、メモリセル内の静的ノイズマージン(SNM)及び読取/書込(R/W)ノイズマージン(RWNM)について考慮することも記載されていないので、引用方法発明において、[相違点12]に係る、「前記読取アクセスポート及び前記メモリセルを形成することは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けるように前記読取アクセスポート及び前記メモリセルを構成すること」が、容易であるとは言えない。
さらに、引用例1,2および4ないし7には、「前記読取アクセスポート及び前記メモリセルを形成することは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けるように前記読取アクセスポート及び前記メモリセルを構成すること」は記載されていないから、引用方法発明に、引用例1,2および4ないし7の記載を適用し、[相違点12]に係る構成を想起することはできない。
そして、本願発明12は、[相違点12]に係る構成を有することにより、
「【0007】
[0007] 本明細書で開示される実施形態は、3次元(3D)集積回路(IC)(3DIC)階層(tier)間での3Dメモリセル分離を含む。関連する3DIC、3DICプロセッサコア、及び方法も開示される。本明細書で開示される実施形態では、メモリブロックのメモリ読取アクセスポートは、3DICの異なる階層においてメモリセルから分離される。3DICは、より高いデバイス記録密度(device packing density)と、より低いインターコネクト遅延と、より低いコストとを達成する。このように、読取アクセスポートのための電源電圧を低くすることが可能となるように異なる電源電圧が読取アクセスポート及びメモリセルに供給され得る。メモリセル内の改善された静的ノイズマージン(SNM)及び読取/書込(R/W)ノイズマージン(RWNM)が結果として提供され得る。エリアを増加させる、非分離メモリブロックの内部に複数の動力供給レールを設けることもまた回避され得る。」
という格別の効果を有するものである。
そうすると、[相違点12]に係る構成は、引用例1ないし7に記載された発明に基づいて当業者が容易に想到したものであるとは言えない。

4 請求項2ないし9、11、および、13ないし17について
請求項2ないし9は、本願発明1の発明特定事項を全て有する発明である。
また、本願発明11は、本願発明10の発明特定事項を全て有する発明である。
さらに、本願発明13ないし17は、本願発明12の発明特定事項を全て有する発明である。
してみれば、本願発明1、10、12が引用例1ないし7に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない以上、本願発明2ないし9、11、および、13ないし17も、引用例1ないし7に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。

第7 原査定についての判断
本願発明1ないし9の「前記読取アクセスポート及び前記メモリセルは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために第1の電源電圧及び第2の電源電圧をそれぞれ受けるように構成される」こと、本願発明10および11の「前記少なくとも1つの読み取るための手段及び前記メモリセルは、前記少なくとも1つの読み取るための手段のための電源電圧を低くすることを可能とするために第1の電源電圧及び第2の電源電圧をそれぞれ受けるように構成される」こと、および、本願発明12ないし17の「前記読取アクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けるように前記読取アクセスポート及び前記メモリセルを構成すること」は、原査定における引用例1には記載されておらず、また、周知の技術であるとは認められないから、引用例1発明を、「前記読取アクセスポート及び前記メモリセルは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために第1の電源電圧及び第2の電源電圧をそれぞれ受けるように構成される」こと、「前記少なくとも1つの読み取るための手段及び前記メモリセルは、前記少なくとも1つの読み取るための手段のための電源電圧を低くすることを可能とするために第1の電源電圧及び第2の電源電圧をそれぞれ受けるように構成される」こと、ないし、「前記読取アクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けるように前記読取アクセスポート及び前記メモリセルを構成すること」が容易であるとは言えない。
また、原査定における引用例2には、「前記読取アクセスポート及び前記メモリセルは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために第1の電源電圧及び第2の電源電圧をそれぞれ受けるように構成される」こと、「前記少なくとも1つの読み取るための手段及び前記メモリセルは、前記少なくとも1つの読み取るための手段のための電源電圧を低くすることを可能とするために第1の電源電圧及び第2の電源電圧をそれぞれ受けるように構成される」こと、および、「前記読取アクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けるように前記読取アクセスポート及び前記メモリセルを構成すること」は記載されていないから、引用例1発明に、引用例2の記載を適用し、「前記読取アクセスポート及び前記メモリセルは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために第1の電源電圧及び第2の電源電圧をそれぞれ受けるように構成される」こと、「前記少なくとも1つの読み取るための手段及び前記メモリセルは、前記少なくとも1つの読み取るための手段のための電源電圧を低くすることを可能とするために第1の電源電圧及び第2の電源電圧をそれぞれ受けるように構成される」こと、ないし、「前記読取アクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けるように前記読取アクセスポート及び前記メモリセルを構成すること」を想起することはできない。
そうすると、本願発明1ないし17の、「前記読取アクセスポート及び前記メモリセルは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために第1の電源電圧及び第2の電源電圧をそれぞれ受けるように構成される」こと、「前記少なくとも1つの読み取るための手段及び前記メモリセルは、前記少なくとも1つの読み取るための手段のための電源電圧を低くすることを可能とするために第1の電源電圧及び第2の電源電圧をそれぞれ受けるように構成される」こと、および、「前記読取アクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けるように前記読取アクセスポート及び前記メモリセルを構成すること」は、原査定における引用例1および2には記載されておらず、本願優先日前における周知技術でもないので、本願発明1ないし17は、当業者であっても、原査定における引用例1および2に記載された発明に基づいて容易に発明できたものではない。
したがって、原査定を維持することはできない。

第8 当審拒絶理由についての判断
1 特許法第36条第6項第1号について
特許請求の範囲に係る発明は、本補正書により補正されたから、特許請求の範囲の記載が、特許法第36条6項第1号に規定する要件を満たさないとの、拒絶の理由は解消した。
2 特許法第29条第2項について
本願発明1ないし17と引用例3発明または引用方法発明を対比すると、上記「第6」で検討したように、本願発明1ないし17が、「前記読取アクセスポート及び前記メモリセルは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために第1の電源電圧及び第2の電源電圧をそれぞれ受けるように構成される」こと、「前記少なくとも1つの読み取るための手段及び前記メモリセルは、前記少なくとも1つの読み取るための手段のための電源電圧を低くすることを可能とするために第1の電源電圧及び第2の電源電圧をそれぞれ受けるように構成される」こと、もしくは、「前記読取アクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けるように前記読取アクセスポート及び前記メモリセルを構成すること」を発明特定事項としているのに対して、引用例3発明または引用方法発明は対応する構成を備えていない点で相違する。
そして、本願発明1ないし17の「前記読取アクセスポート及び前記メモリセルは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために第1の電源電圧及び第2の電源電圧をそれぞれ受けるように構成される」こと、「前記少なくとも1つの読み取るための手段及び前記メモリセルは、前記少なくとも1つの読み取るための手段のための電源電圧を低くすることを可能とするために第1の電源電圧及び第2の電源電圧をそれぞれ受けるように構成される」こと、もしくは、「前記読取アクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けるように前記読取アクセスポート及び前記メモリセルを構成すること」は、引用例2および4ないし7には記載されておらず、また、周知の技術であるとは認められないから、引用例3発明または引用方法発明において、「前記読取アクセスポート及び前記メモリセルは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために第1の電源電圧及び第2の電源電圧をそれぞれ受けるように構成される」こと、「前記少なくとも1つの読み取るための手段及び前記メモリセルは、前記少なくとも1つの読み取るための手段のための電源電圧を低くすることを可能とするために第1の電源電圧及び第2の電源電圧をそれぞれ受けるように構成される」こと、もしくは、「前記読取アクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けるように前記読取アクセスポート及び前記メモリセルを構成すること」が容易であるとは言えない。
そうすると、本願発明1ないし17の「前記読取アクセスポート及び前記メモリセルは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために第1の電源電圧及び第2の電源電圧をそれぞれ受けるように構成される」こと、「前記少なくとも1つの読み取るための手段及び前記メモリセルは、前記少なくとも1つの読み取るための手段のための電源電圧を低くすることを可能とするために第1の電源電圧及び第2の電源電圧をそれぞれ受けるように構成される」こと、および、「前記読取アクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けるように前記読取アクセスポート及び前記メモリセルを構成すること」は、当審拒絶理由における引用例2ないし7には記載されておらず、また、本願優先日前における周知技術でもないので、本願発明1ないし17は、当業者であっても、当審拒絶理由における引用例2ないし7に記載された発明に基づいて容易に発明できたものではない。

3 当審拒絶理由のまとめ
したがって、当審拒絶理由によって、本願を拒絶することはできない。

第9 むすび
以上のとおり、原査定の理由によって、本願を拒絶することはできない。
他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2018-01-29 
出願番号 特願2016-501104(P2016-501104)
審決分類 P 1 8・ 537- WY (H01L)
P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 加藤 俊哉  
特許庁審判長 飯田 清司
特許庁審判官 深沢 正志
小田 浩
発明の名称 集積回路の異なる階層上の、読取/書込ポートおよびアクセスロジックを有する3Dメモリセル  
代理人 岡田 貴志  
代理人 井関 守三  
代理人 蔵田 昌俊  
代理人 福原 淑弘  

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