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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L
管理番号 1337635
審判番号 不服2017-1882  
総通号数 220 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-04-27 
種別 拒絶査定不服の審決 
審判請求日 2017-02-08 
確定日 2018-02-22 
事件の表示 特願2015-125218「半導体装置」拒絶査定不服審判事件〔平成27年 9月17日出願公開、特開2015-165601〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成12年9月12日(国内優先権主張 平成11年10月13日、特願平11-291066号)を出願日とする特願2000-275912号の一部を、平成24年3月21日に新たな特許出願(特願2012-063638号)とし、当該新たな特許出願の一部を、平成27年4月15日に新たな特許出願(特願2015-083487号)としたうえで、さらに、当該新たな特許出願の一部を、同年6月23日に新たな特許出願としたものであって、その手続の経緯は以下のとおりである。

平成27年 7月23日 審査請求・上申書・手続補正書
平成27年12月21日 拒絶理由通知
平成28年 3月 4日 意見書・手続補正書
平成28年 7月15日 拒絶理由通知(最後)
平成28年 9月16日 意見書・手続補正書
平成28年11月 2日 補正の却下の決定・拒絶査定
平成29年 2月 8日 審判請求・手続補正書
平成29年 9月 7日 拒絶理由通知(当審)
平成29年11月 7日 意見書・手続補正書

第2 本願発明
本願の請求項1に係る発明(以下、「本願発明」という。)は,平成29年11月7日付け手続補正により補正された特許請求の範囲の請求項1に記載された、次のとおりのものと認める。
「【請求項1】
DRAMメモリセルと周辺MOSトランジスタを有する半導体装置において、
シリコン基板のDRAMメモリセル形成領域に形成されたワード・トランジスタと、
前記シリコン基板の周辺MOSトランジスタ形成領域に形成され、ポリシリコン層とその上に積層されたタングステン含有層の積層構造を含むゲートを有する前記周辺MOSトランジスタと、
前記シリコン基板の前記周辺MOSトランジスタのシリサイド層が形成されている第1不純物拡散層と、
前記シリコン基板の前記ワード・トランジスタの前記シリサイド層が形成されていない少なくとも2つの第2不純物拡散層と、
前記DRAMメモリセル形成領域に形成されたワード線と、
前記DRAMメモリセル形成領域の上層に形成されたキャパシタ部と、
前記キャパシタ部と前記ワード・トランジスタとの間に形成されたタングステン及びTiNの積層構造を有するビット線と、
前記キャパシタ部の下部電極の下端に上端を接続された第1電極と、前記第2不純物拡散層の1つに下端を接続され上端を前記第1電極の下端に接合されたシリコン層からなる第2電極と、により構成される2段コンタクトと、
を備え、
前記ビット線と前記第2不純物拡散層の他の1つは、シリコン層で接続されており、
前記周辺MOSトランジスタのゲートは、前記タングステン含有層の上にシリコン窒化膜のオフセット膜を有し、
前記キャパシタ部の下層であって前記ビット線よりも上層に形成されたシリコン窒化膜の絶縁膜を有し、
前記2段コンタクトの前記第1電極と前記第2電極の接合部において前記第1電極は前記第2電極よりも狭幅であり前記第1電極が前記第2電極にめり込むように形成され、
前記第1電極は前記シリコン窒化膜の絶縁膜に配置されたサイドウォール・エッチング・マスク層の開口部を介して形成されたコンタクトホールに配置されることを特徴とする半導体装置。」

第3 引用文献・引用発明
1 引用文献1
(1)引用文献1の記載事項
平成29年9月7日付け拒絶理由通知(以下、「当審拒絶理由通知」という。)で引用された特開平11-186522号公報(以下、「引用文献1」という。)には、図面とともに次の記載がある。(下線は当審において付加した。以下同じ。)
ア「【0001】
【発明の属する技術分野】本発明は、半導体集積回路装置の製造方法に関し、特に、DRAM(DynamicRandom Access Memory)を有する半導体集積回路装置の製造方法に適用して有効な技術に関するものである。」
イ「【0037】(実施の形態1)図1は、本実施の形態のDRAMを形成した半導体チップの全体平面図である。図示のように、単結晶シリコンからなる半導体チップ1Aの主面には、X方向(半導体チップ1Aの長辺方向)およびY方向(半導体チップ1Aの短辺方向)に沿って多数のメモリアレイMARYがマトリクス状に配置されている。X方向に沿って互いに隣接するメモリアレイMARYの間にはセンスアンプSAが配置されている。半導体チップ1Aの主面の中央部には、ワードドライバWD、データ線選択回路などの制御回路や、入出力回路、ボンディングパッドなどが配置されている。
【0038】図2は、上記DRAMの等価回路図である。図示のように、このDRAMのメモリアレイ(MARY)は、マトリクス状に配置された複数のワード線WL(WLn-1、WLn、WLn+1…)と複数のビット線BLおよびそれらの交点に配置された複数のメモリセル(MC)によって構成されている。1ビットの情報を記憶する1個のメモリセルは、1個の情報蓄積用容量素子Cとこれに直列に接続された1個のメモリセル選択用MISFETQsとで構成されている。メモリセル選択用MISFETQsのソース、ドレインの一方は、情報蓄積用容量素子Cと電気的に接続され、他方はビット線BLと電気的に接続されている。ワード線WLの一端は、ワードドライバWDに接続され、ビット線BLの一端は、センスアンプSAに接続されている。
【0039】次に、本実施の形態のDRAMの製造方法を図3?図21を用いて工程順に説明する。なお、図12を除く各図において、左側はメモリセル約2ビット分の断面図、右側は周辺回路のnチャネル型MISFETとpチャネル型MISFETの断面図をそれぞれ示している。
【0040】まず、図3に示すように、p型で比抵抗が10Ωcm程度の単結晶シリコンからなる半導体基板1を用意し、その主面の素子分離領域に素子分離溝6を形成する。素子分離溝6は、半導体基板1の表面をエッチングして深さ300?400nm程度の溝を形成し、次いでこの溝の内部を含む半導体基板1上にCVD法で酸化シリコン膜5を堆積した後、この酸化シリコン膜5を化学的機械研磨(ChemicalMechanical Polishing; CMP)法でポリッシュバックして形成する。酸化シリコン膜5は、その表面が活性領域の表面とほぼ同じ高さになるように平坦化する。
【0041】次に、図4に示すように、メモリセルを形成する領域(メモリアレイ)の半導体基板1にn型不純物、例えばP(リン)をイオン打ち込みしてn型半導体領域3を形成した後、メモリアレイと周辺回路の一部(nチャネル型MISFETQnを形成する領域)とにp型不純物、例えばB(ホウ素)をイオン打ち込みしてp型ウエル2を形成し、周辺回路の他の一部(pチャネル型MISFETQpを形成する領域)にn型不純物、例えばP(リン)をイオン打ち込みしてn型ウエル4を形成する。n型半導体領域3は、半導体基板1の他の領域に形成された入出力回路などからメモリアレイにノイズが侵入するのを防ぐ目的でメモリアレイのp型ウエル2と半導体基板1との間に形成する。
【0042】続いて、MISFETのしきい値電圧を調整するための不純物、例えばBF_(2)(フッ化ホウ素))をp型ウエル2およびn型ウエル4にイオン打ち込みし、次いでp型ウエル2およびn型ウエル4のそれぞれの表面をHF(フッ酸)系の洗浄液で洗浄した後、半導体基板1をウェット酸化してp型ウエル2およびn型ウエル4のそれぞれの表面に膜厚7nm程度の清浄なゲート酸化膜7を形成する。
【0043】次に、図5に示すように、ゲート酸化膜7の上部にゲート電極8A(ワード線WL)およびゲート電極8B、8Cを形成する。ゲート電極8A(ワード線WL)およびゲート電極8B、8Cは、例えばP(リン)などのn型不純物をドープした膜厚70nm程度の多結晶シリコン膜を半導体基板1上にCVD法で堆積し、次いでその上部に膜厚50nm程度のWN(タングステンナイトライド)膜と膜厚100nm程度のW膜とをスパッタリング法で堆積し、さらにその上部に膜厚200nm程度の窒化シリコン膜12をCVD法で堆積した後、フォトレジスト膜をマスクにしてこれらの膜をパターニングすることにより形成する。WN膜は、高温熱処理時にW膜と多結晶シリコン膜とが反応して両者の界面に高抵抗のシリサイド層が形成されるのを防止するバリア層として機能する。バリア層には、WN膜高融点金属窒化膜、例えばTiN(チタンナイトライド)膜を使用することもできる。高融点金属膜と多結晶シリコン膜とを主体として構成されるポリメタル構造のゲート電極8A(ワード線WL)は、多結晶シリコン膜やポリサイド膜(高融点金属シリサイド膜と多結晶シリコン膜との積層膜)で構成されたゲート電極に比べて電気抵抗が低いので、ワード線の信号遅延を低減することができる。メモリセル選択用MISFETQsのゲート電極8A(ワード線WL)は、例えば波長248nmのKrFエキシマレーザを光源に用いた露光技術と位相シフト技術とを用い、幅とスペースがそれぞれ0.22μm程度となるように形成する。
【0044】次に、図6に示すように、n型ウエル4にp型不純物、例えばB(ホウ素)をイオン打ち込みしてゲート電極8Cの両側のn型ウエル4にp^(-)型半導体領域15を形成する。また、p型ウエル2にn型不純物、例えばP(リン)をイオン打ち込みしてゲート電極8Aの両側のp型ウエル2にn^(-)型半導体領域9aを形成し、ゲート電極8Bの両側のp型ウエル2にn^(-)型半導体領域14を形成する。ここまでの工程により、nチャネル型で構成されたメモリセル選択用MISFETQsが略完成する。
【0045】次に、図7に示すように、半導体基板1上にCVD法で膜厚50nm程度の窒化シリコン膜13を堆積した後、メモリアレイの窒化シリコン膜13をフォトレジスト膜で覆い、周辺回路の窒化シリコン膜13を異方性エッチングすることにより、周辺回路のゲート電極8B、8Cの側壁にサイドウォールスペーサ13sを形成する。このエッチングは、素子分離溝6に埋め込まれた酸化シリコン膜5およびゲート酸化膜7の削れ量を最少とするために、窒化シリコン膜13を高い選択比でエッチングするガスを使用して行う。また、ゲート電極8B、8C上の窒化シリコン膜12の削れ量を最少とするために、オーバーエッチング量を必要最小限に留めるようにする。
【0046】次に、図8に示すように、周辺回路のn型ウエル4にp型不純物、例えばB(ホウ素)をイオン打ち込みしてpチャネル型MISFETQpのp^(+)型半導体領域11(ソース、ドレイン)を形成し、周辺回路のp型ウエル2にn型不純物、例えばAs(ヒ素)をイオン打ち込みしてnチャネル型MISFETQnのn^(+)型半導体領域10(ソース、ドレイン)を形成する。ここまでの工程により、LDD(Lightly Doped Drain)構造を有するpチャネル型MISFETQpおよびnチャネル型MISFETQnが略完成する。
【0047】次に、図9に示すように、半導体基板1上に膜厚300nm程度のSOG膜16をスピン塗布し、水蒸気を含む400℃程度の酸素雰囲気中でベーク処理を行った後、さらに800℃、1分程度の熱処理を行ってこのSOG膜16をデンシファイ(緻密化)する。SOG膜16には、例えばポリシラザン系の無機SOGを使用する。
【0048】SOG膜16は、BPSG膜などのグラスフロー膜に比べてリフロー性が高く、微細なスペースのギャップフィル性に優れているので、フォトリソグラフィの解像限界程度まで微細化されたゲート電極8A(ワード線WL)のスペースに埋め込んでもボイドが生じることがない。また、SOG膜16は、BPSG膜などで必要とされる高温、長時間の熱処理を行わなくとも高いリフロー性が得られるので、メモリセル選択用MISFETQsのソース、ドレインや周辺回路のMISFET(nチャネル型MISFETQn、pチャネル型MISFETQp)のソース、ドレインに打ち込まれた不純物の熱拡散を抑制して浅接合化を図ることができ、さらに熱処理時にゲート電極8A(ワード線WL)およびゲート電極8B、8Cを構成するメタル(W膜)が酸化するのを抑制できるので、メモリセル選択用MISFETQsおよび周辺回路のMISFETの高性能化を実現することができる。
【0050】次に、図11に示すように、フォトレジスト膜27をマスクにしたドライエッチングでメモリセル選択用MISFETQsのn^(-)型半導体領域9a(ソース、ドレイン)の上部の酸化シリコン膜18、17を除去し、次いで窒化シリコン膜13とその下層の薄いゲート酸化膜7を除去することにより、n^(-)型半導体領域9aの一方の上部にコンタクトホール19を形成し、他方の上部にコンタクトホール20を形成する。コンタクトホール19は、メモリセル選択用MISFETQsとビット線とを接続するための導体膜(多結晶シリコン膜)を埋め込むために形成し、コンタクトホール20は、メモリセル選択用MISFETQsと情報蓄積用容量素子の一方の電極とを接続するための導体膜(多結晶シリコン膜)を埋め込むために形成する。
【0051】酸化シリコン膜18、17のエッチングは、下層の窒化シリコン膜13が除去されるのを防ぐために、酸化シリコン膜17を高い選択比でエッチングするガスを使用して行う。また、窒化シリコン膜13のエッチングは、半導体基板1や素子分離溝6の削れ量を最小とするために、窒化シリコン膜13を高い選択比でエッチングするガスを使用して行う。さらに、このエッチングは、窒化シリコン膜13を異方的にエッチングするような条件で行い、ゲート電極8A(ワード線WL)の側壁に窒化シリコン膜13を残すようにする。これにより、底部の径がフォトリソグラフィの解像限界以下の微細なコンタクトホール19、20がゲート電極8A(ワード線WL)のスペースに対して自己整合で形成される。
【0052】図12に示すように、コンタクトホール20は、X方向(ビット線BLが延在する方向)の径とY方向(ワード線WLが延在する方向)の径がほぼ等しく(0.24μm程度)なるように形成する。一方、コンタクトホール19(2個のメモリセル選択用MISFETQsによって共有されたn^(-)型半導体領域9a上のコンタクトホール)は、Y方向の径がX方向の径よりも大きい略長方形の平面パターンで構成し、Y方向に隣接する活性領域(L)の間の素子分離領域でビット線BLと接続する。また、コンタクトホール19の素子分離溝6上に延在した領域には、後の工程でこの領域に形成されるスルーホール22(ビット線BLとコンタクトホール19とを接続するスルーホール)とのマスク合わせ余裕を確保するために、ドグボーンを設けることによってXおよびY方向の径をコンタクトホール20のそれよりも大きくする(0.3μm程度)。さらに、ビット線BLとワード線WLとの間の寄生容量を低減するために、コンタクトホールのX方向の大きさは、活性領域上で素子分離領域上よりも小さくする。なお、リソグラフィの解像能力から、ドグボーンを形成することが困難な場合には、ドライエッチングおよびその後のウェット洗浄での削れによる寸法シフトを利用して径を大きくする。
【0053】次に、フォトレジスト膜27を除去した後、フッ酸系のエッチング液(例えばフッ酸+フッ化アンモニウム混液)を使って、コンタクトホール19、20の底部に露出した半導体基板1の表面を洗浄し、ドライエッチング残渣やフォトレジスト残渣などを除去する。このときコンタクトホール19、20の側壁に露出したSOG膜16もエッチング液に曝されるが、800℃程度の高温でデンシファイ(緻密化)したSOG膜16は、この処理を行わないSOG膜に比べてフッ酸系のエッチング液に対する耐性が高いので、このウェットエッチング処理によってコンタクトホール19、20の側壁が大きくアンダーカットされることはない。これにより、次の工程でコンタクトホール19、20の内部に埋め込まれるプラグ21同士のショートを確実に防止することができる。
【0054】また、上記コンタクトホール19、20を形成した後、このコンタクトホール19、20を通じてp型ウエル2にn型不純物(例えばリン)をイオン打ち込みすることによって、メモリセル選択用MISFETQsのソース、ドレインよりも深い領域のp型ウエル2にn型半導体層を形成してもよい。このn型半導体層は、ソース、ドレインの端部に集中する電界を緩和する効果があるので、ソース、ドレインの端部のリーク電流を低減してメモリセルのリフレッシュ特性を向上させることができる。
【0055】次に、図13に示すように、コンタクトホール19、20の内部にプラグ21を形成する。プラグ21は、コンタクトホール19、20の内部を含む酸化シリコン膜18の上部にn型不純物(例えばAs(ヒ素))をドープした膜厚300nm程度の多結晶シリコン膜をCVD法で堆積した後、この多結晶シリコン膜をCMP法で研磨(またはエッチバック)してコンタクトホール19、20の内部に残すことにより形成する。
【0056】続いて、図14に示すように、酸化シリコン膜18の上部に膜厚200nm程度の酸化シリコン膜28をCVD法で堆積した後、窒素ガス雰囲気中で800℃、1分程度の熱処理を行う。この熱処理によって、プラグ21を構成する多結晶シリコン膜中のn型不純物がコンタクトホール19、20の底部から半導体基板1の表面、すなわちp型ウエル2の表面に拡散し、低抵抗のn型半導体領域(ソース、ドレイン)9が形成される。
【0057】次に、図15に示すように、フォトレジスト膜29をマスクにしたドライエッチングでコンタクトホール19の上部の酸化シリコン膜28を除去し、ビット線が接続されるプラグ(導体層)21の一部を露出させることによって、直径0.24μm程度のスルーホール22を形成する。また、このとき同時に周辺回路の酸化シリコン膜28、18、17、SOG膜16およびゲート酸化膜7を除去することによって、nチャネル型MISFETQnのn^(+)型半導体領域10(ソース、ドレイン)の上部にコンタクトホール30、31を形成し、pチャネル型MISFETQpのp^(+)型半導体領域11(ソース、ドレイン)の上部にコンタクトホール32、33を形成する。さらに、pチャネル型MISFETQpのゲート電極8Cの上部にコンタクトホール34を形成し、nチャネル型MISFETQnのゲート電極8Bの上部に図示しないコンタクトホールを形成する。
【0058】前記のように、コンタクトホール19には、その上部に形成されるスルーホール22を形成するためのフォトマスクの合わせ余裕を確保するために、ドグボーンを設けてその径を大きくしてある。つまり、スルーホール22は、ビット線を接続するためのプラグ21上からずれないので、コンタクトホール19の周囲の絶縁膜が削られることはない。これにより、アスペクト比が大きい(すなわち深い)周辺回路のコンタクトホール30?34と、コンタクトホール19の上部のアスペクト比が小さい(すなわち浅い)スルーホール22とを同時に開孔することが可能となるので、スルーホール22とコンタクトホール30?34とを別工程で形成する場合に比べてフォトマスクを1枚減らすことができる。
【0059】次に、図16に示すように、コンタクトホール30?34の内部とスルーホール22の内部とを含む酸化シリコン膜28の上部に膜厚40nm程度のTi膜36を堆積する。Ti膜36は、アスペクト比が大きいコンタクトホール30?34の底部でも10nm程度以上の膜厚を確保できるよう、コリメーションスパッタなどの高指向性スパッタリング法を用いて堆積する。
【0060】続いて、Ti膜36を大気に晒すことなく、Ar(アルゴン)ガス雰囲気中で650℃、30秒程度の熱処理を行い、さらに窒素ガス雰囲気中で750℃、1分程度の熱処理を行う。この熱処理によって図17に示すように、コンタクトホール30?33の底部のSi基板とTi膜36とが反応し、nチャネル型MISFETQnのn^(+)型半導体領域10(ソース、ドレイン)の表面とpチャネル型MISFETQpのp^(+)型半導体領域11(ソース、ドレイン)の表面とに膜厚10nm程度のTiSi_(2)(チタンシリサイド)層37が形成される。また、上記窒素ガス雰囲気中での熱処理によって、コンタクトホール30?34の側壁に堆積した薄いTi膜36の表面が窒化され、Siと反応し難い安定な膜となる。
【0061】なおこのとき、酸化シリコン膜28の上部のTi膜36の表面も窒化されるが、表面以外の部分は窒化されずに未反応のまま残る。また、スルーホール22の底部のプラグ21の表面には、プラグ21を構成する多結晶シリコン膜とTi膜36との反応によってTiSi_(2)層37が形成される。
【0062】コンタクトホール30?33の底部にTiSi_(2)層37を形成することにより、次の工程でコンタクトホール30?33の内部に形成されるプラグ35と、周辺回路のMISFETのソース、ドレイン(n^(+)型半導体領域10、p^(+)型半導体領域11)とが接触する部分のコンタクト抵抗を1kΩ以下まで低減することができるので、センスアンプSAやワードドライバWDなどの周辺回路の高速動作が可能となる。コンタクトホール30?33の底部のシリサイド層は、TiSi_(2)以外の高融点金属シリサイド、例えばCoSi_(2)(コバルトシリサイド)、TaSi_(2)(タンタルシリサイド)、MoSi_(2)(モリブデンシリサイド)などで構成することもできる。
【0063】次に、図18に示すように、Ti膜36の上部に膜厚30nm程度のTiN膜40をCVD法で堆積する。CVD法は、スパッタリング法に比べてステップカバレージがよいので、アスペクト比が大きいコンタクトホール30?34の底部に平坦部と同程度の膜厚のTiN膜40を堆積することができる。続いて、六フッ化タングステン(WF_(6))、水素およびモノシラン(SiH_(4))をソースガスに用いたCVD法でTiN膜40の上部に膜厚300nm程度の厚いW膜41を堆積し、コンタクトホール30?34およびスルーホール22のそれぞれの内部をW膜41で完全に埋め込む。
【0064】次に、図19に示すように、CMP法を用いて酸化シリコン膜28の上部のW膜41、TiN膜40およびTi膜36を除去(ポリッシュバック)することにより、コンタクトホール30?34およびスルーホール22のそれぞれの内部に上記W膜41、TiN膜40およびTi膜36で構成されたプラグ35を形成する。このプラグ35は、酸化シリコン膜28の上部のW膜41、TiN膜40およびTi膜36をドライエッチングで除去(エッチバック)することによって形成してもよい。
【0065】上記プラグ35は、高融点金属であるW膜41を主体として構成されているために抵抗が低いと共に耐熱性が高い。また、W膜41の下層に形成されたTiN膜40は、W膜41をCVD法で堆積する際に六フッ化タングステンとSiとが反応して欠陥(エンクローチメントやワームホール)が発生するのを防止するバリア層として機能すると共に、後の高温熱処理工程でW膜41とSi基板とが反応(シリサイド化反応)するのを防止するバリア層として機能する。このバリア層には、TiN以外の高融点金属窒化物(例えばWN膜)などを使用することもできる。
【0066】プラグ35は、W膜41を使用せずにTiN膜40を主体として構成してもよい。すなわち、コンタクトホール30?34およびスルーホール22のそれぞれの内部に厚い膜厚のTiN膜40を埋め込んでプラグ35を形成してもよい。この場合は、W膜41を主体として構成した場合に比べてプラグ35の抵抗が幾分高くなるが、次の工程で酸化シリコン膜28の上部に堆積するW膜42をドライエッチングしてビット線BLと周辺回路の第1層目の配線23?26とを形成する際にTiN膜40がエッチングストッパとなるので、配線23?26とコンタクトホール30?34の合わせずれマージンが格段に向上し、配線23?26のレイアウトの自由度が大幅に向上する。
【0067】次に、図20に示すように、酸化シリコン膜28の上部に膜厚100nm程度のW膜42をスパッタリング法で堆積した後、図21に示すように、W膜42の上部に形成したフォトレジスト膜43をマスクにしてW膜42をドライエッチングすることにより、ビット線BLおよび周辺回路の第1層目の配線23?26を形成する。ビット線BLおよび配線23?26は、CVD法で堆積したW膜や、W膜とTiN膜との積層膜を使って形成してもよい。
【0068】ビット線BLは、スルーホール22およびその下部のコンタクトホール19の内部のプラグ35、21を通じてメモリセル選択用MISFETQsのソース、ドレインの一方(2個のメモリセル選択用MISFETQsによって共有されたn型半導体領域9)と電気的に接続される。配線23?26は、酸化シリコン膜28、18、17およびSOG膜16に形成されたコンタクトホール30?34の内部のプラグ35を通じて周辺回路のMISFET(nチャネル型MISFETQn、pチャネル型MISFETQp)と電気的に接続される。
【0069】W膜42をドライエッチングしてビット線BLを形成するときは、フォトレジスト膜43のビット線パターン43aの幅をフォトリソグラフィの解像限界で決まる最小加工寸法またはそれよりも微細な寸法で形成する。ビット線BLの幅を微細な寸法で構成することにより、ビット線の寄生容量を低減することができるので、動作速度の向上したDRAMを実現することができる。また、ビット線BLの幅を細くすることにより、その分、ビット線BLのスペースを広くすることができるので、後の工程でビット線BLのスペース領域に形成されるスルーホール(情報蓄積用容量素子Cとコンタクトホール20とを接続するスルーホール)とビット線BLとのマスク合わせ余裕を十分に確保することができる。さらに、ビット線BLを金属(W)で構成することにより、そのシート抵抗を2Ω/□程度にまで低減できるので、情報の読み出し、書き込みを高速で行うことができる。また、ビット線BLと後述する周辺回路の配線23?26とを同一の工程で同時に形成することができるので、DRAMの製造工程を簡略化することができる。また、ビット線BLを耐熱性およびエレクトロマイグレーション耐性の高い金属(W)で構成することにより、ビット線BLの幅をフォトリソグラフィの解像限界以下まで微細化した場合でも、断線を確実に防止することができる。」
ウ「【0080】(実施の形態3)本実施の形態では、ビット線BLおよび周辺回路の第1層目の配線23?26を形成した以降の製造プロセスを説明する。ビット線BLおよび配線23?26を形成するまでのプロセスは、前記実施の形態1または実施の形態2と同じでもよく、スルーホール22とコンタクトホール30?34とを別工程で形成するプロセスでもよい。
【0081】まず、図29に示すように、ビット線BLと第1層目の配線23?26のそれぞれの上部に膜厚100nm程度の酸化シリコン膜38を堆積し、続いて酸化シリコン膜38の上部に膜厚250nm程度のSOG膜39をスピン塗布した後、水蒸気を含む400℃程度の酸素雰囲気中でベーク処理を行い、さらに800℃、1分程度の熱処理を行ってデンシファイ(緻密化)することにより、SOG膜39の表面を平坦化する。
【0082】なお、ここでは、酸化シリコン膜38とSOG膜39でビット線上を平坦化したが、ビット線BLと第1層目の配線23?26による段差が小さい場合には、SOG膜39を使用せずに酸化シリコン膜38を厚く堆積するだけで平坦化を図ることもできる。他方、ビット線BLと配線23?26の密度差が大きく、SOG膜39だけでは十分な平坦性が得られないような場合には、SOG膜39の表面をCMP法で研磨し、さらにその上部にSOG膜39の表面の微細な研磨傷を補修するための酸化シリコン膜を堆積してもよい。また、SOG膜39をデンシファイする温度をあまり高くできないような場合には、その耐湿性の低下を補うために、その上部にさらに酸化シリコン膜を堆積してもよい。
【0083】次に、図30に示すように、SOG膜39の上部に膜厚200nm程度の多結晶シリコン膜70をCVD法で堆積した後、フォトレジスト膜(図示せず)をマスクにしてこの多結晶シリコン膜70をドライエッチングすることにより、コンタクトホール20の上方にスルーホール71を形成する。このスルーホール71は、その径が最小加工寸法と同程度(例えば0.24μm)となるように形成する。
【0084】次に、図31に示すように、スルーホール71の側壁に多結晶シリコン膜で構成されたサイドウォールスペーサ72を形成する。サイドウォールスペーサ72は、スルーホール71の内部を含む多結晶シリコン膜70の上部に膜厚60nm程度の薄い第2の多結晶シリコン膜(図示せず)をCVD法で堆積した後、この多結晶シリコン膜を異方性エッチングしてスルーホール71の側壁に残すことにより形成する。このサイドウォールスペーサ72を形成することにより、スルーホール71の内径が最小加工寸法よりも微細(例えば0.14μm)になる。
【0085】次に、図32に示すように、多結晶シリコン膜70とサイドウォールスペーサ72とをマスクにして下層の絶縁膜(SOG膜39、酸化シリコン膜38、28)をドライエッチングすることにより、ビット線BLとこれに隣接するビット線BLとのスペース領域を通ってコンタクトホール20に達するスルーホール52を形成する。
【0086】スルーホール52は、最小加工寸法よりも微細な径を有するスルーホール71をマスクにして形成されるので、その径は最小加工寸法よりも微細になる。これにより、ビット線BLのスペース領域とスルーホール52との合わせマージンを十分に確保することができるので、次の工程でスルーホール52の内部に埋め込まれるプラグがビット線BLまたはその下部のプラグ35とショートすることはない。
【0087】次に、スルーホール52の内部を含む多結晶シリコン膜70の上部にn型不純物(例えばP(リン))をドープした膜厚200nm程度の多結晶シリコン膜(図示せず)をCVD法で堆積した後、この多結晶シリコン膜を多結晶シリコン膜70およびサイドウォールスペーサ72と共にエッチバックすることにより、図33に示すように、スルーホール52の内部にn型の多結晶シリコン膜で構成されたプラグ53を形成する。
【0088】次に、図34に示すように、SOG膜39の上部に膜厚200nm程度の窒化シリコン膜54をCVD法で堆積する。メモリアレイの窒化シリコン膜54は、後述する情報蓄積用容量素子の下部電極を形成する工程で酸化シリコン膜をエッチングする際のエッチングストッパとして使用されるので周辺回路には不要の絶縁膜であるが、本実施の形態では、周辺回路の窒化シリコン膜54を除去せずに残しておく。
【0089】次に、図35に示すように、窒化シリコン膜54の上部にCVD法で酸化シリコン膜55を堆積した後、フォトレジスト膜(図示せず)をマスクにして酸化シリコン膜55およびその下部の窒化シリコン膜54をドライエッチングすることにより、スルーホール52の上部に凹溝73を形成する。情報蓄積用容量素子の下部電極は、この凹溝73の内壁に沿って形成されるので、下部電極の表面積を大きくして蓄積電荷量を増やすためには、酸化シリコン膜55を厚い膜厚(例えば1.3μm程度)で堆積する必要がある。メモリアレイの端部に形成される凹溝73Aは、図36に示すように、メモリアレイの周囲を囲むように配置され、メモリアレイとその外側の厚い酸化シリコン膜55とを分離するために形成される。
【0090】前記のように、本実施の形態では、周辺回路に窒化シリコン膜54を残しておくので、窒化シリコン膜54の上部に堆積した酸化シリコン膜55の下地に段差が生じない。これにより、酸化シリコン膜55の表面の平坦性が向上するので、フォトレジスト膜をマスクにしたドライエッチングでスルーホール52の上部に凹溝73を形成する工程でリソグラフィの解像マージンが向上する。
【0091】次に、図37に示すように、凹溝73の内部を含む酸化シリコン膜55の上部にn型不純物(例えばP(リン))をドープした膜厚60nm程度の多結晶シリコン膜56AをCVD法で堆積する。この多結晶シリコン膜56Aは、情報蓄積用容量素子の下部電極材料として使用される。
【0092】次に、図38に示すように、凹溝73の内部を含む多結晶シリコン膜56Aの上部に膜厚300nm程度のSOG膜74をスピン塗布し、次いで400℃程度の熱処理を行ってSOG膜74をベークした後、凹溝73の外部のSOG膜74をエッチバックして除去する。本実施の形態では、周辺回路に窒化シリコン膜54を残しておくことにより、その上部に堆積した酸化シリコン膜55および多結晶シリコン膜56Aが半導体基板1の全面でほぼ平坦となるので、多結晶シリコン膜56Aの上部に堆積したSOG膜74をエッチバックするときの制御性が向上する。
【0093】次に、図39に示すように、周辺回路の多結晶シリコン膜56Aの上部をフォトレジスト膜75で覆い、メモリアレイの酸化シリコン膜55の上部の多結晶シリコン膜56Aを異方性エッチングして除去することにより、凹溝73の内壁に沿って下部電極56が形成される。下部電極56は、多結晶シリコン膜56A以外の導体膜で、次の工程で行う高温熱処理によって劣化しない程度の耐熱性および耐酸化性を備えた導電材料、例えばW、Ru(ルテニウム)などの高融点金属や、RuO(酸化ルテニウム)、IrO(酸化イリジウム)などの導電性金属酸化物で構成することもできる。
【0094】次に、図40に示すように、凹溝73と凹溝73との隙間に残った酸化シリコン膜55、および凹溝73の内部のSOG膜74をフッ酸系のエッチング液で同時に除去した後、フォトレジスト膜(図示せず)をマスクにしたドライエッチングで周辺回路の多結晶シリコン膜56Aを除去することによって、筒型の下部電極56が完成する。凹溝の隙間の酸化シリコン膜55の底部には窒化シリコン膜54が形成されているので、酸化シリコン膜55をウェットエッチングするときに下層のSOG膜39がエッチングされることはない。またこのとき、周辺回路の表面は多結晶シリコン膜56Aで覆われているので、その下層の厚い酸化シリコン膜55がエッチングされることはない。
【0095】周辺回路に窒化シリコン膜54を残すことにより、後の工程で情報蓄積用容量素子の上層に形成される層間絶縁膜の表面がメモリアレイと周辺回路とでほぼ同じ高さになる。これにより、層間絶縁膜の上部に形成される第2層目の配線、さらにその上部に形成される第3層目の配線、および第2層目と第3層目の配線間を接続するスルーホールの形成が容易になる。
【0096】次に、アンモニア雰囲気中で800℃、3分程度の熱処理を行って下部電極56の表面に薄い窒化膜(図示せず)を形成した後、図41に示すように、下部電極56の上部に膜厚14nm程度の薄いTa_(2)O_(5)(酸化タンタル)膜57を堆積する。下部電極56の表面の窒化膜は、下部電極56を構成する多結晶シリコン膜(56A)が次に行う熱処理によって酸化されるのを防ぐために形成する。また、Ta_(2)O_(5)膜57は、例えばペンタエトキシタンタル(Ta(OC_(2)H_(5))_(5))をソースガスに用いたCVD法で堆積する。CVD法で堆積したTa_(2)O_(5)膜57はステップカバレージがよいので、立体的な筒型形状を有する下部電極56の表面全体にほぼ均一な膜厚で堆積される。
【0097】続いて、800℃の酸化性雰囲気中でTa_(2)O_(5)膜57を3分程度熱処理する。この高温熱処理を行うことによって、膜中の結晶欠陥が修復され、良質な高誘電体膜となる。これにより、情報蓄積用容量素子Cのリーク電流を低減することができるので、リフレッシュ特性の向上したDRAMを製造することができる。
【0098】また、情報蓄積用容量素子Cの下部電極56を立体的な筒型形状にしてその表面積を大きくし、かつ容量絶縁膜を誘電率が20?25程度のTa_(2)O_(5)膜57で構成することにより、メモリセルを微細化しても情報の保持に十分な蓄積電荷量を確保することが可能となる。
【0099】また、Ta_(2)O_(5)膜57の堆積に先だって形成される下層のビット線BLおよび第1層目の配線23?26を、酸化シリコン系の絶縁膜との密着性が良好なW膜で構成したことにより、Ta_(2)O_(5)膜57の高温熱処理に起因してビット線BLや配線23?26が膜剥がれを引き起こす不良を確実に防止することができる。
【0100】また、ビット線を耐熱性の高いW膜で構成したことにより、最小加工寸法以下の微細な幅で形成されたビット線BLがTa_(2)O_(5)膜57の高温熱処理に起因して劣化したり断線したりする不良を確実に防止することができる。さらに、周辺回路のMISFETと第1層目の配線23?26とを接続するコンタクトホール30?35の内部のプラグ35を耐熱性の高い導電材料(W膜/TiN膜/Ti膜)で構成したことにより、Ta_(2)O_(5)膜57の高温熱処理に起因してソース、ドレインのリーク電流が増大したり、コンタクト抵抗が増大したりする不具合を防止することができる。
【0101】情報蓄積用容量素子Cの容量絶縁膜は、例えばBST、STO、BaTiO_(3)(チタン酸バリウム)、PbTiO_(3)(チタン酸鉛)、PZT(PbZr_(X)Ti_(1-X)O_(3))、PLT(PbLa_(X)Ti_(1-X)O_(3))、PLZTなどの金属酸化物からなる高(強)誘電体膜で構成することもできる。
【0102】次に、図42に示すように、Ta_(2)O_(5)膜57の上部にCVD法とスパッタリング法とを併用してTiN膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでTiN膜およびTa_(2)O_(5)膜57をパターニングすることにより、TiN膜からなる上部電極58と、Ta_(2)O_(5)膜57からなる容量絶縁膜と、多結晶シリコン膜(56A)からなる下部電極56とで構成された情報蓄積用容量素子Cを形成する。また、ここまでの工程により、メモリセル選択用MISFETQsとこれに直列に接続された情報蓄積用容量素子Cとで構成されたメモリセルが完成する。情報蓄積用容量素子Cの上部電極58は、TiN膜以外の導体膜、例えばW膜などで構成することもできる。
【0103】本実施の形態によれば、エッチングストッパ用の窒化シリコン膜54を周辺回路に残し、フォトレジスト膜をマスクにしたドライエッチングで周辺回路の窒化シリコン膜54を除去する工程を不要とすることにより、フォトマスクを1枚減らすことができる。」
(2)引用発明1
前記(1)より、引用文献1には次の発明(以下、「引用発明1」という。)が記載されていると認められる。(なお、括弧内に、対応する引用文献1の記載箇所を示した。)
「DRAMメモリセルと周辺回路を有する半導体装置において、(段落[0038]、[0039]及び[図3])
単結晶シリコンからなる半導体基板1のDRAMメモリセル形成領域に形成されたメモリセル選択用MISFETQsと、(段落[0044]及び[図6])
前記半導体基板1の周辺回路領域に形成され、多結晶シリコン膜とその上に積層されたWN膜の積層構造を含むゲートを有するMISFETQp及びMISFETQnと、(段落[0043]、[0046]及び[図8])
前記半導体基板1の前記MISFETQpのシリサイド層37が形成されているp^(+)型半導体領域11及び前記半導体基板1の前記MISFETQnのシリサイド層37が形成されているn^(+)型半導体領域10と、(段落[0060]及び[図17])
前記半導体基板1の前記メモリセル選択用MISFETQsの前記シリサイド層37が形成されていない少なくとも2つのn型半導体領域9と、(段落[0056]、[0060]及び[図17])
前記DRAMメモリセル形成領域に形成されたワード線WLと、(段落[0043]及び[図5])
前記DRAMメモリセル形成領域の上層に形成された情報蓄積用容量素子Cと、(段落[0102]及び[図42])
前記情報蓄積用容量素子Cと前記メモリセル選択用MISFETQsとの間に形成されたW膜とTiN膜との積層膜を使って形成したビット線BLと、(段落[0067]及び[図42])
前記情報蓄積用容量素子Cの下部電極56の下端に上端を接続されたプラグ53と、前記n型半導体領域9の1つに下端を接続され上端を前記プラグ53の下端に接合された多結晶シリコンからなるプラグ21と、により構成されるコンタクトと、(段落[0055]、[0087]、[0102]及び[図42])
を備え、
前記ビット線BLと前記n型半導体領域9の他の1つは、多結晶シリコンからなるプラグ21で接続されており、(段落[0055]、[0067]、[0068]及び[図42])
前記MISFETQp及び前記MISFETQnのゲートは、前記WN膜の上に窒化シリコン膜12を有し、(段落[0043]、[0046]、[図5]及び[図8])
前記ビット線BLよりも上層に形成された窒化シリコン膜54を有し、(段落[0088]、[図34]及び[図42])
前記コンタクトの前記プラグ53と前記プラグ21との接合部において前記プラグ53は前記プラグ21よりも狭幅である(段落[0086]、[0087]及び[図42])
ことを特徴とする半導体装置。」

2 引用文献2
(1)引用文献2の記載事項
当審拒絶理由通知で引用された特開平11-186521号公報(以下、「引用文献2」という。)には、図面とともに次の記載がある。
ア「【0031】図5?図11は、第3の実施形態にかかる半導体装置の製造方法を示す工程図である。DRAMは一般にCMOS回路を基本とする素子であり、nチャンネルMOSFET(nMOS)とpチャンネルMOSFET(pMOS)とを配線で接続して構成されている。図5(A)に示されるように、シリコン基板10にはウェルイオンの注入によりn形領域(nウェル)11とp形領域(pウェル)12とが形成されると共に、選択酸化により素子分離領域13,14が形成されている。素子分離領域13より図中左側の領域は、低集積度領域である周辺回路領域Rp、右側の領域は、高集積度領域であるメモリセル領域Rmである。
【0032】トランスファゲート20は、図5(A)に示されるように、シリコン基板10側から順に、ゲート酸化膜21とゲートポリシリコン膜22、そしてオフセットシリコン酸化膜23とを積層して構成されている。これら3層をシリコン基板10の全面に堆積した後、通常のフォトリソグラフィ工程によりトランスファゲート20の形成部分にレジスト膜を残し、ゲートポリシリコン膜22をストッパーとしてオフセットシリコン酸化膜23をドライエッチングする。レジストを灰化した後、オフセットシリコン酸化膜23をマスクとしてゲートポリシリコン膜22とゲートシリコン酸化膜21とを同時にドライエッチングしてトランスファゲート20を形成する。
【0033】トランスファゲート20を形成した後、周辺回路領域Rpとメモリセル領域Rmとのnウェル11をレジストによりマスクし、pウェル12の部分にn形不純物を図中に矢印で示したようにイオン注入法(イオンインプランテーション)によりドーピングしてnMOSのソース・ドレインとなるn^(-)拡散層15を形成する。なお、イオン注入時のレジストパターンは図示していない。
【0034】図5(B)に示されるように、シリコン基板の全面に保護膜として第4のシリコン酸化膜35をCVD法により堆積した後、マスク層としてポリシリコン膜36をCVD法により堆積する。続いて、ポリシリコン膜36を異方的にエッチングすることにより、図5(C)に示されるように、トランスファゲート20の側面にサイドウォール36aを形成する。ここでのエッチング条件は、例えば、放電周波数2.45GHzのECRプラズマエッチング装置を用い、圧力5mTorrでCl_(2)ガスを流量100cc/minで供給し、マイクロ波パワーを300W、RFパワー密度を0.113W/cm^(2)、電極温度を20℃に設定する。このとき、第4のシリコン酸化膜35の膜厚とサイドウォール36aの厚さとの合計が、周辺回路領域RpのMOSのソース・ドレインとなる拡散層を形成する際のマスクとして必要な幅となるようにエッチング時間を調整する。また、第4のシリコン酸化膜35の膜厚は、サイドウォール36aが除去された後にも第4のシリコン酸化膜35が残存するような厚さに定められる。
【0035】次に、通常のフォトリソグラフィプロセスにより他の領域をマスクして周辺回路領域Rpのpウェルにn形の不純物、nウェルにp形の不純物を図5(C)に矢印で示すように順にイオン注入法によりドーピングし、p^(+)拡散層16、n^(+)拡散層17を周辺回路領域RpのMOSのソース・ドレインとして形成する。サイドウォール36aはイオン注入の位置、すなわち各拡散層16,17とトランスファゲート20との位置関係を制御しており、これによりMOSFETの特性が決定される。なお、図1(C)においても、イオン注入時のレジストパターンは図示していない。
【0036】第4のシリコン酸化膜35に対して十分な選択比を確保できる条件でポリシリコン膜36で構成されるサイドウォール36aを等方的にエッチングして除去する。このときのエッチング条件は、例えば、放電周波数2.45GHzのマイクロ波ダウンフローエッチング装置を用い、圧力40PaでCF_(4), O_(2), Cl_(2)の各ガスをそれぞれ流量175cc/min、125cc/min、40cc/minで供給し、マイクロ波パワーを500W、電極温度を25℃に設定する。
【0037】図5(D)に示される段階では、メモリセル領域Rmのトランスファゲート20間の間隙を塞がず、かつ、後工程のコンタクトホール形成時のエッチングのストッパーとして機能するのに十分な膜厚のシリコン窒化膜31をCVD法により全面に形成する。シリコン窒化膜31の形成後、図5(E)に示されるように、メモリセル領域Rmをカバーするマスクパターン47を通常のフォトリソグラフィプロセスにより形成し、第4のシリコン酸化膜35に対して十分な選択比を確保できる条件で周辺回路領域Rpのシリコン窒化膜31を等方的にエッチングして全体的に除去する。このときのエッチング条件は、例えば、放電周波数2.45GHzのマイクロ波ダウンフローエッチング装置を用い、圧力80PaでCF_(4), O_(2), N_(2), Cl_(2)の各ガスをそれぞれ流量270cc/min、270cc/min、80cc/min、160cc/minで供給し、マイクロ波パワーを600W、電極温度を25℃に設定する。
【0038】マスクパターン47のレジストを灰化した後、シリコン基板10の全面にトランスファゲート20を覆う膜厚の第5のシリコン酸化膜32を堆積し、その表面をCMPにより研磨して、図5(F)に示すように平坦化する。
【0039】図6(A)に示す段階では、メモリセル領域Rmでシリコン基板10に達するコンタクトホールを形成するため、通常のフォトリソグラフィプロセスによりレジスト膜によるマスクパターン40を形成し、これをマスクとしてシリコン窒化膜31をストッパーとする条件で第5のシリコン酸化膜32をエッチングし、続いてシリコン窒化膜31をエッチングする条件でシリコン基板10に達するパッドコンタクトホール41を開口する。第5のシリコン酸化膜32のエッチングには、例えばマグネトロンエッチング装置を用い、圧力40mTorrでC4F_(8), Ar, COの各ガスをそれぞれ流量16sccm、400sccm、300sccmで供給し、RFパワーを1300W、電極間隔を27mm、冷却He背圧を3/70Torr(センター/エッジ)、電極温度を20℃に設定する。また、シリコン窒化膜31のエッチングには、続けて、圧力50mTorrでCHF_(3), Ar, O_(2)の各ガスをそれぞれ流量20sccm、100sccm、20sccmで供給し、RFパワーを300W、電極間隔を32mm、冷却He背圧を3/70Torr(センター/エッジ)、電極温度を20℃に設定する。
【0040】マスクパターン40のレジストを灰化した後、不純物をドープしたポリシリコン膜でパッドコンタクトホール41を埋めてエッチバックすることにより、図6(B)に示すようにパッド50を形成する。パッド50の形成後、図7(A)に示すように絶縁層として第1のシリコン酸化膜60を堆積し、メモリセル領域Rmでシリコン基板10に達するパッドコンタクトホールと、周辺回路領域Rpでトランスファゲート20のゲートポリシリコン膜22に達するパッドコンタクトホールとを形成するためのマスクパターン42を第1のシリコン酸化膜60上に通常のフォトリソグラフィプロセスにより形成する。
【0041】上記のマスクパターン42を用いてシリコン窒化膜31をストッパーとする条件でシリコン酸化膜60,32をエッチングし、続けてシリコン窒化膜31をエッチングすることにより、図7(B)に示すようにシリコン基板10に達するビット線コンタクトホール43とトランスファゲート20のゲートポリシリコン膜22に達するビット線コンタクトホール45とを一括して開口する。シリコン酸化膜60,32のエッチングには、例えばマグネトロンエッチング装置を用い、圧力40mTorrでC4F_(8), Ar, COの各ガスをそれぞれ流量16sccm、400sccm、300sccmで供給し、RFパワーを1300W、電極間隔を27mm、冷却He背圧を3/70Torr(センター/エッジ)、電極温度を20℃に設定する。また、シリコン窒化膜31のエッチングには、続けて、圧力40mTorrでCHF_(3), Ar, O_(2)の各ガスをそれぞれ流量20sccm、100sccm、20sccmで供給し、RFパワーを300W、電極間隔を32mm、冷却He背圧を3/70Torr(センター/エッジ)、電極温度を20℃に設定する。
【0042】マスクパターン42を灰化した後に、図7(C)に示されるように、ビット線コンタクトホール43,45を埋めてビット線膜34とシリコン窒化膜37とを堆積し、ビット線として必要部分を残すためのマスクパターン(図示せず)を通常のフォトリソグラフィプロセスにより形成し、これをマスクにしてシリコン窒化膜37をエッチングする。このときのエッチング条件は、例えば、平行平板型反応性イオンエッチング装置を用い、圧力1500mTorrでAr, CHF_(3), CF_(4)の各ガスをそれぞれ流量1000cc/min、30cc/min、35cc/minで供給し、RFパワーを800W、電極温度を0℃に設定する。
【0043】続いて、レジストを灰化し、シリコン窒化膜37をマスクに第1のシリコン酸化膜60をストッパーとしてエッチングすることによりビット線34をパターンニングする。このときは、例えばECRエッチング装置を用い、圧力5mTorrでCl_(2), O_(2)の各ガスを流量90cc/min, 10cc/minで供給し、マイクロ波パワーを400W、RFパワーを60W、電極温度を20℃に設定して第1ステップのエッチングをしてから、RFパワーを30Wに下げて第2ステップのエッチングをする。
【0044】さらにシリコン窒化膜を堆積し、異方的にエッチバックすることにより、図8(A)に示すようにシリコン窒化膜37とビット線34との周囲にサイドウォール37aを形成する。このときのエッチング条件は、例えば、平行平板型反応性イオンエッチング装置を用い、圧力1500mTorrでAr, CHF_(3), CF_(4)の各ガスをそれぞれ流量1000cc/min、30cc/min、35cc/minで供給し、RFパワーを800W、電極温度を0℃に設定する。
【0045】その後、第2のシリコン酸化膜61を堆積し、平坦化してからシリコン窒化膜62を堆積し、その上にパッド50上に開口するレジストパターン48を通常のフォトリソグラフィプロセスにより形成する。このレジストパターン48をマスクとしてシリコン窒化膜62、シリコン酸化膜61,60をエッチングすることにより、図8(B)に示すようなパッド50に達するセルコンタクトホール84を形成する。このときのエッチング条件は、例えばマグネトロンエッチング装置を用い、圧力40mTorrでC_(4)F_(8), Ar, COの各ガスをそれぞれ流量16sccm、400sccm、300sccmで供給し、RFパワーを1300W、電極間隔を27mm、冷却He背圧を3/70Torr(センター/エッジ)、電極温度を20℃に設定する。
【0046】レジストパターン48を灰化した後、図9(A)に示すようにセルコンタクトホール84を埋めてシリコン窒化膜62上の全面に第1のポリシリコン膜65と第3のシリコン酸化膜66と第2のポリシリコン膜68とを順に堆積し、キャパシタ電極を形成するためのレジストパターン67を通常のフォトリソグラフィプロセスにより第2のポリシリコン膜68の上に形成する。なお、第2のポリシリコン膜68の膜厚は、第1のポリシリコン膜65の膜厚の1.2倍以上に設定されている。続いて、第3のシリコン酸化膜66をストッパーとして第2のポリシリコン膜68を異方的にエッチングする。このときのエッチング条件は、例えば、平行平板型反応性イオンエッチング装置を用い、圧力20mTorrでSF_(6), HBrの各ガスをそれぞれ流量26cc/min、8cc/minで供給し、RFパワーを300W、冷却He圧力を4Torrに設定する。
【0047】レジストパターン67を灰化した後、ポリシリコンをさらに堆積し、第3のシリコン酸化膜66をストッパーとしてサイドウォール状にエッチングすることにより、図9(B)に示されるように第2のポリシリコン膜68のパターンをフォトリソグラフィにより形成されるパターンより拡大してマスクパターン68aを形成する。このときのエッチング条件は、例えば、ECRプラズマエッチング装置を用い、圧力5mTorrでCl_(2)ガスを流量100cc/minで供給し、マイクロ波パワーを400W、RFパワーを50W、電極温度を-20℃に設定する。
【0048】次に、拡大されたマスクパターン68aをマスクとして、第1のポリシリコン膜65をストッパーとして第3のシリコン酸化膜66を異方的にエッチングする。このときのエッチング条件は、例えば、マグネトロンエッチング装置を用い、圧力40mTorrでCHF_(3), COの各ガスを流量30cc/min, 120cc/minで供給し、RFパワーを1500W、冷却He背圧を3/70Torr(センター/エッジ)、電極温度を20℃に設定する。
【0049】第3のシリコン酸化膜66が図10(A)に示すようにエッチングされた後、第3のポリシリコン膜69を堆積し、第1、第3のポリシリコン膜65,69のうちシリコン窒化膜62上に堆積した部分と、第3のポリシリコン膜69のうち第3のシリコン酸化膜66上に堆積した部分、およびマスクパターン68aをシリコン窒化膜62をストッパーとして異方的にエッチングする。このときのエッチング条件は、例えば、ECRプラズマエッチング装置を用い、圧力5mTorrでCl_(2)ガスを流量100cc/minで供給し、マイクロ波パワーを400W、RFパワーを50W、電極温度を-20℃に設定する。このエッチングの結果、図10(B)に示すように第3のポリシリコン膜のうち第3のシリコン酸化膜66の側面に堆積した部分がキャパシタ電極69aとして残る。
【0050】第3のシリコン酸化膜66をフッ化水素水溶液を用いてエッチングにより除去し、図11に示されるようにキャパシタ電極69aの周囲にキャパシタ絶縁膜91を形成し、セルプレート電極を形成するためのポリシリコン膜を堆積し、通常のフォトリソグラフィプロセスを用いてエッチングすることによりセルプレート電極92を形成する。」
イ 引用文献2の図11には、シリコン窒化膜62がキャパシタ部の下層に形成されることが記載されている。

(2)引用発明2
前記(1)より、引用文献2には次の発明(以下、「引用発明2」という。)が記載されていると認められる。
「DRAMの製造において、キャパシタ部の下層に形成されることとなるシリコン窒化膜62の開口部を介してセルコンタクトホール84を形成すること。」

第4 対比・判断
(1)本願発明と引用発明1との対比
ア 引用発明1の「MISFETQp」及び「MISFETQn」は、本願発明の「周辺MOSトランジスタ」に相当するといえる。
そうすると、本願発明と引用発明1は、「DRAMメモリセルと周辺MOSトランジスタを有する半導体装置」である点において共通するといえる。
イ 引用発明1の「単結晶シリコンからなる半導体基板1」及び「メモリセル選択用MISFETQs」は、それぞれ、本願発明の「シリコン基板」及び「ワード・トランジスタ」に相当するといえる。
そうすると、本願発明と引用発明1は、「シリコン基板のDRAMメモリセル形成領域に形成されたワード・トランジスタ」を備える点において共通するといえる。
ウ 引用発明1の「周辺回路領域」、「多結晶シリコン膜」及び「WN膜」は、それぞれ、本願発明の「周辺MOSトランジスタ形成領域」、「ポリシリコン層」、及び「タングステン含有層」に相当するといえる。
そうすると、本願発明と引用発明1は、「前記シリコン基板の周辺MOSトランジスタ形成領域に形成され、ポリシリコン層とその上に積層されたタングステン含有層の積層構造を含むゲートを有する前記周辺MOSトランジスタ」を備える点において共通するといえる。
エ 引用発明1の「p^(+)型半導体領域11」及び「n^(+)型半導体領域10」は、本願発明の「第1不純物拡散層」に相当するといえる。
また、引用発明1の「シリサイド層37」は、本願発明の「シリサイド層」に相当するといえる。
そうすると、本願発明と引用発明1は、「前記シリコン基板の前記周辺MOSトランジスタのシリサイド層が形成されている第1不純物拡散層」を備える点において共通するといえる。
オ 引用発明1の「n型半導体領域9」は、本願発明の「第2不純物拡散層」に相当するといえる。
そうすると、本願発明と引用発明1は、「前記シリコン基板の前記ワード・トランジスタの前記シリサイド層が形成されていない少なくとも2つの第2不純物拡散層」を備える点において共通するといえる。
カ 引用発明1の「ワード線WL」は、本願発明の「ワード線」に相当するといえる。
そうすると、本願発明と引用発明1は、「前記DRAMメモリセル形成領域に形成されたワード線」を備える点において共通するといえる。
キ 引用発明1の「情報蓄積用容量素子C」は、本願発明の「キャパシタ部」に相当するといえる。
そうすると、本願発明と引用発明1は、「前記DRAMメモリセル形成領域の上層に形成されたキャパシタ部」を備える点において共通するといえる。
ク 引用発明1の「ビット線BL」及び「W膜とTiN膜との積層膜」は、それぞれ、本願発明の「ビット線」及び「タングステン及びTiNの積層構造」に相当するといえる。
そうすると、本願発明と引用発明1は、「前記キャパシタ部と前記ワード・トランジスタとの間に形成されたタングステン及びTiNの積層構造を有するビット線」を備える点において共通するといえる。
ケ 引用発明1の「プラグ53」は、本願発明の「第1電極」に相当するといえる。
また、引用発明1の「多結晶シリコンからなるプラグ21」のうち、「プラグ53」に接続されるものは、本願発明の「シリコン層からなる第2電極」に相当するといえる。
そして、引用発明1の「コンタクト」は、2つのプラグ(「プラグ53」及び「プラグ21」)が接続されることによって「情報蓄積用容量素子C」と「n型半導体領域9」とを接続するコンタクトとして機能するものであるから、「2段コンタクト」であるといえる。
そうすると、本願発明と引用発明1は、「前記キャパシタ部の下部電極の下端に上端を接続された第1電極と、前記第2不純物拡散層の1つに下端を接続され上端を前記第1電極の下端に接合されたシリコン層からなる第2電極と、により構成される2段コンタクト」を備える点において共通するといえる。
コ 引用発明1の「多結晶シリコンからなるプラグ21」のうち、「ビット線BL」に接続されるものは、本願発明の「シリコン層」に相当するといえる。
そうすると、本願発明と引用発明1は、「前記ビット線と前記第2不純物拡散層の他の1つは、シリコン層で接続されており」との点において共通するといえる。
サ 本願明細書の段落[0064]の記載より、本願発明の「オフセット膜」は、DRAMメモリセルの自己整合的コンタクトを形成する際のオフセット膜を意味するものと認められる。
そして、引用文献1の段落[0050]、[0051]、[0055]、[図11]、[図13]、[図23]及び[図24]の記載より、引用発明1の「窒化シリコン膜12」は、「コンタクトホール20」及び「プラグ21」を自己整合的に形成する際のオフセット膜として機能するものといえるから、本願発明の「シリコン窒化膜のオフセット膜」に相当するといえる。
そうすると、本願発明と引用発明1は、「前記周辺MOSトランジスタのゲートは、前記タングステン含有層の上にシリコン窒化膜のオフセット膜を有し」との点において共通するといえる。
シ 引用発明1の「窒化シリコン膜54」は、本願発明の「シリコン窒化膜の絶縁膜」に相当するといえる。
そうすると、本願発明と引用発明1は、「前記ビット線よりも上層に形成されたシリコン窒化膜の絶縁膜を有し」との点において共通し、後述する相違点1において相違するといえる。
ス 上記のとおり、引用発明1の「プラグ53」、「プラグ21」及び「コンタクト」は、それぞれ、本願発明の「第1電極」、「第2電極」及び「2段コンタクト」に相当するといえる。
そうすると、本願発明と引用発明1は、「前記2段コンタクトの前記第1電極と前記第2電極の接合部において前記第1電極は前記第2電極よりも狭幅であり」との点において共通し、後述する相違点2において相違するといえる。
セ 以上より、本願発明と引用発明1は、下記aにおいて一致し、下記bにおいて相違すると認める。
a 一致点
「DRAMメモリセルと周辺MOSトランジスタを有する半導体装置において、
シリコン基板のDRAMメモリセル形成領域に形成されたワード・トランジスタと、
前記シリコン基板の周辺MOSトランジスタ形成領域に形成され、ポリシリコン層とその上に積層されたタングステン含有層の積層構造を含むゲートを有する前記周辺MOSトランジスタと、
前記シリコン基板の前記周辺MOSトランジスタのシリサイド層が形成されている第1不純物拡散層と、
前記シリコン基板の前記ワード・トランジスタの前記シリサイド層が形成されていない少なくとも2つの第2不純物拡散層と、
前記DRAMメモリセル形成領域に形成されたワード線と、
前記DRAMメモリセル形成領域の上層に形成されたキャパシタ部と、
前記キャパシタ部と前記ワード・トランジスタとの間に形成されたタングステン及びTiNの積層構造を有するビット線と、
前記キャパシタ部の下部電極の下端に上端を接続された第1電極と、前記第2不純物拡散層の1つに下端を接続され上端を前記第1電極の下端に接合されたシリコン層からなる第2電極と、により構成される2段コンタクトと、
を備え、
前記ビット線と前記第2不純物拡散層の他の1つは、シリコン層で接続されており、
前記周辺MOSトランジスタのゲートは、前記タングステン含有層の上にシリコン窒化膜のオフセット膜を有し、
前記ビット線よりも上層に形成されたシリコン窒化膜の絶縁膜を有し、
前記2段コンタクトの前記第1電極と前記第2電極の接合部において前記第1電極は前記第2電極よりも狭幅であることを特徴とする半導体装置。」
b 相違点
・相違点1
本願発明では、「シリコン窒化膜の絶縁膜」が「キャパシタ部」の下層に形成されているのに対し、引用発明1では、「キャパシタ部」(情報蓄積用容量素子C)の下端が「シリコン窒化膜の絶縁膜」(窒化シリコン膜54)の下端よりも下に突出して形成されており(引用文献1の[図42])、「シリコン窒化膜の絶縁膜」(窒化シリコン膜54)が「キャパシタ部」(情報蓄積用容量素子C)の下層に形成されているといいえるのか不明である点。
・相違点2
本願発明では、「第1電極」が「第2電極」にめり込むように形成されているのに対し、引用発明1は、「第1電極」(プラグ53)が「第2電極」(プラグ21)にめり込むように形成されているとは特定しない点。
・相違点3
本願発明では、「前記第1電極は前記シリコン窒化膜の絶縁膜に配置されたサイドウォール・エッチング・マスク層の開口部を介して形成されたコンタクトホールに配置される」のに対して、引用発明1では、そうではない点。

(2)相違点についての検討
ア 相違点1及び3について
(ア)上記第3の2(2)のとおり、引用文献2には、「DRAMの製造において、キャパシタ部の下層に形成されることとなるシリコン窒化膜62の開口部を介してセルコンタクトホール84を形成すること。」(引用発明2)が記載されている。
そして、引用発明1及び2は、いずれもDRAMに係るものであるから(引用文献1の段落[0001]、引用文献2の段落[0031])、技術分野が共通する。
(イ)次に、引用文献1に記載された、引用発明1に係る半導体装置の製造工程を検討すると、引用文献1に記載された「スルーホール52」と引用発明2の「セルコンタクトホール84」は、キャパシタの下部電極とワードトランジスタの拡散領域の1つとを接続する二段コンタクトのうち、上段のコンタクトを形成するためのものである点において共通し(引用文献1の[図42]、引用文献2の[図8B]及び[図11])、引用文献1に記載された「多結晶シリコン膜70」と引用発明2の「シリコン窒化膜62」は、その開口部を介して「スルーホール52」(セルコンタクトホール84)を形成する点において共通し(引用文献1の段落[0085]及び[図32]、引用文献2の段落[0045]及び[図8B])、引用発明1の「窒化シリコン膜54」と引用発明2の「シリコン窒化膜62」は、キャパシタの下部電極を形成する際のエッチングストッパとして機能する点において共通する(引用文献1の段落[0088]、引用文献2の段落[0049])。
すなわち、引用発明2の「シリコン窒化膜62」は、引用文献1に記載された半導体装置の製造工程における、「多結晶シリコン膜70」の機能(その開口部を介してスルーホール52を形成する機能)と、「窒化シリコン膜54」の機能(キャパシタの下部電極を形成する際のエッチングストッパとしての機能)を兼ね備えたものであるといえる。
そうすると、引用発明1に対して引用発明2を適用することによって、「多結晶シリコン膜70」が不要となり、製造工程を簡略化できることは当業者には明らかであり、「製造工程の簡略化」が当該技術分野において当然に考慮すべき事項であることに鑑みれば、引用発明1に対して引用発明2を適用し、「窒化シリコン膜54」の開口部を介して「スルーホール52」を形成することによって、「多結晶シリコン膜70」を省略することは、当業者であれば容易に想到し得たことである。
そして、引用発明1に対して引用発明2を適用する際に、引用文献1に記載された製造工程においては「多結晶シリコン膜70」に配置される「サイドウォールスペーサ72」を、「多結晶シリコン膜70」の代わりとして用いられることとなる「シリコン窒化膜(窒化シリコン膜54)」に配置することによって、相違点3に係る構成とすることは、当業者であれば当然になし得たことである。
(ウ)また、引用発明1に対して引用発明2を適用した場合には、「シリコン窒化膜の絶縁膜」(窒化シリコン膜54)が「キャパシタ部」(情報蓄積用容量素子C)の下層に形成されることとなるから、相違点1に係る構成を備えることとなる。
イ 相違点2について
引用文献1の段落[0080]ないし[0087]及び[図29]ないし[図33]の記載より、引用発明1に係る半導体装置の製造工程においては、SOG膜39及び酸化シリコン膜38、28をドライエッチングすることにより「第2電極」(プラグ21)に達する「スルーホール52」を形成し、該「スルーホール52」に多結晶シリコンを堆積することによって、「第1電極」(プラグ53)を形成するものと認められる。
また、引用文献1の段落[0055]の記載より、引用発明1における「第2電極」(プラグ21)は「多結晶シリコン」からなるものであると認められ、引用文献1の段落[0084]ないし[0086]及び[図32]等の記載より、上記「スルーホール52」の径は「第2電極」(プラグ21)の径よりも小さいものと認められる。
そして、当該技術分野における技術常識より、引用発明1に係る半導体装置の製造工程において「スルーホール52」を形成する際には、「スルーホール52」の底部に露出する、多結晶シリコンからなる「第2電極」(プラグ21)の上面の一部がわずかに除去されて凹部が形成されることは明らかであるといえ、また、当該「スルーホール52」に多結晶シリコンを堆積することによって「第1電極」(プラグ53)を形成する際には、上記凹部内に多結晶シリコンが形成されることによって、「第1電極」(プラグ53)が「第2電極」(プラグ21)にめり込むように形成される、すなわち、相違点2に係る構成を備えたものとなることは明らかであるといえる。
以上より、引用発明1が上記相違点2に係る構成を備えることは明らかであるといえるから、相違点2は実質的な相違点ではない。
また、仮に「相違点2は実質的な相違点ではない」とはいえないとしても、引用発明1の実施に際し、「第1電極」(プラグ53)と「第2電極」(プラグ21)との間で接触不良が生じることのないよう、「スルーホール52」のエッチングに際して若干のオーバーエッチングを施すことは当業者であれば普通になし得たことであり、その場合に相違点2に係る構成を有するものとなることは明らかである。

(3)本願発明の作用効果について
本願発明の作用効果は、引用発明1及び2の構成から当業者が予測できるものであり、格別のものではない。

(4)請求人の主張について
請求人は、平成29年11月7日提出の意見書において、「本願発明は、エッチングストッパ層としても使用可能なシリコン窒化膜の絶縁膜の開口部にサイドウォール・エッチング・マスク層を形成し、当該サイドウォール・エッチング・マスク層の開口部を介して形成されたコンタクトホールに第1電極が配置されます。既存のシリコン窒化膜の絶縁膜を使用してコンタクトホールを形成することにより、製造工程を簡略化することが可能となります。また、サイドウォール・エッチング・マスク層を使用することにより、フォトリソグラフィーの解像限界以下のサイズの第1電極を形成することができ、位置ずれ等による第1電極および第2電極の接続不良の発生を軽減することもできます。このような本願発明の特徴は上述の引例1乃至4には一切記載されておらず、しかもそれを示唆する記載すら見当たりません。」との主張をしている。しかしながら、「既存のシリコン窒化膜の絶縁膜を使用してコンタクトホールを形成することにより、製造工程を簡略化することが可能となる」との効果は、引用発明2の構成から予測できるものであり、また、「サイドウォール・エッチング・マスク層を使用することにより、フォトリソグラフィーの解像限界以下のサイズの第1電極を形成することができ、位置ずれ等による第1電極および第2電極の接続不良の発生を軽減することができる」との効果は、引用発明1の構成及び引用文献1の段落[0086]の記載から予測できるものであるから、上記請求人の主張を採用することはできない。

(5)まとめ
以上より、本願発明は、引用発明1及び2に基づいて、当業者が容易に発明をすることができたものである。

第5 結言
以上のとおり、本願の請求項1に係る発明は、引用発明1及び2に基づいて、当業者が容易に発明をすることができたものであり、特許法第29条第2項の規定により、特許を受けることができないから、他の請求項について検討するまでもなく、本願は拒絶されるべきものである。
よって、結論のとおり審決する。
 
審理終結日 2017-12-13 
結審通知日 2017-12-19 
審決日 2018-01-09 
出願番号 特願2015-125218(P2015-125218)
審決分類 P 1 8・ 121- WZ (H01L)
最終処分 不成立  
前審関与審査官 小山 満加藤 俊哉宮本 博司  
特許庁審判長 深沢 正志
特許庁審判官 須藤 竜也
小田 浩
発明の名称 半導体装置  
代理人 松尾 憲一郎  
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