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| 審決分類 |
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 特許、登録しない(前置又は当審拒絶理由) H01L 審判 査定不服 特36条4項詳細な説明の記載不備 特許、登録しない(前置又は当審拒絶理由) H01L |
|---|---|
| 管理番号 | 1337750 |
| 審判番号 | 不服2016-3909 |
| 総通号数 | 220 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2018-04-27 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2016-03-14 |
| 確定日 | 2018-02-21 |
| 事件の表示 | 特願2013-543323「トランジスタデバイス及び製造方法」拒絶査定不服審判事件〔平成24年 6月28日国際公開、WO2012/087581、平成26年 2月20日国内公表、特表2014-504453〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1 手続の経緯 本願は、2011年(平成23年)12月7日(パリ条約による優先権主張 2010年12月21日 米国)を国際出願日とする出願であって、平成25年6月7日付で審査請求がなされ、平成26年7月31日付で拒絶理由が通知され、同年10月28日付で意見書が提出されるとともに、同日付で手続補正がなされ、平成27年3月20日付で拒絶理由が通知され、同年5月18日付で意見書が提出されるとともに、同日付で手続補正がなされたが、同年12月18日付で補正却下の決定がなされるとともに、同日付で拒絶査定がなされたものである。 これに対して、平成28年3月14日付で審判請求がなされるとともに、同日付で手続補正がなされ、同年11月24日に当審において面接審理を行い、同年11月25日付で当審において拒絶理由が通知され、それに対して平成29年5月26日付で意見書(以下、「意見書」という。)が提出されたものである。 第2 本願発明 本願の請求項1ないし6に係る発明は、平成28年3月14日付の手続補正書により補正された特許請求の範囲の請求項1ないし6に記載された事項により特定される、以下のとおりのものである(以下、特許請求の範囲の請求項1ないし6に係る発明を「本願発明1」ないし「本願発明6」という。)。 「【請求項1】 チャネル領域を有する基板と、 前記チャネル領域の上方に位置するゲート電極と、 前記基板内で前記チャネル領域に隣接して形成されているソース領域およびドレイン領域と を備え、 前記ゲート電極と前記チャネル領域との間にはゲート誘電体層が設けられており、前記ゲート電極の複数の側面には複数のスペーサが設けられており、 前記ソース領域および前記ドレイン領域はそれぞれ、前記ゲート誘電体層および前記複数のスペーサのうち対応する1つのスペーサの少なくとも一方の下方に延在している先端領域を有し、 前記ソース領域および前記ドレイン領域は、ゲルマニウム濃度が50原子パーセントを超え、ホウ素濃度は1E20cm^(-3)を超えるホウ素ドープゲルマニウム層を有し、 前記チャネル領域と前記ソース領域との界面及び前記チャネル領域と前記ドレイン領域との界面は、ゲルマニウム濃度が100原子パーセントであり、ホウ素濃度が1E20cm^(-3)を超える前記ホウ素ドープゲルマニウム層を有し、 前記チャネル領域と前記ソース領域との界面以外の前記ソース領域におけるゲルマニウム濃度は、前記チャネル領域と前記ソース領域との界面におけるゲルマニウム濃度よりも低く、且つ、前記チャネル領域と前記ドレイン領域との界面以外の前記ドレイン領域におけるゲルマニウム濃度は、前記チャネル領域と前記ドレイン領域との界面におけるゲルマニウム濃度よりも低いトランジスタデバイス。 【請求項2】 前記トランジスタデバイスは、プレナー型またはフィンFETのPMOSトランジスタの一方である請求項1に記載のトランジスタデバイス。 【請求項3】 金属-ゲルマニウム化物のソースコンタクトおよびドレインコンタクトをさらに備える請求項1または2に記載のトランジスタデバイス。 【請求項4】 前記ソース領域および前記ドレイン領域の上方に設けられている層間誘電体をさらに備える請求項1から3のいずれか一項に記載のトランジスタデバイス。 【請求項5】 チャネル領域を有する基板と、 前記チャネル領域の上方に位置するゲート電極と、 前記基板内に形成され、前記チャネル領域に隣接するソース領域およびドレイン領域と、 金属-ゲルマニウム化物のソースコンタクトおよびドレインコンタクトと を備え、 前記ゲート電極と前記チャネル領域との間にはゲート誘電体層が設けられており、前記ゲート電極の複数の側面には複数のスペーサが設けられており、 前記ソース領域および前記ドレイン領域はそれぞれ、前記ゲート誘電体層および前記複数のスペーサのうち対応する1つのスペーサの少なくとも一方の下方に延在する先端領域を有し、 前記ソース領域および前記ドレイン領域は、ゲルマニウム濃度が50原子パーセントを超え、ホウ素濃度が2E20cm^(-3)を超えるホウ素ドープゲルマニウム層を有し、 前記チャネル領域と前記ソース領域との界面及び前記チャネル領域と前記ドレイン領域との界面は、ゲルマニウム濃度が100原子パーセントであり、ホウ素濃度が1E20cm^(-3)を超える前記ホウ素ドープゲルマニウム層を有し、 前記チャネル領域と前記ソース領域との界面以外の前記ソース領域におけるゲルマニウム濃度は、前記チャネル領域と前記ソース領域との界面におけるゲルマニウム濃度よりも低く、且つ、前記チャネル領域と前記ドレイン領域との界面以外の前記ドレイン領域におけるゲルマニウム濃度は、前記チャネル領域と前記ドレイン領域との界面におけるゲルマニウム濃度よりも低いトランジスタデバイス。 【請求項6】 トランジスタデバイスの製造方法であって、 チャネル領域を有する基板を用意する段階と、 前記チャネル領域の上方にゲート電極を設ける段階と、 前記基板内に前記チャネル領域に隣接してソース領域およびドレイン領域を形成する段階と を備え、 前記ゲート電極と前記チャネル領域との間にはゲート誘電体層が設けられており、前記ゲート電極の複数の側面には複数のスペーサが設けられており、 前記ソース領域および前記ドレイン領域はそれぞれ、前記ゲート誘電体層および前記複数のスペーサのうち対応する一のスペーサの少なくとも一方の下方に延在している先端領域を含み、前記ソース領域および前記ドレイン領域は、ゲルマニウム濃度が50原子パーセントを超えており、ホウ素濃度が1E20cm^(-3)を超えているホウ素ドープゲルマニウム層を含み、 前記チャネル領域と前記ソース領域との界面及び前記チャネル領域と前記ドレイン領域との界面は、ゲルマニウム濃度が100原子パーセントであり、ホウ素濃度が1E20cm^(-3)を超える前記ホウ素ドープゲルマニウム層を有し、 前記チャネル領域と前記ソース領域との界面以外の前記ソース領域におけるゲルマニウム濃度は、前記チャネル領域と前記ソース領域との界面におけるゲルマニウム濃度よりも低く、且つ、前記チャネル領域と前記ドレイン領域との界面以外の前記ドレイン領域におけるゲルマニウム濃度は、前記チャネル領域と前記ドレイン領域との界面におけるゲルマニウム濃度よりも低い製造方法。」 第3 当審の拒絶理由の概要 当審において平成28年11月25日付で通知した拒絶理由(以下、「当審の拒絶の理由」という。)の概要は以下のとおりである。 「A.この出願は、発明の詳細な説明の記載が下記の点で、特許法第36条第4項第1号に規定する要件を満たしていない。 B.この出願は、発明の詳細な説明の記載が下記の点で、特許法第36条第6項第1号に規定する要件を満たしていない。 記 1.請求項1ないし4について 理由 A,B 備考 請求項2には「前記トランジスタデバイスは、プレナー型またはフィンFETのPMOSトランジスタの一方である請求項1に記載のトランジスタデバイス。」と記載されているが、前記「フィンFETのPMOSトランジスタ」について、発明の詳細な説明には、【0039】-【0041】及び図4にしか具体的に記載されておらず、その記載だけでは、請求項1に記載された構成を有する、「フィンFETのPMOSトランジスタ」の具体的な構成(特に、請求項1記載の「先端領域」および「界面」がどのような構成になっているのか示されていない。)が発明の詳細な説明に記載されているとは言えず、また、それらの構成がどのようにして形成されるのか発明の詳細な説明に記載されていない。 そのため、請求項2に記載された発明は、その発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に記載しているとは認められない。 また、請求項1に記載された発明は、請求項2に記載された「フィンFETのPMOSトランジスタ」を含むものであるから、上記と同じ理由により、その発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に記載しているとは認められない。さらに、請求項1及び2を引用した請求項3及び4についても同様である。 加えて、上記の通り、請求項2に記載された「フィンFETのPMOSトランジスタ」について、請求項1に記載された構成がどのようになっているのか、発明の詳細な説明に記載されていないから、請求項2に記載された発明は、発明の詳細な説明に記載されたものであるとは言えない。 そして、請求項1に記載された発明は、請求項2に記載された発明の「フィンFETのPMOSトランジスタ」を含むものであるから、上記と同じ理由により、請求項1に記載された発明は、発明の詳細な説明に記載されたものであるとは言えない。さらに、請求項1及び2を引用した請求項3及び4についても同様である。 」 第4 当審の判断 1 本願発明2について (1)特許法第36条第4項第1号について(下線は当審において付与した。以下同じ。) ア 当審は、本願の発明の詳細な説明は、少なくとも本願発明2(請求項2に係る発明)について、依然として特許法第36条第4項1号で定めるところによる記載がされていないと判断する。理由は以下のとおりである。 イ 特許法第36条第4項1号には、「発明の詳細な説明は、経済産業省令で定めるところにより、その発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に、記載しなければならない。」と規定されている。 ウ ここで、「物の発明」について「実施することができる」とは、その物を作れ、かつ、その物を使用できることである。したがって、本願発明2の「トランジスタデバイス」が作れるように、発明の詳細な説明の記載が明確かつ十分に記載されている必要がある。 エ 本願の請求項2は請求項1を引用しているため、本願発明2の「フィンFET」は、「チャネル領域を有する基板と、前記チャネル領域の上方に位置するゲート電極と、前記基板内で前記チャネル領域に隣接して形成されているソース領域およびドレイン領域とを備え、前記ゲート電極と前記チャネル領域との間にはゲート誘電体層が設けられており、前記ゲート電極の複数の側面には複数のスペーサが設けられており、前記ソース領域および前記ドレイン領域はそれぞれ、前記ゲート誘電体層および前記複数のスペーサのうち対応する1つのスペーサの少なくとも一方の下方に延在している先端領域を有し、前記ソース領域および前記ドレイン領域は、ゲルマニウム濃度が50原子パーセントを超え、ホウ素濃度は1E20cm^(-3)を超えるホウ素ドープゲルマニウム層を有し、前記チャネル領域と前記ソース領域との界面及び前記チャネル領域と前記ドレイン領域との界面は、ゲルマニウム濃度が100原子パーセントであり、ホウ素濃度が1E20cm^(-3)を超える前記ホウ素ドープゲルマニウム層を有し、前記チャネル領域と前記ソース領域との界面以外の前記ソース領域におけるゲルマニウム濃度は、前記チャネル領域と前記ソース領域との界面におけるゲルマニウム濃度よりも低く、且つ、前記チャネル領域と前記ドレイン領域との界面以外の前記ドレイン領域におけるゲルマニウム濃度は、前記チャネル領域と前記ドレイン領域との界面におけるゲルマニウム濃度よりも低いトランジスタデバイス」であるが、対応する「フィンFET」について、本願明細書の発明の詳細な説明の【0039】乃至【0041】および【図4】にしか記載されておらず、また、これらの記載だけでは、本願発明2の「フィンFET」について、その具体的な構成が発明の詳細な説明に記載されているとは言えず、また、それらの構成がどのようにして作られるのか、発明の詳細な説明に記載されていない。 オ 例えば、【0039】に「公知であるが、フィンFETは、・・ 中 略 ・・デバイスの導電チャネルは、ゲート誘電体の下方にフィンの外側に設けられる。」と記載されているように、「フィンFET」ではチャネルはフィンに設けられるが、本願発明2では、請求項1に「チャネル領域を有する基板」と記載されているように、「チャネル領域」は「基板」に設けられており、通常と異なる構成を有しているが、上記【0039】乃至【0041】では、この「チャネル領域を有する基板」がどのような構成であるのか、また、どのようにして作られるのか記載されていない。 カ さらに、本願発明2の「チャネル領域を有する基板」について、「基板」は「フィン」を含んでいると考えることが可能か否か検討する。【0039】の「デバイスの導電チャネルは、ゲート誘電体の下方にフィンの外側に設けられる。具体的には、電流は、フィンの側壁(基板表面に対して垂直な面)およびフィンの上部(基板表面に平行な面)の両方に沿って流れる。」の記載や、【0040】の「図から分かるように、トライゲートデバイスは、半導体本体または半導体フィン260(点線で示す)を有する基板400を備える。半導体フィン260は、基板400から延伸して、分離領域710、720を貫通している。」の記載にあるように、発明の詳細な説明では「基板400」と「フィン」とは、異なる構成と記載されているから、本願において「基板」は「フィン」を含むとすることはできない。 キ 本願発明2の「フィンFET」は、請求項1に「前記基板内で前記チャネル領域に隣接して形成されているソース領域およびドレイン領域とを備え」、「前記ソース領域および前記ドレイン領域はそれぞれ、前記ゲート誘電体層および前記複数のスペーサのうち対応する1つのスペーサの少なくとも一方の下方に延在している先端領域を有し」と記載されているように、「先端領域」を有し、また、「前記チャネル領域と前記ソース領域との界面及び前記チャネル領域と前記ドレイン領域との界面」を有しているが、本願発明2の「フィンFET」の「先端領域」および「界面」がどのような構成であるのか、また、どのようにして作られるのか、本願明細書の発明の詳細な説明の【0039】乃至【0041】および【図4】に記載されていない。 ク 上記エ乃至キで検討したように、本願発明2は、どのような構成であるのか、また、どのように作られるのかわからないために、当業者がその実施をすることができる程度に明確かつ十分に記載しているとは認められない。 2 特許法第36条第6項第1号について 上記「1」で検討したとおり、発明の詳細な説明には、本願発明2の「フィンFET」について、対応する構成について記載されておらず、また、どのようにして作られるのか記載されていないから、本願発明2は、発明の詳細な説明に記載されたものであるとは言えない。 3 請求人の主張について 請求人は、意見書において 「2.特許法第36条第4項第1号および第36条第6項第1号の拒絶理由について 以下において、フィン構造の製造方法について説明した上で、拒絶理由で指摘された各事項につき説明する。 (2-A)フィン構造の製造方法 下記の参考図Xは、本願の図4において開示されたトランジスタデバイスを示す。 ここで、MOSトランジスタを構築する方法を示した図2の製造プロセス(段階202?段階222)が、フィン型のトランジスタデバイスにも適用できることについて説明する。 なお、本願発明の各構成と符号の対応を次の表1に示す。本例では基板平面をXY平面とした場合に、XZ面をA面と称し、YZ面をB面と称する。 [参考図X](図4を一部修正) (略) [表1] (略) 段階202において、「半導体基板を用意」(段落0017第1文)する。参考図1は、「基板400」上に形成された「分離領域710、720」および「フィン260」の斜視図を示す。 参考図1Aは、段階202におけるA面の構造を示し、参考図1Bは、段階202におけるB面の構造を示す。 [参考図1] (略) [参考図1A] (略) [参考図1B] (略) 段階204において、「基板300」の「上方にゲートスタックを形成する」(段落0019第1文)。「ゲートスタック」は、「高kゲート誘電体層302、犠牲ゲート電極304、および、ハードマスク層306を含む」(段落0035第1文)。 段階206において、「ゲート誘電体層302に隣接して2つのドープ領域308」(段落0022第2文)を形成する。 段階207において、「基板をアニーリングする」(段落0021第1文)が、トランジスタデバイスの構造は段階206の場合と同一である。 段階208において、「スペーサ310」(参考図の460および470に対応する)が「ゲート電極層304およびゲート誘電体層302の両側に形成」される。 参考図2は、段階202-208を実行した後のトランジスタデバイスの斜視図を示す。参考図2Aは、参考図2のA面の構造の一例を示し、参考図2Bは、参考図2のB面の構造の一例を示す。 [参考図2] (略) [参考図2A] (略) [参考図2B] (略) 段階210において、「ドライエッチング」により、「対応するエピ先端部を含むソース/ドレイン領域を形成する孔部を形成する」(段落0024第1文)。 段階212において、「ウェットエッチング」により、「ソース領域318」および「ソースキャップ317」を形成するための「ソース領域用孔部312」と、「ドレイン領域320」および「ドレインキャップ319」を形成するための「ドレイン領域用孔部314」(段落0027第5文)を形成する。 参考図3は、段階210-212を実行した後のトランジスタデバイスの斜視図を示す。参考図3Aは、参考図3のA面の構造の一例を示す。 [参考図3] (略) [参考図3A] (略) 段階214において、「ソース領域318」、「ドレイン領域320」を「堆積」させる(段落0029)。なお、この段階において、「ソースキャップ317」および「ドレインキャップ319」や「ソースバッファ313」および「ドレインバッファ315」等を堆積させてもよい。 段階216において、「ILD層322」を形成する。 段階218において、任意で「ゲートスタックがエッチングで除去される」(段落0035第3文)。 参考図4Aおよび参考図4Bは、段階214-218を実行した後のトランジスタデバイスのA面およびB面の構造の一例を示す。 [参考図4A] (略) [参考図4B] (略) なお、参考図4Aにおける「ソース領域318」および「ドレイン領域320」の堆積に関し、本願明細書には、「選択的エピタキシャル堆積によって可能」(段落0004第3文)であることが開示されている。 また、「選択的エピタキシャル堆積」では、成長条件にもよるが、露出された単結晶表面で選択的にエピタキシャル層が成長され、露出したアモルファス表面や、絶縁体の表面からは成長されないように制御できることが知られている。例えば、このような「選択的エピタキシャル堆積」は、エッチング剤を用いて、エピタキシャル成長の選択性を上げることにより実現される。 本願発明においては、既存の半導体プロセスを用いることにより、参考図Yで示すように、「基板300」の底面からだけでなく、「ソース先端部用孔部312Aおよびドレイン先端部用孔部314A」のような「基板300」の側面からも「ソース領域318」および「ドレイン領域320」を成長できる。参考図Yは、本願の図3Eを用いて、「選択的エピタキシャル堆積」の成長方向を図示している。 このように、当業者であれば、「半導体フィン260」の「ソース先端部用孔部312Aおよびドレイン先端部用孔部314A」から「選択的エピタキシャル堆積」によって、「ホウ素ドープゲルマニウム層」(請求項1)を形成できることを十分に理解できる。 [参考図Y] (略) 段階220において、「ゲートスタック」が除去された領域に、「高kゲート誘電体層324」が形成される(段落0036最終文)。 参考図5Bは、段階220を実行した後のトランジスタデバイスのB面の構造の一例を示す。 [参考図5B] (略) 段階222において、「金属ゲート電極326」が形成される(段落0036最終文)。 参考図6Bは、段階222を実行した後のトランジスタデバイスのB面の構造の一例を示す。 [参考図6B] (略) 参考図7Bは、図4に記載されたように「ハードマスク410」を「金属ゲート電極326」の上部に形成した後のトランジスタデバイスのB面の構造の一例を示す。 [参考図7B] (略) 以上の通り、図2の製造方法が、プレナー型だけでなくフィン構造を形成するためのプロセスに用いられることが明らかである。これにより、図4で開示されたフィンFET構成が図2の製造方法を用いて形成されてよい。 (2-B)フィン構造と本願発明との構成の対応について ここで、審判官殿は、当該拒絶理由において、『請求項1に記載された構成を有する、「フィンFETのPMOSトランジスタ」の具体的な構成(特に、請求項1に記載の「先端領域」および「界面」がどのような構成になっているのか示されていない。)』と認定 されている。 しかしながら、下記の通り、いわゆる当業者であれば、例えば、本願明細書の図3A?図3E、図3G、図4および関連する明細書の記載を参酌すれば、フィンFET構造を十分に理解でき、請求項1に記載された構成を「フィンFETのPMOSトランジスタ」に適用できる。 なお、同様のプロセスにより、他の実施形態に係る図3F、図3Hおよび図3I等の構造のトランジスタデバイスを形成できることも当業者であれば容易に理解し得る。 A面に関し「ソース領域318」と「ドレイン領域320」とを含む断面を示した図3F等が対応している。例えば、図3Fには、請求項1に記載された構成、特に、ソースの「エピ選択部318A」、ドレインの「エピ先端部320A」について、明確に図示されている。また、チャネル領域が「半導体フィン260」の「金属ゲート電極326」近傍に形成される技術常識から、「ソース/ドレインエピ先端部とチャネル領域との間の界面」(段落0032第2文)の位置も明確である。 また、B面に関し、図3Fには明確に開示されていないが、当業者に明らかな通り、ゲートがフィン構造のY軸方向の正側とY軸方向の負側に配置されている。これは、参考図7Bで開示されている。 例えば、参考図7Bのように、フィン構造の上面およびY軸方向の両端の3つの面に沿ってゲートが設けられる構造を「トライゲートフィンFET」(段落0039第5文)と称する。このような「フィンFET構成」は、公知のものとして段落0039に開示されている。 そして、本願発明において、B面を含む断面の構造について何ら限定しておらず、「ダブルゲートフィンFET」(段落0039第6文)や「トライゲートフィンFET」(段落0039第5文)等のように、フィン構造の任意の面にゲートが沿って形成されてよい。 したがって、当業者であれば、図3A?図3J、図4および関連する明細書の記載に基づいて、請求項1に記載された構成を「フィンFETのPMOSトランジスタ」に適用することができる。 そして、本願発明の「トランジスタデバイス」は、「フィンFETのPMOSトランジスタ」においても、「前記チャネル領域と前記ソース領域との界面及び前記チャネル領域と前記ドレイン領域との界面は、ゲルマニウム濃度が100原子パーセントであり、ホウ素濃度が1E20cm^(-3)を超える前記ホウ素ドープゲルマニウム層を有し」、且つ、「前記チャネル領域と前記ソース領域との界面以外の前記ソース領域におけるゲルマニウム濃度は、前記チャネル領域と前記ソース領域との界面におけるゲルマニウム濃度よりも低く、且つ、前記チャネル領域と前記ドレイン領域との界面以外の前記ドレイン領域におけるゲルマニウム濃度は、前記チャネル領域と前記ドレイン領域との界面におけるゲルマニウム濃度よりも低い」構成を有することにより、「ホウ素の拡散処理がゲルマニウム内で抑制」(段落0004第9文)される。 即ち、本願発明は、その発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に記載していると認められる。 以上のように、発明の詳細な説明の記載は、いわゆる当業者が本願発明を実施できる程度に明確且つ十分に記載したものである。これにより、特許法第36条第4項第1号に係る拒絶理由は解消した。 また、以上のように、本願発明は、発明の詳細な説明に記載したものである。これにより、特許法第36条第6項第1号に係る拒絶理由は解消した。」 旨主張している。 しかしながら、出願人の主張する「フィン構造の製造方法」は、発明の詳細な説明に記載されているものではない。 また、「MOSトランジスタを構築する方法を示した図2の製造プロセス(段階202?段階222)が、フィン型のトランジスタデバイスにも適用できることについて説明する。」(意見書第2頁第16行乃至18行)としているが、図2は「図2は、本発明の実施形態に係る、自己整合しているソースエピ先端部およびドレインエピ先端部を持つMOSトランジスタを構築する方法200を示す図であ」り(【0016】)、また、「図3Aから図3Jは、方法200を実行した場合に、一部の実施形態に応じて形成される構造の例を示す図である。」(【0016】)から、「図3Aから図3J」に示されたプレナー型FETを構築する方法を示すものであり、請求人の主張する「フィン型のトランジスタデバイス」を構築する方法を示すものとは、認められない。 また、「フィン型のトランジスタデバイスにも適用できることについて」、本願明細書に対応する記載が無く、また、プレナー型FETを構築する方法を「フィン型のトランジスタデバイス」を構築する方法に適用することが、自明であるとも認められない。 さらに、上記主張は、「フィンFET」の「チャネル領域を有する基板」について、具体的に説明しておらず、本願発明2に関する主張であるとも認められない。 したがって、請求人の上記主張は採用できない。 第5 むすび 以上のとおり、本願は、本願発明2について、発明の詳細な説明に、その発明の属する技術分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に記載したものであるとは言えず、また、本願発明2は、発明の詳細な説明に記載したものであると認められないから、特許法第36条第4項1号および同法第36条第6項1号に規定する要件を満たしておらず、特許を受けることができない。 したがって、本願は他の請求項について検討するまでもなく拒絶されるべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2017-09-25 |
| 結審通知日 | 2017-09-26 |
| 審決日 | 2017-10-12 |
| 出願番号 | 特願2013-543323(P2013-543323) |
| 審決分類 |
P
1
8・
537-
WZ
(H01L)
P 1 8・ 536- WZ (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 宇多川 勉、市川 武宜、小堺 行彦 |
| 特許庁審判長 |
深沢 正志 |
| 特許庁審判官 |
飯田 清司 小田 浩 |
| 発明の名称 | トランジスタデバイス及び製造方法 |
| 代理人 | 龍華国際特許業務法人 |