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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
管理番号 1338503
審判番号 不服2017-2167  
総通号数 221 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-05-25 
種別 拒絶査定不服の審決 
審判請求日 2017-02-15 
確定日 2018-04-03 
事件の表示 特願2012- 81429「炭化ケイ素縦型MOSFET及びその製造方法」拒絶査定不服審判事件〔平成25年10月10日出願公開、特開2013-211447、請求項の数(4)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の概要
本願は、平成24年3月30日の出願であって、その手続の経緯は以下のとおりである。

平成27年 3月19日 審査請求
平成28年 4月15日 拒絶理由通知
平成28年 6月23日 意見書・手続補正書
平成28年11月10日 拒絶査定
平成29年 2月15日 審判請求・手続補正書
平成29年 9月 6日 拒絶理由通知(当審)
平成29年11月13日 手続補正書
平成29年11月27日 拒絶理由通知(当審)
平成30年 1月29日 手続補正書

第2 原査定の概要
原査定(平成28年11月10日付け拒絶査定)の概要は次のとおりである。

本願の請求項1ないし4に係る発明は、以下の引用文献1ないし4に記載された発明に基づいて、その発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

引用文献等一覧
1.特開2001-313393号公報
2.米国特許出願公開第2008/0185593号明細書
3.特開2011-23757号公報
4.特開2009-64970号公報

第3 当審拒絶理由の概要
1 当審拒絶理由1の概要
平成29年9月6日付けで当審より通知した拒絶理由(以下、「当審拒絶理由1」という。)の概要は、次のとおりである。
(1)理由1(明確性)について
ア 本願の請求項1では「ソース電極」に対して「12」の符号が付されているのに対し、本願の発明の詳細な説明では「ソース電極」に対して「10」の符号が付され、「コンタクト領域」に対して「12」の符号が付されている。
このように、請求項1において用いられている符号と、発明の詳細な説明において用いられている符号とが一致していないために、請求項1に記載された「ソース電極(12)」が、発明の詳細な説明に記載された「ソース電極10」に対応するものであるのか、それとも「コンタクト領域12」に対応するものであるのかが不明確であり、請求項1に係る発明を明確に把握することができない。
イ 本願の請求項1に、「前記ベース層(4)と前記ソース領域(5)の表面に共通に接触するソース電極(12)」と記載されている。
他方、本願の段落[0016]及び[図9]の記載からは、「ソース電極」は、「ベース層」と「コンタクト領域」の表面に共通に接触し、「ソース領域」の表面には接触しないものと解される。
このように、請求項1の記載と、段落[0016]及び[図9]の記載が整合していないために、請求項1に係る発明を明確に把握することができない。
ウ 本願の請求項3の「前記ウェル層(6)」との記載以前に「ウェル層(6)」の記載が無く、「前記ウェル層(6)」が何を指し示しているのかが不明確である。
エ 本願の請求項3では、「コンタクト領域」と「ソース電極」の両方に対して、「12」という同一の符号が付されている。
他方、本願の発明の詳細な説明では、「ソース電極」に対して「10」の符号が付され、「コンタクト領域」に対して「12」の符号が付されている。
このように、請求項3において、「コンタクト領域」と「ソース電極」の両方に対して同一の符号が付されており、両者が同一のものであるのか否かが不明確であり、また、請求項3において用いられている符号と、発明の詳細な説明において用いられている符号とが一致していないために、請求項3に記載された「コンタクト領域(12)」及び「ソース電極(12)」と、発明の詳細な説明に記載された「ソース電極10」及び「コンタクト領域12」との対応関係が不明確であるから、請求項3に係る発明を明確に把握することができない。

2 当審拒絶理由2の概要
平成29年11月27日付けで当審より通知した拒絶理由(以下、「当審拒絶理由2」という。)の概要は、次のとおりである。
(1)理由1(明確性)、理由2(サポート要件)について
ア 本願の請求項1に「前記ベース層(4)と前記コンタクト領域(12)の表面に共通に接触するソース電極(10)」と記載されている。
他方、本願の段落[0016]及び[図9]の記載からは、「ソース電極」は、「ソース領域」と「コンタクト領域」の表面に共通に接触し、「ベース層」の表面には接触しないものと解される。
このように、請求項1の記載と、段落[0016]及び[図9]の記載が整合していないために、請求項1に係る発明を明確に把握することができない。また、請求項1に係る発明は、発明の詳細な説明に記載されたものでない。

第4 本願発明
本願の請求項1ないし4に係る発明(以下、それぞれ「本願発明1」ないし「本願発明4」という。)は、平成30年1月29日付け手続補正書による補正後の特許請求の範囲の請求項1ないし4に記載される事項により特定される、次のとおりのものと認める。
「【請求項1】
炭化珪素からなり、第1導電型の半導体基板(1)と、
前記半導体基板(1)上に形成された、第1導電型で前記半導体基板(1)よりも低濃度の第1の半導体層(2)と、
前記第1の半導体層(2)上に選択的に形成された、高濃度の第2導電型である第2の半導体層(3)と、
前記第1の半導体層(2)及び前記第2の半導体層(3)上に、第1導電型で前記第1の半導体層(2)と同一の濃度で形成された第3の半導体層(21)と、
前記第3の半導体層(21)の表面に、前記第2の半導体層(3)と同一の位置上に選択的に形成された、前記第2の半導体層(3)と同一膜厚の高濃度の第2導電型である第4の半導体層(31)と、
前記第4の半導体層(31)の表面に形成された第2導電型で低濃度のベース層(4)と、
当該ベース層(4)の表面層に選択的に形成された第2導電型のコンタクト領域(12)及び第1導電型のソース領域(5)と、
表面から前記ベース層(4)を貫通して、前記第3の半導体層(21)に達するように形成された第1導電型のウェル領域(6)と、
前記ソース領域(5)と前記ウェル領域(6)とに挟まれた、前記ベース層(4)の表面露出部上の少なくとも一部にゲート絶縁膜(8)を介して設けられたゲート電極層(9)と、
前記ソース領域(5)と前記コンタクト領域(12)との表面に共通に接触するソース電極(10)と、
前記半導体基板(1)の裏面に設けられたドレイン電極(11)とからなる縦型MOSFET。
【請求項2】
前記第2の半導体層(3)及び前記第3の半導体層(21)が、交互に複数形成された請求項1に記載の縦型MOSFET。
【請求項3】
炭化珪素からなり、第1導電型の半導体基板(1)上に、第1導電型で前記半導体基板(1)よりも低濃度の第1の半導体層(2)をエピタキシャル成長により形成する第1の工程と、
前記第1の半導体層(2)上に、高濃度の第2導電型である第2の半導体層(3)を、マスクを用いたイオン注入により選択的に形成する第2の工程と、
前記第1の半導体層(2)及び前記第2の半導体層(3)上に、前記第1の半導体層(2)と同一の濃度の第3の半導体層(21)をエピタキシャル成長により形成する第3の工程と、
前記第3の半導体層(21)上に、前記第2の工程で形成した前記第2の半導体層(3)と同一の場所において、高濃度の第2導電型である、前記第2の半導体層(3)と同一膜厚の第4の半導体層(31)を、マスクを用いたイオン注入により選択的に形成する第4の工程と、
前記第4の半導体層(31)の表面上に、第2導電型で低濃度のベース層(4)をエピタキシャル成長により形成する第5の工程と、
前記ベース層(4)上に、前記第4の半導体層表面に直接達するよう、マスクを用いたイオン注入により第1導電型のウェル領域(6)を選択的に形成する第6の工程と、
前記ベース層(4)上に、イオン注入により、第2導電型のコンタクト領域(12)と、その内側に第1導電型のソース領域(5)を形成するとともに、前記ソース領域(5)と前記ウェル領域(6)とに挟まれた前記ベース層(4)の表面露出部の一部に、ゲート絶縁膜(8)を介して設けられたゲート電極層(9)を形成する第7の工程と、
前記ソース領域(5)と前記コンタクト領域(12)に共通して接触するようソース電極(10)を形成するとともに、前記半導体基板(1)の裏面にドレイン電極(11)を形成する第8の工程とからなる縦型MOSFETの製造方法。
【請求項4】
前記第3の工程の後に、再び前記第2の工程を行い、前記第3の工程を行う工程を、少なくとも1回繰り返すことを特徴とする請求項3に記載の縦型MOSFETの製造方法。」

第5 引用文献及び引用発明
1 引用文献1の記載事項及び引用発明
(1)引用文献1の記載事項
原査定において引用された特開2001-313393号公報(以下、「引用文献1」という。)には、図面とともに、次の事項が記載されている。(当審注.下線は参考のために当審において付したものである。以下において同じ。)
ア「【0001】
【発明の属する技術分野】本発明は、大電力の制御に用いられる電力用半導体装置及びその素子の駆動方式に関し、特にパワーMOSFET及びその駆動方式に関する。」
イ「【0022】(第1の実施形態)図1は本発明の第1の実施の形態に係わるパワーMOSFETの構成を模式的に示す断面図である。
【0023】このMOSFETは、第1の半導体層としてのn-型ドリフト層1の一方の表面に高濃度半導体層、例えばn+型ドレイン層2が形成され、このn+型ドレイン層2上には、第1の主電極としてのドレイン電極3が形成されている。このn-型ドリフト層1は、一例として、約1×10^(15)cm^(-3)の不純物濃度で、約60μmの厚さに形成され、n+型ドレイン層2は、一例として、約6×10^(18)cm^(-3)の不純物濃度で、約180μmの厚さに形成されている。なお、前記n+型ドレイン層2は、必要に応じて形成すれば良い。
【0024】また前記n-型ドリフト層1の他方の表面には、第2の半導体層としての複数の第1のp型ベース層4が、互いに間隔をおいて選択的に、且つストライプ形状に拡散形成され、この各第1のp型ベース層4表面には、第3の半導体層としてのn+型ソース層5が、各々選択的に、且つストライプ形状に拡散形成されている。この第1のp型ベース層4は、一例として、約3×10^(17)cm^(-3)の不純物濃度で、約2.0μmの深さに形成され、また前記n+型ソース層5は、一例として、約1×10^(20)cm^(-3)の不純物濃度で、約0.2μmの深さに形成されている。
【0025】また前記第1のp型ベース層4及び前記n+型ソース層5から前記n-型ドリフト層1を介して他方の前記第1のp型ベース層4及び前記n+型ソース層5に至る領域上には、膜厚約0.1μmのゲート絶縁膜、例えばSi酸化膜6を介して第1の制御電極としての第1のゲート電極7がストライプ形状に形成されている。この第1のゲート電極7を挟むように、一方の前記第1のp型ベース層4及びn+型ソース層5上と、他方の前記第1のp型ベース層4及びn+型ソース層5上には、第2の主電極としてのソース電極8がストライプ形状に形成されている。そして、前記ドレイン電極3と前記p型ベース層4との間の前記n-型ドリフト層1中には、ストライプ形状をもつ例えば3層のp+型埋込み層9a,9b,9cが、選択的に埋込み形成されている。このp+型埋込み層9a,9b,9cは、例えば、横方向に長軸をもつ楕円形状に形成され、一例として、約1×10^(18)cm^(-3)のピーク濃度で、約3.0μmの長軸、約2.5μmの短軸を持つ楕円形に形成され、縦方向の間隔を15.5μm、横方向の間隔を約6.0μmに形成されている。
【0026】またこのp+型埋込み層9a,9b,9cは、いずれも電気的に浮遊状態にされている。
【0027】そして、この実施形態に係わるMOSFETでは、さらに、前記第1のp型ベース層周辺部の前記n-型ドリフト層1表面には、ストライプ形状をもつ第6の半導体層として第2のp+型ベース層10(p+型キャリア注入層)が形成され、このp+型キャリア注入層10上には、第2の制御電極、例えば第2のゲート電極11が形成されている。このp+型キャリア注入層10は、一例として、深さが約2.0μm、不純物濃度のピーク値が3×10^(19)cm^(-3)に形成されている。
【0028】上記第1の実施形態のMOSFETでは、第1のp型ベース層4周辺部のn-型ドリフト層1中にp+型キャリア注入層10を形成し、このp+型キャリア注入層10上に第2のゲート電極11を設けて制御電圧を印加できるようにしている。このため、ターンオン時に、この第2のゲート電極11に正バイアス電圧を加えることにより、p+型キャリア注入層10とn-型ドリフト層1が形成するダイオードがオンとなり、p+型キャリア注入層10からホールがn-型ドリフト層1中に注入される。このホール注入により、p+型埋込み層9a,9b,9cの空乏化が速やかに解消され、直ちにMOSFETはオン状態となる。そのためターンオン時間は約50nsと短く、高速動作が可能となり、しかもスイッチング損失は極めて小さい。」
ウ「【0069】(第7の実施形態)次に本発明の第7の実施形態に係わるパワーMOSFETについて説明する。
【0070】図7はこのパワ-MOSFETの構成を模式的に示す断面図であり、図1と同一部分には同一番号を付してその詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
【0071】すなわち、このMOSFETは、各実施形態の変形構成であり、素子終端部での耐圧劣化の阻止を図るものであって、具体的には図7に示すように、素子形成領域周辺部のドリフト層1’は、素子形成領域部分のn型ドリフト層1より低不純物濃度を有するn-型に形成された構成となっている。この実施形態のMOSFETでは、耐圧600Vと仮定して、素子形成領域部分のn型ドリフト層1は、一例として1×10^(15)cm^(-3)の不純物濃度に形成し、且つ素子形成領域周辺部のドリフト層1’は、一例として、p+型埋め込み層を有しない構造のMOSFETにおけるドリフト層の不純物濃度と同様の2×10^(14)cm^(-3)の不純物濃度に形成している。
【0072】従って、上記第7の実施形態のMOSFETでは、素子形成領域周辺部のドリフト層が低不純物濃度に形成されているため、この部分における電界分布は、通常のp+型埋め込み層を有しない構造のMOSFETと同様となり、この通常のMOSFETによる耐圧と同様の素子周辺部の耐圧が得られる。
【0073】(第8の実施形態)次に、本発明の第7の実施の形態に係わるパワーMOSFETの製造方法について説明する。
【0074】図8は、このMOSFETの製造工程を示す模式的な工程図である。
【0075】まず、図8(a)に示すように、ドレイン層としてのn+型基板2上にn-型ドリフト層1’をエピタキシャル成長させる。
【0076】続いて図8(b)に示すように、前記n-型ドリフト層1’上にマスクを介して素子形成領域部分にn型不純物としてのリンをイオン注入する。
【0077】イオン注入後、図8(c)に示すように、イオン注入されたn-型ドリフト層1’上に、更にn-型ドリフト層1’をエピタキシャル成長させる。このエピタキシャル成長工程において、リンが再拡散され素子形成領域上のn-型ドリフト層1’部分が所定不純物濃度のn型ドリフト層1に変換される。
【0078】続いて図8(d)に示すように、前記n-型ドリフト層1’上にマスクを介して素子形成領域部分にp型不純物としてのボロン並びにn型不純物としてのリンを順次イオン注入する。
【0079】イオン注入後、図8(e)に示すように、イオン注入されたn-型ドリフト層1’上に、更にn-型ドリフト層1’をエピタキシャル成長させる。このエピタキシャル成長工程において、ボロン並びにリンが再拡散され、最下層のp+型埋め込み層9cが形成され、このp+型埋め込み層9c,9c間のn-型ドリフト層1部分はn型ドリフト層1に変換される。
【0080】次に図8(f)に示すように、n-型ドリフト層1’の素子形成領域部分上にリンをイオン注入する。
【0081】続いて図8(g)に示すように、イオン注入されたn-型ドリフト層1’上に、更にn-型ドリフト層1をエピタキシャル成長させる。このエピタキシャル成長工程において、リンが再拡散され、p+型埋め込み層9c及びn型ドリフト層1部分上のn-型ドリフト層1’部分がn型ドリフト層1に変換される。
【0082】次に図8(h)に示すように、前記n-型ドリフト層1’上にマスクを介して素子形成領域部分にボロン並びにリンを順次イオン注入する。
【0083】イオン注入後、図8(i)に示すように、イオン注入されたn-型ドリフト層1’上に、更にn-型ドリフト層1’をエピタキシャル成長させると共に、中間層のp+型埋め込み層9b及びこの埋め込み層9b間にn型ドリフト層1を形成する。
【0084】以下同様に、図8(f)乃至図8(i)工程を繰り返すことにより、図8(j)に示すように、素子形成領域部分において、3層のp+型埋め込み層9a、9b、9c及び各層間にn型ドリフト層1が、また最上層がエピタキシャル成長されたn-型ドリフト層1’からなる構造が形成される。
【0085】次に図8(k)に示すように、前記n-型ドリフト層1’上の素子形成領域部分にリンをイオン注入する。
【0086】イオン注入後、図8(L)に示すように、イオン注入されたn-型ドリフト層1’上に、更にn-型ドリフト層1’をエピタキシャル成長させる。このエピタキシャル成長工程において、リンを再拡散させて素子形成領域部分における前記n-型ドリフト層1’部分をn型ドリフト層1に変換する。
【0087】その後、図7に示すように、素子形成領域部分のn型ドリフト層1表面に選択的に、p型ベース層4を拡散形成し、続いてこのp型ベース層4表面に、n+型ソース層5を選択的に形成する。
【0088】最後に、ゲート酸化膜6を形成した後、ゲート電極7、ソース電極8、ドレイン電極2をそれぞれ形成することにより、MOSFETが完成される。」
エ「【0095】以上、本発明を第1乃至第9の実施形態により説明したが、この発明は、第1乃至第9の実施形態に限定されるものではない。
(中略)
【0100】また半導体としてシリコン(Si)を用いたMOSFETを説明したが、半導体としとは、例えばシリコンカーバイト(SiC)等の化合物半導体を用いることができる。」
オ 引用文献1の【図8】(l)には、4つの「n型ドリフト層1」、すなわち、「n+型基板2」上に形成された「n型ドリフト層1」(以下、「n型ドリフト層1d」という。)と、「p+型埋め込み層9c」上に形成された「n型ドリフト層1」(以下、「n型ドリフト層1c」という。)と、「p+型埋め込み層9b」上に形成された「n型ドリフト層1」(以下、「n型ドリフト層1b」という。)と、「p+型埋め込み層9a」上に形成された「n型ドリフト層1」(以下、「n型ドリフト層1a」という。)が記載されている。
カ 引用文献1の段落【0077】ないし【0086】、及び【図8】には、「n-ドリフト層1’」のエピタキシャル成長を計8回行うことが記載されており、【図8】(l)には、8層からなる「n-ドリフト層1’」が記載されている。以下では、上記「n-ドリフト層1’」の各層を、下層から順に、それぞれ、「n-ドリフト層1’(1)」ないし「n-ドリフト層1’(8)」という。
キ 引用文献1の段落【0088】の「ドレイン電極2」との記載は、「ドレイン電極3」の誤記と認める。

(2)引用発明
ア 引用発明1(物の発明)
上記(1)の引用文献1の記載及び当該技術分野における技術常識より、引用文献1には下記の発明(以下、「引用発明1」という。)が記載されていると認められる。
「シリコンカーバイト(SiC)からなるn+型基板2と、
前記n+型基板2上に形成されたn型ドリフト層1dと、
前記n型ドリフト層1d上に選択的に形成されたp+型埋め込み層9cと、
前記p+型埋め込み層9c上に形成されたn型ドリフト層1cと、
前記n型ドリフト層1c上に選択的に形成されたp+型埋め込み層9bと、
前記p+型埋め込み層9b上に形成されたn型ドリフト層1bと、
前記n型ドリフト層1b上に選択的に形成されたp+型埋め込み層9aと、
前記p+型埋め込み層9a上に形成されたn型ドリフト層1aと、
前記n型ドリフト層1a上に選択的に形成されたp型ベース層4と、
前記p型ベース層4表面に選択的に形成されたn+型ソース層5と、
前記n型ドリフト層1a及びp型ベース層4上に形成されたゲート絶縁膜6と、
前記ゲート絶縁膜6上に形成されたゲート電極7と、
前記n+型ソース層5と前記p型ベース層4上に形成されたソース電極8と、
前記n+型基板2の裏面に形成されたドレイン電極3とからなるパワーMOSFET。」
イ 引用発明2(物を生産する方法の発明)
上記(1)の引用文献1の記載及び当該技術分野における技術常識より、引用文献1には下記の発明(以下、「引用発明2」という。)が記載されていると認められる。
「シリコンカーバイト(SiC)からなるn+型基板2上にn-ドリフト層1’(1)をエピタキシャル成長させる、工程Aと、
前記n-型ドリフト層1’(1)上に、マスクを介して、素子形成領域部分にn型不純物をイオン注入する、工程Bと、
前記n-型ドリフト層1’(1)上に、n-型ドリフト層1’(2)をエピタキシャル成長させるとともに、n型不純物を再拡散させ、素子形成領域上のn-型ドリフト層1’(1)部分を、所定不純物濃度のn型ドリフト層1dに変換する、工程Cと、
前記n-型ドリフト層1’(2)上に、マスクを介して、素子形成領域部分にp型不純物及びn型不純物を順次イオン注入する、工程Dと、
前記n-型ドリフト層1’(2)上に、n-型ドリフト層1’(3)をエピタキシャル成長させるとともに、p型不純物を再拡散させ、p+型埋め込み層9cを形成する、工程Eと、
前記n-型ドリフト層1’(3)上に、マスクを介して、素子形成領域部分にn型不純物をイオン注入する、工程Fと、
前記n-型ドリフト層1’(3)上に、n-型ドリフト層1’(4)をエピタキシャル成長させるとともに、n型不純物を再拡散させ、素子形成領域上のn-型ドリフト層1’(3)部分を、所定不純物濃度のn型ドリフト層1cに変換する、工程Gと、
前記n-型ドリフト層1’(4)上に、マスクを介して、素子形成領域部分にp型不純物及びn型不純物を順次イオン注入する、工程Hと、
前記n-型ドリフト層1’(4)上に、n-型ドリフト層1’(5)をエピタキシャル成長させるとともに、p型不純物を再拡散させ、p+型埋め込み層9bを形成する、工程Iと、
前記n-型ドリフト層1’(5)上に、マスクを介して、素子形成領域部分にn型不純物をイオン注入する、工程Jと、
前記n-型ドリフト層1’(5)上に、n-型ドリフト層1’(6)をエピタキシャル成長させるとともに、n型不純物を再拡散させ、素子形成領域上のn-型ドリフト層1’(5)部分を、所定不純物濃度のn型ドリフト層1bに変換する、工程Kと、
前記n-型ドリフト層1’(6)上に、マスクを介して、素子形成領域部分にp型不純物及びn型不純物を順次イオン注入する、工程Lと、
前記n-型ドリフト層1’(6)上に、n-型ドリフト層1’(7)をエピタキシャル成長させるとともに、p型不純物を再拡散させ、p+型埋め込み層9aを形成する、工程Mと、
前記n-型ドリフト層1’(7)上に、マスクを介して、素子形成領域部分にn型不純物をイオン注入する、工程Nと、
前記n-型ドリフト層1’(7)上に、n-型ドリフト層1’(8)をエピタキシャル成長させるとともに、n型不純物を再拡散させ、素子形成領域上のn-型ドリフト層1’(7)部分を、所定不純物濃度のn型ドリフト層1aに変換する、工程Oと、
前記n型ドリフト層1aの表面に、選択的に、p型ベース層4を拡散形成する、工程Pと、
前記p型ベース層4の表面に、n+型ソース層5を選択的に形成する、工程Qと、
ゲート酸化膜6を形成する、工程Rと、
ゲート電極7を形成する、工程Sと、
ソース電極8を形成する、工程Tと、
ドレイン電極3を形成する、工程Uとからなる、パワーMOSFETの製造方法。」

2 引用文献2の記載事項
原査定において引用された米国特許出願公開第2008/0185593号明細書(以下、「引用文献2」という。)には、図面とともに、次の事項が記載されている。(当審注.訳は当審で作成したものである。)
ア「[0002] The present disclosure relates to a method for manufacturing electronic devices integrated on a semiconductor substrate and corresponding devices, and to a method for manufacturing a power MOS transistor of the vertical type on a semiconductor substrate with wide band gap comprising a superficial semiconductor layer with wide band gap.」
(訳.[0002] 本開示は半導体基板上に集積された電子デバイスの製造方法及び該デバイス、並びにワイドバンドギャップの表面半導体層を有するワイドバンドギャップ半導体基板上の縦型パワーMOSトランジスタの製造方法に関する。)
イ「[0047] With reference to FIGS. 5 and from 7 to 11, an embodiment of the method according to the present disclosure for manufacturing a vertical power MOSFET transistor is shown.
・・・
[0051] Column regions 14 are then formed, being implanted in the semiconductor layer 11 by means of a series of ion implantations followed by a single low budget activation thermal process suitable to complete the formation of these implanted regions. In other words this activation process is not made to be followed by any other thermal process allowing the diffusion of the dopant species implanted into the semiconductor layer 11.
[0052] As shown in FIG. 5, such series of ion implantations are carried out through a same mask, in particular, the screening structure 12. For example, a series of five ion implantations is carried out by means of a respective dose of P dopant, so as to form a plurality of deep implanted regions 14a, 14b, 14c, 14d, 14e aligned with each other in the epitaxial layer 11 and each formed at a different distance of the epitaxial layer 11 surface.
・・・
[0055] Moreover, as shown in FIG. 6, for each implanted region the dopant is Gaussian-like distributed in the epitaxial layer 11, the center of each of these Gaussian distributions corresponding to the distances D1-D5 of the deep implanted regions 14a-14e. Therefore, the implanted regions 14a-14e thus obtained are in electric contact with one another.
・・・
[0057] The process according to present disclosure continues with the manufacturing of a vertical power MOS transistor, for example as shown in FIG. 7. Thus, a first ion implantation, in particular of the P type, is done, suitable to form a first portion 15 of a body well 16 for the formation of a channel region aligned with the deep implanted regions 14a, 14b, 14c, 14d, 14e.
・・・
[0060] Advantageously, also in the body well 16 the dopant is Gaussian-like distributed into the semiconductor substrate 11, and thus such body well 16 is in electric contact with at least one of the deep implanted regions 14a-14e.」
(訳.[0047] 図5及び図7ないし11には、本開示に基づく縦型パワーMOSFETの製造方法の実施例が示されている。
・・・
[0051] それから、半導体層11に一連のイオン注入を行った後、これらの注入領域の形成を完了するのに適した温度での単一の低予算活性化熱処理を行うことで、柱領域14が形成される。すなわち、この活性化処理の後には、半導体層11に注入されたドーパント種を拡散するためのいかなる熱処理も行わない。
[0052] 図5に示すように、こうした一連のイオン注入は同じマスク、つまり、遮蔽構造体12を介して行われる。例えば、5回の一連のイオン注入が各ドーズ量のP型ドーパントを用いて行われ、深い注入領域14a、14b、14c、14d及び14eが、互いに揃った状態で、エピタキシャル層11の表面からそれぞれ異なる距離となるよう、形成される。
・・・
[0055] さらに、図6に示すように、各注入領域のドーパントは正規分布風にエピタキシャル層11内に拡散し、該正規分布の中心は深い注入領域14aないし14eの距離D1ないしD5に対応する。したがって、こうして得られた注入領域14aないし14eは、互いに電気的に接続されている。
・・・
[0057] 本開示に係る工程は、例えば図7に示すように、縦型MOSトランジスタの製造を継続する。たとえば、深い注入領域14a、14b、14c、14d及び14eと揃ったチャネル領域を形成するためのボディウェル16の第1部分15を形成するのに適した、具体的にはP型の、第1イオン注入が行われる。
・・・
[0060] 有利なことに、ボディウェル16内においても、ドーパントが半導体基板11内に正規分布風に拡散し、こうして、該ボディウェル16と、深い注入領域14aないし14eの少なくとも1つが、電気的に接続する。」

3 引用文献3の記載事項
原査定において引用された特開2011-23757号公報(以下、「引用文献3」という。)には、図面とともに、次の事項が記載されている。
「【0096】
第4図は、本発明の第2実施例である炭化ケイ素縦型MOSFETの単位セルを説明するための模式断面図である。第4図において、5×10^(18)cm^(-3)の窒素がドーピングされた厚さ300μmの(0001)面の高濃度n+型基板1上には、5×10^(15)cm^(-3)の窒素がドーピングされた厚さ10μmの低濃度n型ドリフト層2が堆積されている。前記低濃度n型ドリフト層2には、その表面から深さ0.5μmに渡って2×10^(18)cm^(-3)のアルミニウムがドーピングされた高濃度p+型層31が形成され、さらに、その表面上に5×10^(15)cm^(-3)のアルミニウムがドーピングされた厚さ0.5μmの低濃度p型層32が堆積されている。
【0097】
低濃度p型層32の表面部分には、選択的に約1×10^(20)cm^(-3)のリンがドーピングされた高濃度n+型ソース領域5が形成されている。前記高濃度p+型層31には、pイオンが注入されていない欠除部が選択的に設けられている。前記欠除部には、1×10^(16)cm^(-3)の窒素がドーピングされた低濃度n型ベース領域4が前記低濃度n型ドリフト層2に直接接するように設けられている。
【0098】
前記低濃度n型ベース領域4と前記高濃度n+型ソース領域5との中間部分であるp型ウェル層3の表面層には、低濃度ゲート領域11が形成される。前記低濃度ゲート領域11上、低濃度n型ベース領域4、および高濃度n+型ソース領域5の表面上には、ゲート絶縁膜6を介してゲート電極7が設けられている。前記ゲート電極7上には、層間絶縁膜8を介して高濃度n+型ソース領域5とp型ウェル層3のそれぞれの表面に低抵抗接続されたソース電極9が形成されている。また、高濃度n+型基板1の裏面には、ドレイン電極10が低抵抗接続で形成されている。
【0099】
前記炭化ケイ素縦型MOSFETと第1図の実施例1との相違点は、高濃度p+型層31が低濃度n型ドリフト層2の表面上に堆積されているのではなく、前記低濃度n型ドリフト層2内に形成されていることである。すなわち、低濃度n型ベース領域4内の低濃度n型ドリフト層2と接する部分24は、高濃度p+型層31の上端と同一面内に位置し、前記高濃度p+型層31で挟まれた領域は、低濃度n型ドリフト層2内に存在する。このため、高濃度p+型層31で挟まれた領域の濃度は、実施例1の構造よりも低く、実施例1に比べ高耐圧の素子が実現できる。前記実施例2は、第1図の実施例1と同様に、低濃度p型層32に設けられた低濃度n型ベース領域4の幅が高濃度p+型層31より広いため、その部分からの抵抗成分が小さくなり、オン抵抗が低減される。
【0100】
第5図(a)乃至(f)及び第6図(a)乃至(d)は本発明の第2実施例である炭化ケイ素縦型MOSFETの製造工程を説明するための模式断面図である。第5図(a)において、まず、高濃度n+型基板1上には、5×10^(15)cm^(-3)の窒素をドーピングした低濃度n型ドリフト層2が10μmの厚さで堆積されている。次いで、第5図(b)に示すように、高濃度p+型層31を形成するために、前記低濃度n型ドリフト層2上にマスク15が形成される。p型不純物イオン3aは、前記マスク15を使用して前記低濃度n型ドリフト層2に注入される。前記マスク15は、前記低濃度n型ドリフト層2の表面上に減圧CVD法により堆積され、厚さ1μmのSiO_(2)膜がフォトリソグラフィによりパターン加工して形成される。
【0101】
前記p型不純物イオン3aは、アルミニウムイオンを基板温度500℃、加速エネルギー40keV?250keV、注入量2×10^(18)cm^(-3)として注入される。第5図(c)に示すように、マスク15を除去した後、低濃度n型ドリフト層2の表面には、5×10^(15)cm^(-3)のアルミニウムがドープされた低濃度p型層32が0.5μmの厚さで堆積される。
【0102】
その後、第5図(d)に示すように、高濃度n+型ソース領域5を形成するために、マスク13を使用して前記低濃度p型層32にn型不純物イオン5aの注入を行う。n型不純物イオン5aは、燐イオンを基板温度500℃、加速エネルギー40keV?250keV、注入量2×10^(20)cm^(-3)で注入される。マスク13は、除去された後、低濃度n型ベース領域4を形成するためのマスク14が形成される。
【0103】
第5図(e)に示すように、n型不純物イオン4aは、前記マスク14を介して前記低濃度p型層32に注入される。前記n型不純物イオン4aは、窒素イオンを室温にて、加速エネルギー40keV?250keV、注入量1×10^(16)cm^(-3)として注入される。前記マスク14は、除去された後、第5図(f)に示すように、アルゴン雰囲気中にて、1500℃で30分間にわたる活性化アニールが行われる。
【0104】
前記活性化アニールによって、p型ウェル層3、低濃度n型ベース領域4、および高濃度n+型ソース領域5が形成される。次いで、第6図(a)に示すように、前記各層は、1200℃、140分熱酸化されて、厚さ40nmのゲート絶縁膜6が形成される。前記ゲート絶縁膜6の上には、減圧CVD法によって、多結晶シリコン7aが0.3μm堆積される。
【0105】
第6図(b)に示すように、多結晶シリコン7aは、フォトリソグラフィによりパターン加工されて、ゲート電極7が形成される。さらに、第6図(c)に示すように、前記ゲート電極7の上には、減圧CVD法により、0.5μmの層間絶縁膜8が堆積される。第6図(d)に示すように、前記層間絶縁膜8には、窓が開けられ、高濃度n+型ソース領域5とp型ウェル層3に共通のソース電極9が形成される。」

4 引用文献4の記載事項
原査定において引用された特開2009-64970号公報(以下、「引用文献4」という。)には、図面とともに、次の事項が記載されている。
ア「【0012】
より詳細には、例えばn^(+)型のSiC基板1上に、ドリフト層となるn^(-)型のSiC層2が形成されている。SiC層2の上部にはp型ボディ層(p型ウェル)3が形成されている。
【0013】
p型ボディ層3の上部には、n型ソース領域4とp^(+)型コンタクト6とが略同一深さに形成されている。n型ソース領域4の表面でp^(+)型コンタクト6に隣接する位置にn^(+)型ソースコンタクト5が形成され、n^(+)型ソースコンタクト5とp^(+)型コンタクト6に跨るようにソース電極9が形成されている。
【0014】
n^(-)型SiC層2の上面から、p型ボディ層3、n型ソース領域4の上面にはこれに跨るようにゲート絶縁膜7が形成され、その上にゲート電極8が形成されている。p型ボディ層3の上面で、n^(-)型SiC層2とn型ソース領域4に挟まれた部分がチャネル領域となる。SiC基板1の下面にはドレイン電極10が形成されている。」
イ「【0026】
次に第1の実施形態のSiCMOSFETの製造方法を説明する。先ず、図6に示すようにn^(+)型4H-SiC(例えば不純物濃度5×10^(18)?1×10^(19)/cm^(3))からなり8度オフしたSiC基板1に、n型不純物として窒素(N)が7×10^(16)/cm^(3)の濃度でドーピングされたSiCエピタキシャル膜2を10μm成長させる。この場合のエピタキシャル膜の厚さと濃度はデバイスの設計耐圧によって定められる。第1の実施形態では1200Vの耐圧に相当する。なお基底面転位11がエピタキシャル成長の際この基板に生じており、チャネル領域近傍に先端があるとする。図示している転位線11は基底面転位を素子断面図に投影したものであり、断面に存在しているものではない。
【0027】
次に図7に示すようにイオン注入マスクPR1を形成し、SiC基板1を600℃に加熱して、p型ボディ領域3を形成するためのイオン注入を行う。イオン種はアルミニウム(Al)であり、エネルギーとドーズ量はMOSFETのデバイス設計によって異なる。例えば400keVで4×10^(13)/cm^(2)のドーズ量でイオン注入を行う。
【0028】
次に図8に示すように、イオン注入マスクPR2を形成し、SiC基板1を600℃に加熱してn型ソース領域4を形成するためのイオン注入を行う。イオン種は窒素(N)であり、不純物量がp型ボディ領域3と同程度となるように調整される。例えば200keV以下のエネルギーで、不純物プロファイルがボックス型になるように調整した多段エネルギー注入で総ドーズ量4×10^(13)/cm^(2)のイオン注入を行う。
【0029】
次に図9に示すように、イオン注入マスクPR3を形成し、SiC基板1を600℃に加熱してn^(+)型コンタクト領域5を形成するためのイオン注入を行う。イオン種はリン(P)でありエネルギーとドーズ量はMOSFETのデバイス設計により異なる。例えば200keV以下のエネルギーで、不純物プロファイルがボックス型になるように調整した多段エネルギー注入で総ドーズ量7×10^(15)/cm^(2)のイオン注入を行う。
【0030】
次に図10に示すように、イオン注入マスクPR4を形成し、SiC基板1を600℃に加熱してp^(+)型コンタクト領域6を形成するためのイオン注入を行う。イオン種はアルミニウム(Al)であり、エネルギーとドーズ量はMOSFETのデバイス設計により異なる。例えば200keV以下のエネルギーで不純物プロファイルがボックス型になるように調整した多段エネルギー注入で総ドーズ量1×10^(16)/cm^(2)のイオン注入を行う。
【0031】
次に、図11に示すようにマスクを除去した後、イオン注入したイオンを活性化させるために高温アニール装置により、アルゴン雰囲気で1650℃、5分のアニールを行う。このアニールにより、注入された不純物はSiCの格子の原子を置換して活性化する。特にリンはSi原子を置換してドナーとなる。このとき、多量のリン原子がソースコンタクト領域5に導入されるため、ソースコンタクト領域5の原子密度が比較的大きくなり、ソースコンタクト領域5とn型ソース領域4の界面には応力が生じる。その応力を緩和させるため、比較的低エネルギーで基底面を運動できる基底面転位が引力により界面に引き寄せられる。
【0032】
次に図12に示すように、公知のプロセスにより、ゲート酸化膜7、素子分離膜13、ゲート電極8を形成する。次に図13に示すように、公知のプロセスにより、層間絶縁膜14を形成後、ソース領域4の上部を選択的開口し、底面にニッケル(Ni)などのコンタクト形成用のメタルをリフトオフにより形成し、公知のプロセスによりアニールして低抵抗のソースオーミックコンタクト9を形成する。
【0033】
図13以降で形成される部分は、図1では図示を省略したが、図13に示すように、アルミニウム電極15をSiC基板1上の上部全面にスパッタで形成してパターニングを行い、ソース電極とする。また裏面にドレイン電極10をニッケル(Ni)などで形成することによりSiCMOSFETが完成する。」

第6 対比・判断
1 本願発明1について
(1)本願発明1と引用発明1との対比
ア 引用発明1の「n型」及び「n+型」は、本願発明1の「第1導電型」に対応し、引用発明1の「p型」及び「p+型」は、本願発明1の「第2導電型」に対応するといえる。
また、引用発明1の「シリコンカーバイト(SiC)」は、「炭化珪素」であるといえ、引用発明1の「n+型基板2」は、「第1導電型」の「半導体基板」であるといえる。
そうすると、引用発明1の「シリコンカーバイト(SiC)からなるn+型基板2」は、本願発明1の「炭化珪素からなり、第1導電型の半導体基板(1)」に相当するといえる。
イ 引用発明1の「n型ドリフト層1d」は、「第1導電型」の「半導体層」であるといえ、また、「n+型基板2」よりも低濃度であるといえる。
そうすると、引用発明1の「前記n+型基板2上に形成されたn型ドリフト層1d」は、本願発明1の「前記半導体基板(1)上に形成された、第1導電型で前記半導体基板(1)よりも低濃度の第1の半導体層(2)」に相当するといえる。
ウ 引用発明1の「p+型埋め込み層9c」は、「第2導電型」の「半導体層」であるといえ、また、「p+型」であることから、相対的に「高濃度」であるといえる。
そうすると、引用発明1の「前記n型ドリフト層1d上に選択的に形成されたp+型埋め込み層9c」は、本願発明1の「前記第1の半導体層(2)上に選択的に形成された、高濃度の第2導電型である第2の半導体層(3)」に相当するといえる。
エ 引用発明1の「n型ドリフト層1c」は、「第1導電型」の「半導体層」であるといえる。
そうすると、引用発明1の「前記p+型埋め込み層9c上に形成されたn型ドリフト層1c」と、本願発明1の「前記第1の半導体層(2)及び前記第2の半導体層(3)上に、第1導電型で前記第1の半導体層(2)と同一の濃度で形成された第3の半導体層(21)」は、「前記第2の半導体層(3)上に、第1導電型で形成された第3の半導体層(21)」である点において共通し、後述する相違点1-1及び1-2において相違するといえる。
オ 引用発明1の「p+型埋め込み層9b」は、「第2導電型」の「半導体層」であるといえ、また、「p+型」であることから、相対的に「高濃度」であるといえる。
そうすると、引用発明1の「前記n型ドリフト層1c上に選択的に形成されたp+型埋め込み層9b」と、本願発明1の「前記第3の半導体層(21)の表面に、前記第2の半導体層(3)と同一の位置上に選択的に形成された、前記第2の半導体層(3)と同一膜厚の高濃度の第2導電型である第4の半導体層(31)」は、「選択的に形成された、高濃度の第2導電型である第4の半導体層(31)」である点において共通し、後述する相違点1-3ないし1-5において相違するといえる。
カ 引用発明1の「p型ベース層4」は、「第2導電型」であるといえ、また、「p+型」と比較すると、相対的に「低濃度」であるといえる。
そうすると、引用発明1の「前記n型ドリフト層1a上に選択的に形成されたp型ベース層4」と、本願発明1の「前記第4の半導体層(31)の表面に形成された第2導電型で低濃度のベース層(4)」は、「第2導電型で低濃度のベース層(4)」である点において共通し、後述する相違点1-6において相違するといえる。
キ 引用発明1の「前記p型ベース層4表面に選択的に形成されたn+型ソース層5」は、「p型ベース層4」の「表面層に選択的に形成され」た、「第1導電型」の「ソース領域」であるといえる。
そうすると、引用発明1の「前記p型ベース層4表面に選択的に形成されたn+型ソース層5」は、本願発明1の「当該ベース層(4)の表面層に選択的に形成された」「第1導電型のソース領域(5)」に相当するといえる。
ク 本願発明1は「ベース層(4)の表面層に選択的に形成された第2導電型のコンタクト領域(12)」を有するのに対し、引用発明1は当該構成を有しない。
したがって、本願発明1と引用発明1は、後述する相違点1-7において相違するといえる。
ケ 本願発明1は「表面から前記ベース層(4)を貫通して、前記第3の半導体層(21)に達するように形成された第1導電型のウェル領域(6)」を有するのに対し、引用発明1は当該構成を有しない。
したがって、本願発明1と引用発明1は、後述する相違点1-8において相違するといえる。
コ 引用発明1の「ゲート電極7」は、「ゲート電極層」であるといえる。
また、引用発明1の「ゲート絶縁膜6」は、本願発明1の「ゲート絶縁膜(8)」に相当するといえる。
そして、引用文献1の【図7】の記載より、引用発明1の「ゲート電極7」は、「p型ベース層4」の「表面露出部の少なくとも一部」に、「ゲート絶縁膜6を介して設けられた」ものであるといえる。
そうすると、引用発明1の「ゲート電極7」と、本願発明1の「ゲート電極層(9)」は、「前記ベース層(4)の表面露出部上の少なくとも一部にゲート絶縁膜(8)を介して設けられたゲート電極層(9)」である点において共通し、後述する相違点1-9において相違するといえる。
サ 引用文献1の【図7】の記載より、引用発明1の「ソース電極8」は、「n+型ソース層5」の表面に接触するものであるといえる。
そうすると、引用発明1の「ソース電極8」と、本願発明1の「ソース電極(10)」は、「前記ソース領域(5)の表面に接触するソース電極(10)」である点において共通し、後述する相違点1-10において相違するといえる。
シ 引用発明1の「n+型基板2の裏面に形成されたドレイン電極3」は、本願発明1の「前記半導体基板(1)の裏面に設けられたドレイン電極(11)」に相当するといえる。
ス 引用文献1の【図7】の記載より、引用発明1の「パワーMOSFET」は、表面側に「ソース電極8」が形成され、裏面側に「ドレイン電極3」が形成され、縦方向に電流が流れるものと認められるから、「縦型MOSFET」であるといえる。
そうすると、引用発明1と本願発明1は、「縦型MOSFET」である点において共通するといえる。
セ 以上より、本願発明1と引用発明1は、下記(ア)において一致し、下記(イ)において相違すると認める。
(ア)一致点
「炭化珪素からなり、第1導電型の半導体基板(1)と、
前記半導体基板(1)上に形成された、第1導電型で前記半導体基板(1)よりも低濃度の第1の半導体層(2)と、
前記第1の半導体層(2)上に選択的に形成された、高濃度の第2導電型である第2の半導体層(3)と、
前記第2の半導体層(3)上に、第1導電型で形成された第3の半導体層(21)と、
選択的に形成された、高濃度の第2導電型である第4の半導体層(31)と、
第2導電型で低濃度のベース層(4)と、
当該ベース層(4)の表面層に選択的に形成された第1導電型のソース領域(5)と、
前記ベース層(4)の表面露出部上の少なくとも一部にゲート絶縁膜(8)を介して設けられたゲート電極層(9)と、
前記ソース領域(5)の表面に接触するソース電極(10)と、
前記半導体基板(1)の裏面に設けられたドレイン電極(11)とからなる縦型MOSFET。」
(イ)相違点
・相違点1-1
本願発明1の「第3の半導体層(21)」は、「第1の半導体層(2)」上に形成されたものであるのに対し、引用発明1は、「第3の半導体層(21)」(n型ドリフト層1c)が「第1の半導体層(2)」(n型ドリフト層1d)上に形成されたものであるとは特定しない点。
・相違点1-2
本願発明1の「第3の半導体層(21)」は、「第1の半導体層(2)と同一の濃度で形成され」たものであるのに対し、引用発明1は、「第3の半導体層(21)」(n型ドリフト層1c)が「第1の半導体層(2)」(n型ドリフト層1d)と同一の濃度で形成されたものであるとは特定しない点。
・相違点1-3
本願発明1の「第4の半導体層(31)」は「第3の半導体層(21)の表面」に形成されたものであるのに対し、引用発明1は、「第4の半導体層(31)」(p+型埋め込み層9b)が「第3の半導体層(21)」(n型ドリフト層1c)の表面に形成されたものであるとは特定しない点。
・相違点1-4
本願発明1の「第4の半導体層(31)」は「第2の半導体層(3)と同一の位置上」に形成されたものであるのに対し、引用発明1は、「第4の半導体層(31)」(p+型埋め込み層9b)が「第2の半導体層(3)」(p+型埋め込み層9c)と同一の位置上に形成されたものであるとは特定しない点。
・相違点1-5
本願発明1の「第4の半導体層(31)」は「第2の半導体層(3)と同一膜厚」であるのに対し、引用発明1は、「第4の半導体層(31)」(p+型埋め込み層9b)が「第2の半導体層(3)」(p+型埋め込み層9c)と同一膜厚であるとは特定しない点。
・相違点1-6
本願発明1の「ベース層(4)」は「第4の半導体層(31)の表面に形成された」ものであるのに対し、引用発明1は、「ベース層(4)」(p型ベース層4)が「第4の半導体層(31)」(p+型埋め込み層9b)の表面に形成されたものであるとは特定しない点。
・相違点1-7
本願発明1は「ベース層(4)の表面層に選択的に形成された第2導電型のコンタクト領域」を有するのに対し、引用発明1は当該構成を有しない点。
・相違点1-8
本願発明1は「表面から前記ベース層(4)を貫通して、前記第3の半導体層(21)に達するように形成された第1導電型のウェル領域(6)」を有するのに対し、引用発明1は当該構成を有しない点。
・相違点1-9
本願発明1の「ゲート電極層(9)」は「ソース領域(5)とウェル領域(6)とに挟まれた、ベース層(4)の表面露出部上」に「ゲート絶縁膜(8)」を介して設けられたものであるのに対し、引用発明1は「ウェル領域(6)」に相当する構成を有しておらず、「ゲート電極層(9)」(ゲート電極7)が、「ソース領域(5)」(n+型ソース層5)と「ウェル領域(6)」とに挟まれた、「ベース層(4)」(p型ベース層4)の表面露出部上に「ゲート絶縁膜(8)」(ゲート絶縁膜6)を介して設けられたものであるとは特定しない点。
・相違点1-10
本願発明1の「ソース電極(10)」は「ソース領域(5)とコンタクト領域(12)との表面に共通に接触する」ものであるのに対し、引用発明1は「コンタクト領域(12)」に相当する構成を有しておらず、「ソース電極(10)」(ソース電極8)が「ソース領域(5)」(n+型ソース層5)の表面に接触することは特定するものの、「ソース電極(10)」(ソース電極8)が「ソース領域(5)」(n+型ソース層5)と「コンタクト領域(12)」との表面に共通に接触するとは特定しない点。

(2)判断
相違点1-4ないし1-6について、まとめて検討する。
引用文献1ないし4には、相違点1-4ないし1-6に係る構成を兼ね備えたもの、すなわち、「第4の半導体層(31)」を「第2の半導体層(3)」と「同一の位置上」かつ「同一膜厚」で形成し、その表面に「ベース層(4)」を形成したものは、記載も示唆もされていない。
そして、本願発明1は、相違点1-4ないし1-6に係る構成を兼ね備えることにより、「第2の半導体層(3)と第4の半導体層(31)の不純物濃度をイオン注入だけで制御することができるため、耐圧とオン抵抗のばらつきを小さくでき、かつ製造が容易になる」という、引用文献1ないし4に記載された発明からは予測することのできない格別の効果を奏するものである。
したがって、相違点1-1ないし1-3、及び相違点1-7ないし1-10について検討するまでもなく、本願発明1は、引用文献1ないし4に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。

2 本願発明2について
(1)本願発明2と引用発明1との対比
ア 上記1(1)アにおいて検討したのと同様の理由により、引用発明1の「シリコンカーバイト(SiC)からなるn+型基板2」は、本願発明2の「炭化珪素からなり、第1導電型の半導体基板(1)」に相当するといえる。
イ 上記1(1)イにおいて検討したのと同様の理由により、引用発明1の「前記n+型基板2上に形成されたn型ドリフト層1d」は、本願発明2の「前記半導体基板(1)上に形成された、第1導電型で前記半導体基板(1)よりも低濃度の第1の半導体層(2)」に相当するといえる。
ウ 引用発明1の「p+型埋め込み層9c」及び「p+型埋め込み層9b」は、「第2導電型」の「半導体層」であるといえ、また、「p+型」であることから、相対的に「高濃度」であるといえる。
また、引用発明1の「n型ドリフト層1c」及び「n型ドリフト層1b」は、「第1導電型」の「半導体層」であるといえる。
そして、引用文献1の段落【0079】ないし【0084】の記載より、引用発明1の「p+型埋め込み層9c」及び「p+型埋め込み層9b」と、「n型ドリフト層1c」及び「n型ドリフト層1b」は、「交互に複数形成され」たものであるといえる。
そうすると、引用発明1の「前記n型ドリフト層1d上に選択的に形成されたp+型埋め込み層9c」及び「前記n型ドリフト層1c上に選択的に形成されたp+型埋め込み層9b」は、本願発明2の「第2の半導体層(3)」に相当するといえ、本願発明2と引用発明1は、「前記第1の半導体層(2)上に選択的に形成された、高濃度の第2導電型である第2の半導体層(3)」を有する点において共通するといえる。
また、引用発明1の「前記p+型埋め込み層9c上に形成されたn型ドリフト層1c」及び「前記p+型埋め込み層9b上に形成されたn型ドリフト層1b」は、後述する相違点2-1及び2-2を除き、本願発明2の「第3の半導体層(21)」に相当するといえ、本願発明2と引用発明1は、「前記第2の半導体層(3)上に、第1導電型で形成された第3の半導体層(21)」を有する点において共通し、後述する相違点2-1及び2-2において相違するといえる。
さらに、本願発明2と引用発明1は、「前記第2の半導体層(3)及び前記第3の半導体層(21)が、交互に複数形成された」との点において、共通するといえる。
エ 引用発明1の「p+型埋め込み層9a」は、「第2導電型」の「半導体層」であるといえ、また、「p+型」であることから、相対的に「高濃度」であるといえる。
そうすると、引用発明1の「前記n型ドリフト層1b上に選択的に形成されたp+型埋め込み層9a」と、本願発明2の「前記第3の半導体層(21)の表面に、前記第2の半導体層(3)と同一の位置上に選択的に形成された、前記第2の半導体層(3)と同一膜厚の高濃度の第2導電型である第4の半導体層(31)」は、「選択的に形成された、高濃度の第2導電型である第4の半導体層(31)」である点において共通し、後述する相違点2-3ないし2-5において相違するといえる。
オ 上記1(1)カにおいて検討したのと同様の理由により、引用発明1の「前記n型ドリフト層1a上に選択的に形成されたp型ベース層4」と、本願発明2の「前記第4の半導体層(31)の表面に形成された第2導電型で低濃度のベース層(4)」は、「第2導電型で低濃度のベース層(4)」である点において共通し、後述する相違点2-6において相違するといえる。
カ 上記1(1)キにおいて検討したのと同様の理由により、引用発明1の「前記p型ベース層4表面に選択的に形成されたn+型ソース層5」は、本願発明2の「当該ベース層(4)の表面層に選択的に形成された」「第1導電型のソース領域(5)」に相当するといえる。
キ 上記1(1)クにおいて検討したのと同様の理由により、本願発明2と引用発明1は、後述する相違点2-7において相違するといえる。
ク 上記1(1)ケにおいて検討したのと同様の理由により、本願発明2と引用発明1は、後述する相違点2-8において相違するといえる。
ケ 上記1(1)コにおいて検討したのと同様の理由により、引用発明1の「ゲート電極7」と、本願発明2の「ゲート電極層(9)」は、「前記ベース層(4)の表面露出部上の少なくとも一部にゲート絶縁膜(8)を介して設けられたゲート電極層(9)」である点において共通し、後述する相違点2-9において相違するといえる。
コ 上記1(1)サにおいて検討したのと同様の理由により、引用発明1の「ソース電極8」と、本願発明2の「ソース電極(10)」は、「前記ソース領域(5)の表面に接触するソース電極(10)」である点において共通し、後述する相違点2-10において相違するといえる。
サ 上記1(1)シにおいて検討したのと同様の理由により、引用発明1の「n+型基板2の裏面に形成されたドレイン電極3」は、本願発明2の「前記半導体基板(1)の裏面に設けられたドレイン電極(11)」に相当するといえる。
シ 上記1(1)スにおいて検討したのと同様の理由により、引用発明1と本願発明2は、「縦型MOSFET」である点において共通するといえる。
ス 以上より、本願発明2と引用発明1は、下記(ア)において一致し、下記(イ)において相違すると認める。
(ア)一致点
「炭化珪素からなり、第1導電型の半導体基板(1)と、
前記半導体基板(1)上に形成された、第1導電型で前記半導体基板(1)よりも低濃度の第1の半導体層(2)と、
前記第1の半導体層(2)上に選択的に形成された、高濃度の第2導電型である第2の半導体層(3)と、
前記第2の半導体層(3)上に、第1導電型で形成された第3の半導体層(21)と、
選択的に形成された、高濃度の第2導電型である第4の半導体層(31)と、
第2導電型で低濃度のベース層(4)と、
当該ベース層(4)の表面層に選択的に形成された第1導電型のソース領域(5)と、
前記ベース層(4)の表面露出部上の少なくとも一部にゲート絶縁膜(8)を介して設けられたゲート電極層(9)と、
前記ソース領域(5)の表面に接触するソース電極(10)と、
前記半導体基板(1)の裏面に設けられたドレイン電極(11)とからなり、
前記第2の半導体層(3)及び前記第3の半導体層(21)が、交互に複数形成された縦型MOSFET。」
(イ)相違点
・相違点2-1
本願発明2の「第3の半導体層(21)」は、「第1の半導体層(2)」上に形成されたものであるのに対し、引用発明1は、「第3の半導体層(21)」(n型ドリフト層1b、n型ドリフト層1c)が「第1の半導体層(2)」(n型ドリフト層1d)上に形成されたものであるとは特定しない点。
・相違点2-2
本願発明2の「第3の半導体層(21)」は、「第1の半導体層(2)と同一の濃度で形成され」たものであるのに対し、引用発明1は、「第3の半導体層(21)」(n型ドリフト層1b、n型ドリフト層1c)が「第1の半導体層(2)」(n型ドリフト層1d)と同一の濃度で形成されたものであるとは特定しない点。
・相違点2-3
本願発明2の「第4の半導体層(31)」は「第3の半導体層(21)の表面」に形成されたものであるのに対し、引用発明1は、「第4の半導体層(31)」(p+型埋め込み層9a)が「第3の半導体層(21)」(n型ドリフト層1b、n型ドリフト層1c)の表面に形成されたものであるとは特定しない点。
・相違点2-4
本願発明2の「第4の半導体層(31)」は「第2の半導体層(3)と同一の位置上」に形成されたものであるのに対し、引用発明1は、「第4の半導体層(31)」(p+型埋め込み層9a)が「第2の半導体層(3)」(p+型埋め込み層9b、p+型埋め込み層9c)と同一の位置上に形成されたものであるとは特定しない点。
・相違点2-5
本願発明2の「第4の半導体層(31)」は「第2の半導体層(3)と同一膜厚」であるのに対し、引用発明1は、「第4の半導体層(31)」(p+型埋め込み層9a)が「第2の半導体層(3)」(p+型埋め込み層9b、p+型埋め込み層9c)と同一膜厚であるとは特定しない点。
・相違点2-6
本願発明2の「ベース層(4)」は「第4の半導体層(31)の表面に形成された」ものであるのに対し、引用発明1は、「ベース層(4)」(p型ベース層4)が「第4の半導体層(31)」(p+型埋め込み層9a)の表面に形成されたものであるとは特定しない点。
・相違点2-7
本願発明2は「ベース層(4)の表面層に選択的に形成された第2導電型のコンタクト領域」を有するのに対し、引用発明1は当該構成を有しない点。
・相違点2-8
本願発明2は「表面から前記ベース層(4)を貫通して、前記第3の半導体層(21)に達するように形成された第1導電型のウェル領域(6)」を有するのに対し、引用発明1は当該構成を有しない点。
・相違点2-9
本願発明2の「ゲート電極層(9)」は「ソース領域(5)とウェル領域(6)とに挟まれた、ベース層(4)の表面露出部上」に「ゲート絶縁膜(8)」を介して設けられたものであるのに対し、引用発明1は「ウェル領域(6)」に相当する構成を有しておらず、「ゲート電極層(9)」(ゲート電極7)が、「ソース領域(5)」(n+型ソース層5)と「ウェル領域(6)」とに挟まれた、「ベース層(4)」(p型ベース層4)の表面露出部上に「ゲート絶縁膜(8)」(ゲート絶縁膜6)を介して設けられたものであるとは特定しない点。
・相違点2-10
本願発明2の「ソース電極(10)」は「ソース領域(5)とコンタクト領域(12)との表面に共通に接触する」ものであるのに対し、引用発明1は「コンタクト領域(12)」に相当する構成を有しておらず、「ソース電極(10)」(ソース電極8)が「ソース領域(5)」(n+型ソース層5)の表面に接触することは特定するものの、「ソース電極(10)」(ソース電極8)が「ソース領域(5)」(n+型ソース層5)と「コンタクト領域(12)」との表面に共通に接触するとは特定しない点。

(2)判断
相違点2-4ないし2-6について、まとめて検討する。
引用文献1ないし4には、相違点2-4ないし2-6に係る構成を兼ね備えたもの、すなわち、「第4の半導体層(31)」を「第2の半導体層(3)」と「同一の位置上」かつ「同一膜厚」で形成し、その表面に「ベース層(4)」を形成したものは、記載も示唆もされていない。
そして、本願発明2は、相違点2-4ないし2-6に係る構成を兼ね備えることにより、「第2の半導体層(3)と第4の半導体層(31)の不純物濃度をイオン注入だけで制御することができるため、耐圧とオン抵抗のばらつきを小さくでき、かつ製造が容易になる」という、引用文献1ないし4に記載された発明からは予測することのできない格別の効果を奏するものである。
したがって、相違点2-1ないし2-3、及び相違点2-7ないし2-10について検討するまでもなく、本願発明2は、引用文献1ないし4に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。

3 本願発明3について
(1)本願発明3と引用発明2との対比
ア 引用発明2の「n型」及び「n+型」は、本願発明3の「第1導電型」に対応し、引用発明2の「p型」及び「p+型」は、本願発明3の「第2導電型」に対応するといえる。
また、引用発明2の「シリコンカーバイト(SiC)」は、「炭化珪素」であるといえ、引用発明2の「n+型基板2」は、「半導体基板」であるといえる。
したがって、引用発明2の「シリコンカーバイト(SiC)からなるn+型基板2」は、本願発明3の「炭化珪素からなり、第1導電型の半導体基板(1)」に相当するといえる。
また、引用発明2の「n型ドリフト層1d」は、「第1導電型」の「半導体層」であるといえ、また、「n+型基板2」よりも「低濃度」であるといえる。
したがって、引用発明2の「n型ドリフト層1d」は、本願発明3の「第1導電型で前記半導体基板(1)よりも低濃度の第1の半導体層(2)」に相当するといえる。
そして、引用発明2の「工程A」ないし「工程C」は、「n+型基板2」上に「n型ドリフト層1d」を形成する工程であるといえる。
そうすると、引用発明2の「工程A」ないし「工程C」と、本願発明3の「炭化珪素からなり、第1導電型の半導体基板(1)上に、第1導電型で前記半導体基板(1)よりも低濃度の第1の半導体層(2)をエピタキシャル成長により形成する第1の工程」は、「炭化珪素からなり、第1導電型の半導体基板(1)上に、第1導電型で前記半導体基板(1)よりも低濃度の第1の半導体層(2)を形成する第1の工程」である点において共通し、後述する相違点3-1において相違するといえる。
イ 引用発明2の「p+型埋め込み層9c」は、「第2導電型」の「半導体層」であるといえ、また、「p+型」であることから、相対的に「高濃度」であるといえる。
したがって、引用発明2の「p+型埋め込み層9c」は、本願発明3の「高濃度の第2導電型である第2の半導体層(3)」に相当するといえる。
さらに、引用文献1の【図8】の記載より、引用発明2の「工程D」及び「工程E」は、「n型ドリフト層1d」上に「p+型埋め込み層9c」を「選択的に形成する工程」であるといえる。
そうすると、引用発明2の「工程D」及び「工程E」と、本願発明3の「前記第1の半導体層(2)上に、高濃度の第2導電型である第2の半導体層(3)を、マスクを用いたイオン注入により選択的に形成する第2の工程」は、「前記第1の半導体層(2)上に、高濃度の第2導電型である第2の半導体層(3)を選択的に形成する第2の工程」である点において共通し、後述する相違点3-2において相違するといえる。
ウ 引用発明2の「n型ドリフト層1c」は、「第1導電型」の「半導体層」であるといえる。
したがって、引用発明2の「n型ドリフト層1c」は、後述する相違点3-3及び3-4を除き、本願発明3の「第3の半導体層(21)」に相当するといえる。
さらに、引用文献1の【図8】の記載より、引用発明2の「工程E」ないし「工程G」は、「p+型埋め込み層9c」上に「n型ドリフト層1c」を形成する工程であるといえる。
そうすると、引用発明2の「工程E」ないし「工程G」と、本願発明3の「前記第1の半導体層(2)及び前記第2の半導体層(3)上に、前記第1の半導体層(2)と同一の濃度の第3の半導体層(21)をエピタキシャル成長により形成する第3の工程」は、「前記第2の半導体層(3)上に、第3の半導体層(21)を形成する第3の工程」である点において共通し、後述する相違点3-3ないし3-5において相違するといえる。
エ 引用発明2の「p+型埋め込み層9b」は、「第2導電型」の「半導体層」であるといえ、また、「p+型」であることから、相対的に「高濃度」であるといえる。
したがって、引用発明2の「p+型埋め込み層9b」は、後述する相違点3-6及び3-7を除き、本願発明3の「第4の半導体層(31)」に相当するといえる。
さらに、引用文献1の【図8】の記載より、引用発明2の「工程H」及び「工程I」は、「n型ドリフト層1c」上に「p+型埋め込み層9b」を「選択的に形成する工程」であるといえる。
そうすると、引用発明2の「工程H」及び「工程I」と、本願発明3の「前記第3の半導体層(21)上に、前記第2の工程で形成した前記第2の半導体層(3)と同一の場所において、高濃度の第2導電型である、前記第2の半導体層(3)と同一膜厚の第4の半導体層(31)を、マスクを用いたイオン注入により選択的に形成する第4の工程」は、「前記第3の半導体層(21)上に、高濃度の第2導電型である第4の半導体層(31)を選択的に形成する第4の工程」である点において共通し、後述する相違点3-6ないし3-8において相違するといえる。
オ 引用発明2の「p型ベース層4」は、「第2導電型」であるといえ、また、「p+型」と比較すると、相対的に「低濃度」であるといえる。
したがって、引用発明2の「p型ベース層4」は、本願発明3の「第2導電型で低濃度のベース層(4)」に相当するといる。
そうすると、引用発明2の「工程P」と、本願発明3の「前記第4の半導体層(31)の表面上に、第2導電型で低濃度のベース層(4)をエピタキシャル成長により形成する第5の工程」は、「第2導電型で低濃度のベース層(4)を形成する第5の工程」である点において共通し、後述する相違点3-9及び3-10において相違するといえる。
カ 本願発明3は「前記ベース層(4)上に、前記第4の半導体層表面に直接達するよう、マスクを用いたイオン注入により第1導電型のウェル領域(6)を選択的に形成する第6の工程」を有するのに対し、引用発明2は当該工程を有しない。
したがって、本願発明3と引用発明2は、後述する相違点3-11において相違するといえる。
キ 引用発明2の「n+型ソース層5」は、「第1導電型」の「ソース領域」であるといえる。
したがって、引用発明2の「n+型ソース層5」は、本願発明3の「第1導電型のソース領域(5)」に相当するといえる。
また、引用発明2の「ゲート電極7」は、「ゲート電極層」であるといえる。
したがって、引用発明2の「ゲート電極7」は、本願発明3の「ゲート電極層(9)」に相当するといえる。
さらに、引用発明2の「ゲート絶縁膜6」は、本願発明3の「ゲート絶縁膜(8)」に相当するといえる。
そして、引用文献1の【図7】の記載より、引用発明2の「工程Q」ないし「工程S」は、「p型ベース層4」上に「n+型ソース層5」を形成するとともに、「p型ベース層4」の「表面露出部の一部」に「ゲート絶縁膜6」を介して設けられた「ゲート電極7」を形成する工程であるといえる。
そうすると、引用発明2の「工程Q」ないし「工程S」と、本願発明3の「前記ベース層(4)上に、イオン注入により、第2導電型のコンタクト領域(12)と、その内側に第1導電型のソース領域(5)を形成するとともに、前記ソース領域(5)と前記ウェル領域(6)とに挟まれた前記ベース層(4)の表面露出部の一部に、ゲート絶縁膜(8)を介して設けられたゲート電極層(9)を形成する第7の工程」は、「前記ベース層(4)上に第1導電型のソース領域(5)を形成するとともに、前記ベース層(4)の表面露出部の一部に、ゲート絶縁膜(8)を介して設けられたゲート電極層(9)を形成する第7の工程」である点において共通し、後述する相違点3-12ないし3-14において相違するといえる。
ク 引用発明2の「ソース電極8」及び「ドレイン電極3」は、それぞれ、本願発明3の「ソース電極(10)」及び「ドレイン電極(11)」に相当するといえる。
また、引用文献1の【図7】の記載より、引用発明2の「工程T」及び「工程U」は、「n+型ソース層5」に接触するよう「ソース電極8」を形成するとともに、「n+型基板2」の裏面に「ドレイン電極3」を形成する工程であるといえる。
そうすると、引用発明2の「工程T」及び「工程U」と、本願発明3の「前記ソース領域(5)と前記コンタクト領域(12)に共通して接触するようソース電極(10)を形成するとともに、前記半導体基板(1)の裏面にドレイン電極(11)を形成する第8の工程」は、「前記ソース領域(5)に接触するようソース電極(10)を形成するとともに、前記半導体基板(1)の裏面にドレイン電極(11)を形成する第8の工程」である点において共通し、後述する相違点3-15において相違するといえる。
ケ 引用文献1の【図7】の記載より、引用発明2の「パワーMOSFET」は、表面側に「ソース電極8」が形成され、裏面側に「ドレイン電極3」が形成され、縦方向に電流が流れるものと認められるから、「縦型MOSFET」であるといえる。
そうすると、本願発明3と引用発明2は、「縦型MOSFETの製造方法」である点において共通するといえる。
コ 以上より、本願発明3と引用発明2は、下記(ア)において一致し、下記(イ)において相違すると認める。
(ア)一致点
「炭化珪素からなり、第1導電型の半導体基板(1)上に、第1導電型で前記半導体基板(1)よりも低濃度の第1の半導体層(2)を形成する第1の工程と、
前記第1の半導体層(2)上に、高濃度の第2導電型である第2の半導体層(3)を選択的に形成する第2の工程と、
前記第2の半導体層(3)上に、第3の半導体層(21)を形成する第3の工程と、
前記第3の半導体層(21)上に、高濃度の第2導電型である第4の半導体層(31)を選択的に形成する第4の工程と、
第2導電型で低濃度のベース層(4)を形成する第5の工程と、
前記ベース層(4)上に第1導電型のソース領域(5)を形成するとともに、前記ベース層(4)の表面露出部の一部に、ゲート絶縁膜(8)を介して設けられたゲート電極層(9)を形成する第7の工程と、
前記ソース領域(5)に接触するようソース電極(10)を形成するとともに、前記半導体基板(1)の裏面にドレイン電極(11)を形成する第8の工程とからなる縦型MOSFETの製造方法。」
(イ)相違点
・相違点3-1
「第1の工程」に関し、本願発明3では「第1の半導体層(2)」を「エピタキシャル成長により形成する」のに対し、引用発明2では、「第1の工程」(「工程A」ないし「工程C」)において、n-ドリフト層1’(1)へn型不純物をイオン注入し、n-ドリフト層1’(2)をエピタキシャル成長させるときに該n型不純物を再拡散させることにより、「第1の半導体層(2)」(n型ドリフト層1d)を形成する点。
・相違点3-2
「第2の工程」に関し、本願発明3では「第2の半導体層(3)」を「マスクを用いたイオン注入」により形成するのに対し、引用発明2では、「第2の工程」(「工程D」及び「工程E」)において、n-型ドリフト層1’(2)にp型不純物をイオン注入し、n-型ドリフト層1’(3)をエピタキシャル成長させるときに該p型不純物を再拡散させることにより、「第2の半導体層(3)」(p+型埋め込み層9c)を形成する点。
・相違点3-3
「第3の工程」に関し、本願発明3では「第3の半導体層(21)」を「第1の半導体層(2)」上に形成するのに対し、引用発明2は、「第3の工程」(「工程E」ないし「工程G」)において、「第3の半導体層(21)」(n型ドリフト層1c)を「第1の半導体層(2)」(n型ドリフト層1d)上に形成するとは特定しない点。
・相違点3-4
「第3の工程」に関し、本願発明3では、「第3の半導体層(21)」が「第1の半導体層(2)と同一の濃度」であるのに対し、引用発明2は、「第3の工程」(「工程E」ないし「工程G」)において形成される「第3の半導体層(21)」(n型ドリフト層1c)が「第1の半導体層(2)」(n型ドリフト層1d)と同一の濃度であるとは特定しない点。
・相違点3-5
「第3の工程」に関し、本願発明3では「第3の半導体層(21)」を「エピタキシャル成長により形成する」のに対し、引用発明2では、「第3の工程」(「工程E」ないし「工程G」)において、n-ドリフト層1’(3)へn型不純物をイオン注入し、n-ドリフト層1’(4)をエピタキシャル成長させるときに該n型不純物を再拡散させることにより、「第3の半導体層(21)」(n型ドリフト層1c)を形成する点。
・相違点3-6
「第4の工程」に関し、本願発明3では「第2の工程で形成した第2の半導体層(3)と同一の場所において」、「第4の半導体層(31)」を形成するのに対し、引用発明2は、「第4の工程」(「工程H」及び「工程I」)において、「第4の半導体層(31)」(p+型埋め込み層9b)を「第2の半導体層(3)」(p+型埋め込み層9c)と同一の場所に形成するとは特定しない点。
・相違点3-7
「第4の工程」に関し、本願発明3では「第4の半導体層(31)」が「第2の半導体層(3)と同一膜厚」であるのに対し、引用発明2は、「第4の工程」(「工程H」及び「工程I」)において形成される「第4の半導体層(31)」(p+型埋め込み層9b)が「第2の半導体層(3)」(p+型埋め込み層9c)と同一膜厚であるとは特定しない点。
・相違点3-8
「第4の工程」に関し、本願発明3では「第4の半導体層(31)」を「マスクを用いたイオン注入」により形成するのに対し、引用発明2は、「第4の工程」(「工程H」及び「工程I」)において、n-型ドリフト層1’(4)にp型不純物をイオン注入し、n-型ドリフト層1’(5)をエピタキシャル成長させるときに該p型不純物を再拡散させることにより、「第4の半導体層(3)」(p+型埋め込み層9b)を形成する点。
・相違点3-9
「第5の工程」に関し、本願発明3では「ベース層(4)」を「第4の半導体層(31)の表面上」に形成するのに対し、引用発明2は、「第5の工程」(「工程P」)において、「ベース層(4)」(p型ベース層4)を「第4の半導体層(31)」(p+型埋め込み層9b)の表面上に形成するとは特定しない点。
・相違点3-10
「第5の工程」に関し、本願発明3では「ベース層(4)」を「エピタキシャル成長により形成する」のに対し、引用発明2は、「第5の工程」(「工程P」)において、「ベース層(4)」(p型ベース層4)を拡散形成する点。
・相違点3-11
本願発明3は「前記ベース層(4)上に、前記第4の半導体層表面に直接達するよう、マスクを用いたイオン注入により第1導電型のウェル領域(6)を選択的に形成する第6の工程」を有するのに対し、引用発明2は当該工程を有しない点。
・相違点3-12
「第7の工程」に関し、本願発明3は「ベース層(4)上に、イオン注入により、第2導電型のコンタクト領域(12)」を形成するのに対し、引用発明2は、「第7の工程」(「工程Q」ないし「工程S」)において、「コンタクト領域(12)」を形成しない点。
・相違点3-13
「第7の工程」に関し、本願発明3は「第2導電型のコンタクト領域(12)」の内側に「ソース領域(5)」を形成するのに対し、引用発明2は「第2導電型のコンタクト領域(12)」を形成する工程を有しておらず、「第7の工程」(「工程Q」ないし「工程S」)において、「ソース領域(5)」(n+型ソース層5)を「第2導電型のコンタクト領域(12)」の内側に形成するとは特定しない点。
・相違点3-14
「第7の工程」に関し、本願発明3は「ソース領域(5)と前記ウェル領域(6)とに挟まれた前記ベース層(4)の表面露出部の一部」に「ゲート絶縁膜(8)を介して設けられたゲート電極層(9)」を形成するのに対し、引用発明2は「ウェル領域(6)」を形成する工程を有しておらず、「第7の工程」(「工程Q」ないし「工程S」)において、「ゲート絶縁膜(8)を介して設けられたゲート電極層(9)」(ゲート電極7)を「ソース領域(5)」(n+型ソース層5)と「ウェル領域(6)」とに挟まれた、「ベース層(4)」(p型ベース層4)の表面露出部上に形成するとは特定しない点。
・相違点3-15
「第8の工程」に関し、本願発明3は「ソース領域(5)とコンタクト領域(12)に共通して接触するようソース電極(10)を形成する」のに対し、引用発明2は「コンタクト領域(12)」を形成する工程を有しておらず、「第8の工程」(「工程T」及び「工程U」)において、「ソース電極(10)」(ソース電極8)が「ソース領域(5)」(n+型ソース層5)の表面に接触するよう形成することは特定するものの、「ソース電極(10)」(ソース電極8)が「ソース領域(5)」(n+型ソース層5)とコンタクト領域(12)との表面に共通に接触するよう形成するとは特定しない点。

(2)判断
相違点3-6、3-7及び3-9について、まとめて検討する。
引用文献1ないし4には、相違点3-6、3-7及び3-9に係る構成を兼ね備えたもの、すなわち、「第4の半導体層(31)」を「第2の半導体層(3)」と「同一の場所」かつ「同一膜厚」で形成し、その表面上に「ベース層(4)」を形成することは、記載も示唆もされていない。
そして、本願発明3は、相違点3-6、3-7及び3-9に係る構成を兼ね備えることにより、「第2の半導体層(3)と第4の半導体層(31)の不純物濃度をイオン注入だけで制御することができるため、耐圧とオン抵抗のばらつきを小さくでき、かつ製造が容易になる」という、引用文献1ないし4に記載された発明からは予測することのできない格別の効果を奏するものである。
したがって、相違点3-1ないし3-5、相違点3-8、及び相違点3-10ないし3-15について検討するまでもなく、本願発明3は、引用文献1ないし4に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。

4 本願発明4について
(1)本願発明4と引用発明2との対比
ア 上記3(1)アにおいて検討したのと同様の理由により、引用発明2の「工程A」ないし「工程C」と、本願発明4の「炭化珪素からなり、第1導電型の半導体基板(1)上に、第1導電型で前記半導体基板(1)よりも低濃度の第1の半導体層(2)をエピタキシャル成長により形成する第1の工程」は、「炭化珪素からなり、第1導電型の半導体基板(1)上に、第1導電型で前記半導体基板(1)よりも低濃度の第1の半導体層(2)を形成する第1の工程」である点において共通し、後述する相違点4-1において相違するといえる。
イ 引用発明2の「p+型埋め込み層9c」及び「p+型埋め込み層9b」は、「第2導電型」の「半導体層」であるといえ、また、「p+型」であることから、相対的に「高濃度」であるといえる。
したがって、引用発明2の「p+型埋め込み層9c」及び「p+型埋め込み層9b」は、本願発明4の「高濃度の第2導電型である第2の半導体層(3)」に相当するといえる。
また、引用文献1の【図8】の記載より、引用発明2の「工程D」及び「工程E」は、「n型ドリフト層1d」上に「p+型埋め込み層9c」を「選択的に形成する工程」であるといえる。
そうすると、引用発明2の「工程D」及び「工程E」と、本願発明4の「前記第1の半導体層(2)上に、高濃度の第2導電型である第2の半導体層(3)を、マスクを用いたイオン注入により選択的に形成する第2の工程」は、「前記第1の半導体層(2)上に、高濃度の第2導電型である第2の半導体層(3)を選択的に形成する第2の工程」である点において共通し、後述する相違点4-2において相違するといえる。
ウ 引用発明2の「n型ドリフト層1c」及び「n型ドリフト層1b」は、「第1導電型」の「半導体層」であるといえる。
したがって、引用発明2の「n型ドリフト層1c」及び「n型ドリフト層1b」は、後述する相違点4-3及び4-4を除き、本願発明4の「第3の半導体層(21)」に相当するといえる。
さらに、引用文献1の【図8】の記載より、引用発明2の「工程E」ないし「工程G」は、「p+型埋め込み層9c」上に「n型ドリフト層1c」を形成する工程であるといえる。
そうすると、引用発明2の「工程E」ないし「工程G」と、本願発明4の「前記第1の半導体層(2)及び前記第2の半導体層(3)上に、前記第1の半導体層(2)と同一の濃度の第3の半導体層(21)をエピタキシャル成長により形成する第3の工程」は、「前記第2の半導体層(3)上に、第3の半導体層(21)を形成する第3の工程」である点において共通し、後述する相違点4-3ないし4-5において相違するといえる。
エ 引用発明2の「p+型埋め込み層9a」は、「第2導電型」の「半導体層」であるといえ、また、「p+型」であることから、相対的に「高濃度」であるといえる。
したがって、引用発明2の「p+型埋め込み層9a」は、後述する相違点4-6及び4-7を除き、本願発明4の「第4の半導体層(31)」に相当するといえる。
さらに、引用文献1の【図8】の記載より、引用発明2の「工程L」及び「工程M」は、「n型ドリフト層1b」上に「p+型埋め込み層9a」を「選択的に形成する工程」であるといえる。
そうすると、引用発明2の「工程L」及び「工程M」と、本願発明4の「前記第3の半導体層(21)上に、前記第2の工程で形成した前記第2の半導体層(3)と同一の場所において、高濃度の第2導電型である、前記第2の半導体層(3)と同一膜厚の第4の半導体層(31)を、マスクを用いたイオン注入により選択的に形成する第4の工程」は、「前記第3の半導体層(21)上に、高濃度の第2導電型である第4の半導体層(31)を選択的に形成する第4の工程」である点において共通し、後述する相違点4-6ないし4-8において相違するといえる。
オ 上記3(1)オにおいて検討したのと同様の理由により、引用発明2の「前記n型ドリフト層1aの表面に、選択的に、p型ベース層4を拡散形成する、工程P」と、本願発明4の「前記第4の半導体層(31)の表面上に、第2導電型で低濃度のベース層(4)をエピタキシャル成長により形成する第5の工程」は、「第2導電型で低濃度のベース層(4)を形成する第5の工程」である点において共通し、後述する相違点4-9及び4-10において相違するといえる。
カ 上記3(1)カにおいて検討したのと同様の理由により、本願発明4と引用発明2は、後述する相違点4-11において相違するといえる。
キ 上記3(1)キにおいて検討したのと同様の理由により、引用発明2の「工程Q」ないし「工程S」と、本願発明4の「前記ベース層(4)上に、イオン注入により、第2導電型のコンタクト領域(12)と、その内側に第1導電型のソース領域(5)を形成するとともに、前記ソース領域(5)と前記ウェル領域(6)とに挟まれた前記ベース層(4)の表面露出部の一部に、ゲート絶縁膜(8)を介して設けられたゲート電極層(9)を形成する第7の工程」は、「前記ベース層(4)上に第1導電型のソース領域(5)を形成するとともに、前記ベース層(4)の表面露出部の一部に、ゲート絶縁膜(8)を介して設けられたゲート電極層(9)を形成する第7の工程」である点において共通し、後述する相違点4-12ないし4-14において相違するといえる。
ク 上記3(1)クにおいて検討したのと同様の理由により、引用発明2の「工程T」及び「工程U」と、本願発明4の「前記ソース領域(5)と前記コンタクト領域(12)に共通して接触するようソース電極(10)を形成するとともに、前記半導体基板(1)の裏面にドレイン電極(11)を形成する第8の工程」は、「前記ソース領域(5)に接触するようソース電極(10)を形成するとともに、前記半導体基板(1)の裏面にドレイン電極(11)を形成する第8の工程」である点において共通し、後述する相違点4-15において相違するといえる。
ケ 引用発明2では、「『工程E』ないし『工程G』」(本願発明4の「第3の工程」に対応)のあとに、「『工程D』及び『工程E』」(本願発明4の「第2の工程」に対応)と同様の工程である「『工程H』及び『工程I』」を行い、さらに、「『工程E』ないし『工程G』」(本願発明4の「第3の工程」に対応)と同様の工程である「『工程I』ないし『工程K』」を行っているといえる。
したがって、本願発明4と引用発明2は、「前記第3の工程の後に、再び前記第2の工程を行い、前記第3の工程を行う工程を、少なくとも1回繰り返す」との点において共通するといえる。
コ 上記3(1)ケにおいて検討したのと同様の理由により、本願発明4と引用発明2は、「縦型MOSFETの製造方法」である点において共通するといえる。
サ 以上より、本願発明4と引用発明2は、下記(ア)において一致し、下記(イ)において相違すると認める。
(ア)一致点
「炭化珪素からなり、第1導電型の半導体基板(1)上に、第1導電型で前記半導体基板(1)よりも低濃度の第1の半導体層(2)を形成する第1の工程と、
前記第1の半導体層(2)上に、高濃度の第2導電型である第2の半導体層(3)を選択的に形成する第2の工程と、
前記第2の半導体層(3)上に、第3の半導体層(21)を形成する第3の工程と、
前記第3の半導体層(21)上に、高濃度の第2導電型である第4の半導体層(31)を選択的に形成する第4の工程と、
第2導電型で低濃度のベース層(4)を形成する第5の工程と、
前記ベース層(4)上に第1導電型のソース領域(5)を形成するとともに、前記ベース層(4)の表面露出部の一部に、ゲート絶縁膜(8)を介して設けられたゲート電極層(9)を形成する第7の工程と、
前記ソース領域(5)に接触するようソース電極(10)を形成するとともに、前記半導体基板(1)の裏面にドレイン電極(11)を形成する第8の工程とからなり、
前記第3の工程の後に、再び前記第2の工程を行い、前記第3の工程を行う工程を、少なくとも1回繰り返すことを特徴とする縦型MOSFETの製造方法。」
(イ)相違点
・相違点4-1
「第1の工程」に関し、本願発明4では「第1の半導体層(2)」を「エピタキシャル成長により形成する」のに対し、引用発明2では、「第1の工程」(「工程A」ないし「工程C」)において、n-ドリフト層1’(1)へn型不純物をイオン注入し、n-ドリフト層1’(2)をエピタキシャル成長させるときに該n型不純物を再拡散させることにより、「第1の半導体層(2)」(n型ドリフト層1d)を形成する点。
・相違点4-2
「第2の工程」に関し、本願発明4では「第2の半導体層(3)」を「マスクを用いたイオン注入」により形成するのに対し、引用発明2は、「第2の工程」(「工程D」及び「工程E」並びに「工程H」及び「工程I」)において、n-型ドリフト層1’(2)にp型不純物をイオン注入し、n-型ドリフト層1’(3)をエピタキシャル成長させるときに該p型不純物を再拡散させることにより、「p+型埋め込み層9c」を形成し、また、n-型ドリフト層1’(4)にp型不純物をイオン注入し、n-型ドリフト層1’(5)をエピタキシャル成長させるときに該p型不純物を再拡散させることにより、「p+型埋め込み層9b」を形成する点。
・相違点4-3
「第3の工程」に関し、本願発明4では「第3の半導体層(21)」を「第1の半導体層(2)」上に形成するのに対し、引用発明2は、「第3の工程」(「工程E」ないし「工程G」、及び「工程I」ないし「工程K」)において、「第3の半導体層(21)」(n型ドリフト層1c、n型ドリフト層1b)を「第1の半導体層(2)」(n型ドリフト層1d)上に形成するとは特定しない点。
・相違点4-4
「第3の工程」に関し、本願発明4では「第3の半導体層(21)」が「第1の半導体層(2)と同一の濃度」であるのに対し、引用発明2は、「第3の工程」(「工程E」ないし「工程G」、及び「工程I」ないし「工程K」)において形成される「第3の半導体層(21)」(n型ドリフト層1c、n型ドリフト層1b)が「第1の半導体層(2)」(n型ドリフト層1d)と同一の濃度であるとは特定しない点。
・相違点4-5
「第3の工程」に関し、本願発明4では「第3の半導体層(21)」を「エピタキシャル成長により形成する」のに対し、引用発明2では、「第3の工程」(「工程E」ないし「工程G」、及び「工程I」ないし「工程K」)において、n-ドリフト層1’(3)へn型不純物をイオン注入し、n-ドリフト層1’(4)をエピタキシャル成長させるときに該n型不純物を再拡散させることにより、「n型ドリフト層1c」を形成し、また、n-ドリフト層1’(5)へn型不純物をイオン注入し、n-ドリフト層1’(6)をエピタキシャル成長させるときに該n型不純物を再拡散させることにより、「n型ドリフト層1b」を形成する点。
・相違点4-6
「第4の工程」に関し、本願発明4では「第2の工程で形成した第2の半導体層(3)と同一の場所において」、「第4の半導体層(31)」を形成するのに対し、引用発明2は、「第4の工程」(「工程L」及び「工程M」)において、「第4の半導体層(31)」(p+型埋め込み層9a)を「第2の半導体層(3)」(p+型埋め込み層9c、p+型埋め込み層9b)と同一の場所に形成するとは特定しない点。
・相違点4-7
「第4の工程」に関し、本願発明4では「第4の半導体層(31)」が「第2の半導体層(3)と同一膜厚」であるのに対し、引用発明2は、「第4の工程」(「工程L」及び「工程M」)において形成される「第4の半導体層(31)」(p+型埋め込み層9a)が「第2の半導体層(3)」(p+型埋め込み層9c、p+型埋め込み層9b)と同一膜厚であるとは特定しない点。
・相違点4-8
「第4の工程」に関し、本願発明4では「第4の半導体層(31)」を「マスクを用いたイオン注入」により形成するのに対し、引用発明2は、「第4の工程」(「工程L」及び「工程M」)において、n-型ドリフト層1’(6)にp型不純物をイオン注入し、n-型ドリフト層1’(7)をエピタキシャル成長させるときに該p型不純物を再拡散させることにより、「第4の半導体層(3)」(p+型埋め込み層9a)を形成する点。
・相違点4-9
「第5の工程」に関し、本願発明4では「ベース層(4)」を「第4の半導体層(31)の表面上」に形成するのに対し、引用発明2は、「第5の工程」(「工程P」)において、「ベース層(4)」(p型ベース層4)を「第4の半導体層(31)」(p+型埋め込み層9a)の表面上に形成するとは特定しない点。
・相違点4-10
「第5の工程」に関し、本願発明4では「ベース層(4)」を「エピタキシャル成長により形成する」のに対し、引用発明2は、「第5の工程」(「工程P」)において、「ベース層(4)」(p型ベース層4)を拡散形成する点。
・相違点4-11
本願発明4は「前記ベース層(4)上に、前記第4の半導体層表面に直接達するよう、マスクを用いたイオン注入により第1導電型のウェル領域(6)を選択的に形成する第6の工程」を有するのに対し、引用発明2は当該工程を有しない点。
・相違点4-12
「第7の工程」に関し、本願発明4は「ベース層(4)上に、イオン注入により、第2導電型のコンタクト領域(12)」を形成するのに対し、引用発明2は、「第7の工程」(「工程Q」ないし「工程S」)において、「コンタクト領域(12)」を形成しない点。
・相違点4-13
「第7の工程」に関し、本願発明4は「第2導電型のコンタクト領域(12)」の内側に「ソース領域(5)」を形成するのに対し、引用発明2は「第2導電型のコンタクト領域(12)」を形成する工程を有しておらず、「第7の工程」(「工程Q」ないし「工程S」)において、「ソース領域(5)」(n+型ソース層5)を「第2導電型のコンタクト領域(12)」の内側に形成するとは特定しない点。
・相違点4-14
「第7の工程」に関し、本願発明4は「ソース領域(5)と前記ウェル領域(6)とに挟まれた前記ベース層(4)の表面露出部の一部」に「ゲート絶縁膜(8)を介して設けられたゲート電極層(9)」を形成するのに対し、引用発明2は「ウェル領域(6)」を形成する工程を有しておらず、「第7の工程」(「工程Q」ないし「工程S」)において、「ゲート絶縁膜(8)を介して設けられたゲート電極層(9)」(ゲート電極7)を「ソース領域(5)」(n+型ソース層5)と「ウェル領域(6)」とに挟まれた、「ベース層(4)」(p型ベース層4)の表面露出部上に形成するとは特定しない点。
・相違点4-15
「第8の工程」に関し、本願発明4は「ソース領域(5)とコンタクト領域(12)に共通して接触するようソース電極(10)を形成する」のに対し、引用発明2は「コンタクト領域(12)」を形成する工程を有しておらず、「第8の工程」(「工程T」及び「工程U」)において、「ソース電極(10)」(ソース電極8)が「ソース領域(5)」(n+型ソース層5)の表面に接触するよう形成することは特定するものの、「ソース電極(10)」(ソース電極8)が「ソース領域(5)」(n+型ソース層5)とコンタクト領域(12)との表面に共通に接触するよう形成するとは特定しない点。

(2)判断
相違点4-6、4-7及び4-9について、まとめて検討する。
引用文献1ないし4には、相違点4-6、4-7及び4-9に係る構成を兼ね備えたもの、すなわち、「第4の半導体層(31)」を「第2の半導体層(3)」と「同一の場所」かつ「同一膜厚」で形成し、その表面上に「ベース層(4)」を形成することは、記載も示唆もされていない。
そして、本願発明4は、相違点4-6、4-7及び4-9に係る構成を兼ね備えることにより、「第2の半導体層(3)と第4の半導体層(31)の不純物濃度をイオン注入だけで制御することができるため、耐圧とオン抵抗のばらつきを小さくでき、かつ製造が容易になる」という、引用文献1ないし4に記載された発明からは予測することのできない格別の効果を奏するものである。
したがって、相違点4-1ないし4-5、相違点4-8、及び相違点4-10ないし4-15について検討するまでもなく、本願発明4は、引用文献1ないし4に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。

5 対比・判断のまとめ
上記1ないし4のとおり、本願発明1ないし4は、引用文献1ないし4に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。

第7 原査定の理由についての判断
上記第6の5のとおり、本願発明1ないし4は、引用文献1ないし4に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。
したがって、原査定の理由によっては、本願を拒絶することはできない。

第8 当審拒絶理由について
当審拒絶理由1及び2について、併せて検討する。
ア 当審拒絶理由1において、請求項1において用いられている符号と、発明の詳細な説明において用いられている符号とが一致していないために、請求項1に記載された「ソース電極(12)」が、発明の詳細な説明に記載された「ソース電極10」に対応するものであるのか、それとも「コンタクト領域12」に対応するものであるのかが不明確である旨が指摘された。
これに対し、平成30年1月29日付け手続補正書による補正後の請求項1においては、「ソース電極」に対し、発明の詳細な説明において用いられている符号と同じ符号である「10」が付されており、請求項1に記載された「ソース電極(10)」が、発明の詳細な説明に記載された「ソース電極10」に対応するものであることが明確であるから、上記拒絶の理由は解消した。
イ 当審拒絶理由1において、請求項1の「前記ベース層(4)と前記ソース領域(5)の表面に共通に接触するソース電極(12)」との記載と、段落[0016]及び[図9]の記載が整合していないために、請求項1及び2に係る発明を明確に把握することができない旨が指摘され、さらに、当審拒絶理由2において、請求項1の「前記ベース層(4)と前記コンタクト領域(12)の表面に共通に接触するソース電極(10)」との記載と、段落[0016]及び[図9]の記載が整合していないために、請求項1及び2に係る発明を明確に把握することができず、また、請求項1及び2に係る発明は発明の詳細な説明に記載したものでない旨が指摘された。
これに対し、平成30年1月29日付け手続補正書による補正後の請求項1には、「前記ソース領域(5)と前記コンタクト領域(12)との表面に共通に接触するソース電極(10)」と記載されており、段落[0016]及び[図9]の記載と整合しているから、上記拒絶の理由はいずれも解消した。
ウ 当審拒絶理由1において、請求項3の「前記ウェル層(6)」との記載以前に「ウェル層(6)」の記載が無く、「前記ウェル層(6)」が何を指し示しているのかが不明確である旨が指摘された。
これに対し、平成30年1月29日付け手続補正書による補正後の請求項3では、「前記ウェル層(6)」との記載が「前記ウェル領域(6)」に補正され、指し示しているものが明確となったから、上記拒絶の理由は解消した。
エ 当審拒絶理由1において、請求項3において「コンタクト領域」と「ソース電極」の両方に対して、「12」という同一の符号が付されているために、両者が同一のものであるのか否かが不明確であり、また、請求項3において用いられている符号と、発明の詳細な説明において用いられている符号とが一致していないために、請求項3に記載された「コンタクト領域(12)」及び「ソース電極(12)」と、発明の詳細な説明に記載された「ソース電極10」及び「コンタクト領域12」との対応関係が不明確である旨が指摘された。
これに対し、平成30年1月29日付け手続補正書による補正後の請求項3では、「ソース電極(12)」との記載が「ソース電極(10)」に補正され、「コンタクト領域(12)」と「ソース電極(10)」が異なるものであることが明確となり、また、請求項3に記載された「コンタクト領域(12)」及び「ソース電極(12)」と、発明の詳細な説明に記載された「ソース電極10」及び「コンタクト領域12」との対応関係が明確となったため、上記拒絶の理由は解消した。
オ 以上のとおり、当審拒絶理由1及び2は全て解消したから、当審拒絶理由1及び2によっては、本願を拒絶することはできない。

第9 結言
以上のとおり、原査定の理由並びに当審拒絶理由1及び2によっては、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2018-03-19 
出願番号 特願2012-81429(P2012-81429)
審決分類 P 1 8・ 537- WY (H01L)
P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 大橋 達也小川 将之  
特許庁審判長 飯田 清司
特許庁審判官 須藤 竜也
大嶋 洋一
発明の名称 炭化ケイ素縦型MOSFET及びその製造方法  
代理人 酒井 昭徳  
代理人 酒井 昭徳  
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