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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L |
|---|---|
| 管理番号 | 1338788 |
| 審判番号 | 不服2016-19517 |
| 総通号数 | 221 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2018-05-25 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2016-12-27 |
| 確定日 | 2018-03-20 |
| 事件の表示 | 特願2014-160192「横型ダイオードおよびその製造方法」拒絶査定不服審判事件〔平成27年 2月12日出願公開,特開2015- 29102〕について,次のとおり審決する。 |
| 結論 | 本件審判の請求は,成り立たない。 |
| 理由 |
第1 手続の経緯 本願は,平成22年(2010年)4月2日を国際出願日とする特願2012-503754号(パリ条約による優先権主張 外国庁受理 2010年3月31日及び2009年4月2日,米国)の一部を新たに平成26年8月6日に出願したものであって,その手続の経緯は以下のとおりである。 平成26年 8月 7日 審査請求 平成27年 8月13日 拒絶理由通知 平成28年 2月10日 意見書・補正書 平成28年 8月29日 拒絶査定 平成28年12月27日 審判請求・補正書 平成29年 5月10日 上申書 平成29年 6月22日 拒絶理由通知(以下,「当審拒絶理由」という。) 平成29年 9月11日 意見書・手続補正 第2 本願発明について 本願の請求項1に係る発明(以下,「本願発明」という。)は,平成29年9月11日付け手続補正により補正された特許請求の範囲の請求項1に記載された,次のとおりのものと認める。 「【請求項1】 第1のドーパントでドープされた,基板内の第1のドープ領域と, 前記第1のドーパントとは反対の極性を有する第2のドーパントでドープされた,基板内の第2のドープ領域と, 前記第1のドープ領域を前記第2のドープ領域から分離するドープされていない基板領域であって,前記ドープされていない基板領域が前記第1のドープ領域の側壁と直接接触し,前記ドープされていない基板領域が前記第2のドープ領域の側壁と直接接触し,低不純物濃度領域が前記第1のドープ領域と前記第2のドープ領域との間に実質的に配置されない,ドープされていない基板領域と 前記第1のドープ領域上に配置され,前記ドープされていない基板領域の表面に延びる前記第1のドープ領域の側壁と接触する第1の側壁表面,第1のシャロートレンチアイソレーション領域と接触する第2の側壁表面,および前記第1のドープ領域と接触する隣接する表面を有する,第1のシリサイド部分と, 前記第2のドープ領域上に配置され,前記ドープされていない基板領域の表面に延びる前記第2のドープ領域の側壁と接触する第1の側壁表面,第2のシャロートレンチアイソレーション領域と接触する第2の側壁表面,および前記第2のドープ領域と接触する隣接する表面を有する,第2のシリサイド部分と, を含み, 前記第1のドーパントがｐ型ドーパントであり,前記第2のドーパントがn型ドーパントである,ダイオード。」 第3 引用文献の記載と引用発明等 1 引用文献1 (1)引用文献1の記載事項 当審拒絶理由で引用された米国特許出願公開第2002/0100950号明細書(以下,「引用文献1」という。)には,図面とともに次の記載がある。(訳文は,当審にて作成した。下線は,当審において付加した。以下同じ。) ア 「 BACKGROUND OF THE INVENTION [0003]This invention is in the field of integrated circuits, and is more specifically directed to silicon-on-insulator integrated circuits.」 (訳: 発明の背景 [0003]本発明は,集積回路の分野に関するものであり,特に,シリコン・オン・インシュレータ集積回路に関する。) イ 「[0023]Referring now to FIGS.2a and 2b, p-i-n diode 15 according to a first preferred embodiment of the invention will now be described. Diode 15 is formed in a single-crystal silicon layer that is isolated from substrate, or handle wafer 10, by buried oxide layer 12. For improved device performance, handle wafer 10 is preferably a high resistance semiconductor substrate. In this example, buried oxide layer 12 is contemplated to be on the order of 1.0μ in thickness. It is of course contemplated that the present invention may alternatively be implemented in connection with thinner buried oxide layers, and also in connection with other types of buried insulator technologies, such as silicon-on-glass (SOG), silicon-on-sapphire (SOS), and silicon over other insulating materials. The active elements of diode 15 in this layer include p+ region 18, n+ region 20, and lightly-doped or intrinsic region 22 disposed between regions 18, 22. Deep isolation oxide 26 surrounds p+ region 18, n+ region 22, and intrinsic region 22, as shown both in FIGS. 2a and 2b. [0024]Electrical contact is made to p+ region 18 and n+ region 20 at the surface of the device, through structures that extend to the surface through shallow isolation oxide 28. P+ sinker structure 30p overlies p+ region 20, and is typically formed of implanted epitaxial silicon; an additional more heavily doped region (not shown)may be formed at the surface of sinker structure 30p. Similarly, n+ sinker structure 30n of implanted epitaxial silicon similarly overlies n+ region 18, and may also include a more heavily-doped region (not shown)at its surface if desired. In this exemplary embodiment, ohmic contact to sinker structures 30p, 30n is further improved by refractory metal silicide cladding 31p, 31n, respectively. In this manner, anode connection A is made to p+ region 18 via silicide-clad sinker structure 30p, and cathode connection K is made to n+ region 20 via silicide-clad sinker structure 30n. [0025]Intrinsic region 22 disposed between p+ region 18 and n+ region 20 provides the appropriate structure for the well-known negative resistance behavior of p-i-n diode 15. In this example, the distance between p+ region 18 and n+ region 20 through intrinsic region 22 defines the transit time of carriers between the anode and cathode of diode 15, and thus defines the electrical behavior of diode 15. Once diode 15 is forward biased so that anode-cathode current is conducted through intrinsic region 22, small signal variations on this bias current will have the desired negative resistance behavior.」 (訳:[0023] 図2aおよび図2bを参照して,本発明の実施の形態1にかかるｐ-i-nダイオード15について説明する。ダイオード15は,基板,又はハンドル・ウェハ10上の埋め込み酸化物層12によって絶縁された単結晶シリコン層に形成されている。改善されたデバイス性能を得るために,ハンドルウェハ10は高抵抗半導体基板であることが好ましい。この例では,埋込み酸化物層12は,厚さ1.0μのオーダーであると考えられる。本発明の薄い埋め込み酸化層に関して,他のタイプの埋め込み絶縁体技術,たとえばシリコン・オン・ガラス(SOG),シリコン・オン・サファイア(SOS),及び他の絶縁材料上のシリコン等,によって実施されてもよいことは勿論である。この層におけるダイオード15の能動素子は,ｐ^(+)領域18,n^(+)領域20,および領域18,20の間に配置された低濃度ドープまたは真性領域22を含んでいる。図2a及び図2bに示すように,深い分離酸化物26は,ｐ^(+)領域18,n^(+)領域20と,真性領域22を取り囲んでいる。 [0024]電気的なコンタクトは,デバイスの表面上のｐ^(+)領域18とn^(+)領域20に形成され,シャローアイソレーション酸化物28を介して表面まで延びる構造となっている。ｐ^(+)シンカー構造30ｐは,ｐ^(+)領域20の上に形成され,典型的には注入されたエピタキシャルシリコンから構成される。高濃度にドープされた領域(図示せず)がシンカー構造30ｐの表面に形成されてもよい。同様に,所望であればn^(+)シンカー構造30nも,注入されたエピタキシャルシリコンから構成され,n^(+)領域18の上に位置するとともに,その表面においてより高濃度にドープされた領域(図示せず)を含むことができる。この例示的な実施形態では,シンカー構造30ｐ,30nのオーミックコンタクトは,被覆される高融点金属シリサイド31によって31ｐ,31nとして改善される。これによりアノード接続Aはシリサイドで被覆されたシンカー構造30ｐを介してｐ^(+)領域18に形成されており,カソード接続Kはシリサイドで被覆されたシンカー構造30nを介してn^(+)領域20とされている。 [0025]P^(+)領域18とn^(+)領域20の間に配置された真性領域22は,ｐ-i-nダイオード15の周知の負性抵抗動作に適した構造を提供する。この例では,真性領域22を介してｐ^(+)領域18と,n^(+)領域20との間の距離は,ダイオード15のアノードとカソードの間のキャリアの走行時間,すなわちダイオード15の電気的挙動を定義づける。ダイオード15は,真性領域22を介して導通するアノード・カソード電流が順方向バイアスされると,このバイアス電流の小信号変化に対して所望の負性抵抗特性を示す。) ウ 「[0028]FIG. 3a illustrates p-i-n diode 15 in an early stage of manufacture. Prior to this point in the process, the silicon-on-insulator (SOI) starting material is fabricated in the conventional manner. In this example, high resistivity substrate 10, serving as a handle wafer, has a relatively thick (e.g., on the order of 1μ) buried silicon dioxide layer 12 disposed thereupon. Layer 14 of epitaxial, single-crystal, silicon is then formed over buried oxide 12 in the conventional manner. In this embodiment of the invention, epitaxial layer 14 is a very lightly doped layer, for example having a doping concentration that is not significantly greater than 1.0×10^(15 )cm^(-3), as a portion of layer 14 will be used as intrinsic region 22 of the eventual p-i-n diode 15. Typically, SOI wafers with epitaxial layer 14 disposed over buried oxide 12 on substrate 10 are manufactured as so-called “starting material“, according to the specifications, including epitaxial layer doping concentration, provided by the purchasing eventual wafer fabrication facility. The initial thickness of epitaxial layer 14 according to this preferred embodiment of the invention is on the order of 1.25 μ. [0029]Thermal masking oxide 16 is then formed over the surface of the wafer, consuming a portion of epitaxial silicon layer 14, as shown in FIG.3a. For example, it is contemplated that masking oxide 16 will reduce the thickness of epitaxial layer 14 to on the order of 0.8μ. By way of photolithographic patterning, opening 17 is formed to expose a selected portion of epitaxial layer 14. Ion implantation of p-type dopant, typically boron, is then performed over the structure; masking oxide 16 of course blocks the implant, and permits the implant to reach epitaxial layer 14 through opening 17. Following an anneal (either performed at this point, orafter other implants to be described below), p+ region 18 is formed in epitaxial layer 14 at location 17, and preferably extends through epitaxial layer 14 to buried oxide 12. ... [0031]Ion implantation of n-type dopant, such as phosphorous or arsenic, is then performed. Masking layers 16, 19 prevent this dopant from reaching epitaxial silicon 14 except at the location of opening 21. An anneal is then performed, either separately from or together with the anneal of boron dopant to form p+ region 18. Following the anneal, n+ region 20 is formed in epitaxial layer 14 at the location of opening 21, extending through epitaxial layer 14 to buried oxide 12, as shown in FIG. 3b. ... [0033]The length of the path through intrinsic region 22 from anode (p+ region 18) to cathode (n+ region 20) in p-i-n diode 15 has a length W_(L) as shown in FIG. 3b. This length W_(L) is defined by the photolithographic length W_(1) between windows 17, 21, less the extent of lateral diffusion of p+ region 18 and n+ region 20 into intrinsic region 22. This path length is therefore substantially defined by photolithography of these openings 17, 21. However, the distance W_(1) need not be set with a high degree of precision, and is therefore robust from a process control standpoint. 」 (訳:[0028]図3aは,製造の初期段階におけるｐ-i-nダイオード15を示している。この時点の前に,シリコン・オン・インシュレータ(SOI)の出発材料は,通常の方法で製造される。この例では,ハンドル・ウェハとして,高抵抗基板10は,その上の相対的に厚い(例えば,1μmのオーダー)埋め込みシリコン酸化膜12が形成されている。そして従来と同様に,埋め込み酸化膜12の上にエピタキシャル単結晶シリコン層14を形成する。本発明のこの実施形態では,エピタキシャル層14は,1.0×10^(15)cm^(-3)より多くないドーピング濃度を有する,具体的には,非常に低濃度にドープされた層であり,層14の一部分は,最終的なｐ-i-nダイオード15の真性領域22として使用される。典型的には,基板10上の埋め込み酸化膜12の上に配置されたエピタキシャル層14を有し,エピタキシャル層のドーピング濃度を含み購入する側の最終的なウェハ製造設備による仕様に基づいたSOIウェハが,いわゆる「原料」として提供される。本発明のこの実施の形態に係るエピタキシャル層14の初期厚さは1.25μm程度である。 [0029]図3aに示すように,熱酸化膜マスク16が,ウェハの表面上に形成され,エピタキシャルシリコン層14の一部を消費する。例えば,熱酸化膜マスク16は,エピタキシャル層14の厚さを0.8μm程度にする。フォトリソグラフィーによるパターニングによって,開口部17は,エピタキシャル層14の選択された部分を露出するように形成される。典型的には,酸化膜マスク16は,当然インプラントを遮断し,開口部を通して,エピタキシャル層14に到達するようにｐ型ドーパントであるホウ素のイオン注入を行う。アニール(この時点で行うか,又は以下に説明する他のイオン注入後に行うか)に続いて,ｐ^(+)領域18は,エピタキシャル層14の位置17に,好ましくはエピタキシャル層14を貫通して埋め込み酸化膜12に達するように,形成される。 (中略) [0031]そして,リンやヒ素などのn型ドーパントのイオン注入が行われる。マスキング層16,19は,開口部21の位置を除いて,ドーパントがエピタキシャルシリコン層14に達するのを防止する。その後,別に行うか,またはｐ^(+)領域18を形成するためのホウ素のドーパントのアニールと共に行うかのいずれかによってアニールを行う。アニールに続いて,図3bに示すように,n^(+)領域20が開口部21の位置にエピタキシャル層14内に埋め込み酸化膜12まで延びるように形成される。 (中略) [0033]ｐ-i-nダイオード15のアノード(ｐ型領域18)からカソード(n型領域20)に至る真性領域22を通る経路の長さは,図3bに示すように,長さW_(L)を有している。この長さW_(L)は,開口部17,21間のフォトリソグラフィの長さW_(l)よりも,真性領域22内にｐ^(+)領域18およびn^(+)領域20の横方向拡散の程度短めに画定される。したがって,この経路長さは,開口部17,21のフォトリソグラフィによって実質的に画定される。距離W_(l)は高精度に設定する必要がないため,プロセス制御の観点から頑強である。」 エ 「[0035]Epitaxial layer 24 is used to form surface anode A and cathode K contacts of p-i-n diode 15, according to this embodiment of the invention. Specifically, referring back to FIG. 2a, anode sinker structure 30p and cathode sinker structure 30n are formed from epitaxial layer 24. In this embodiment of the invention, photolithographic patterning exposes those portions of epitaxial layer 24 to be removed by a wet or plasma silicon etch. These removed locations define the locations of shallow trench isolation structures 28. A second patterning and etch step through epitaxial layer 14 is then performed at this time to form the locations of deep trench isolation structures 26, as shown in FIG. 2a. Both the deep and shallow isolation structures are preferably formed by depositing silicon oxide into the openings, and then planarizing the structure, producing shallow trench isolation structures 26, 28. 」 (訳:[0035]本発明のこの実施形態を形成するために,エピタキシャル層24は,ｐ-i-nダイオード15のアノードA及びカソードKとして使用される。具体的には,図2aに戻って,アノードシンカー構造30ｐ及びカソードシンカー構造30nはエピタキシャル層24に形成される。本発明のこの実施形態では,フォトリソグラフィーによるパターニングは,エピタキシャル層24の露出部分を湿式またはプラズマシリコンエッチングによって除去することができる。除去位置は,シャロートレンチ構造28の位置によって画定する。図2aに示すように,エピタキシャル層14を介して第2のパターニングおよびエッチングするステップが,深いトレンチ分離構造26の位置を形成するためにこの時点で実行される。深い及び浅いトレンチアイソレーション構造は,開口部内にシリコン酸化物を堆積させることにより形成されることが好ましく,そして構造を平坦化し,シャロートレンチアイソレーション構造26,28を形成する。) オ 「[0037]Alternatively, contacts may be made to p+ region 18 and n+ region 20 by way of a silicon etch of sinker structures 30p, 30n. This etch may partially extend into sinker structures 30p, 30n, or alternatively may completely etch through sinker structures 30p, 30n to provide a direct contact to p+ region 18 and n+ region 20. Metal, silicide, or other conductive material may then be formed into this etched contact, to make electrical contact to p+ region 18 and n+ region 20. 」 (訳:[0037]あるいは,コンタクトは,シンカー構造30ｐ,30nに対するシリコンエッチングを行いｐ^(+)領域18およびn^(+)領域20にしてもよい。このエッチングは,シンカー構造30ｐ,30nに部分的に延びてもよいか,あるいは完全にシンカー構造30ｐ,30nをエッチングしてｐ^(+)領域18とn^(+)領域20との直接接触を提供することができる。金属,シリサイド,又は他の導電性材料は,このエッチングされたコンタクトに形成され,ｐ^(+)領域18,n^(+)領域20に電気的に接触するようにしてもよい。) カ 図面の図2a,2bには,以下のものが記載されている。 「SOIウェハ内に形成された一辺がシャロートレンチアイソレーション構造26と接触するｐ^(+)領域18と,ｐ^(+)領域18上のシャロートレンチアイソレーション酸化物28内に形成されたシンカー構造30ｐと,当該シンカー構造30ｐ上に形成されたシリサイド領域31ｐを含むアノード電極構造と,SOIウェハ内に形成された一辺がシャロートレンチアイソレーション構造26と接触するn^(+)領域20と,n^(+)領域20上のシャロートレンチアイソレーション酸化物28内に形成されたシンカー構造30nと,当該シンカー構造30n上に形成されたシリサイド領域31nを含むカソード電極構造と,ｐ^(+)領域18とn^(+)領域20との間に配置された真性領域22とを備えた,ｐ-i-nダイオード。」 (2)引用発明1 前記(1)より,特に,電極構造を除くダイオードの構造については図2a,図2b(前記(1)カ参照),電極構造については前記(1)オの記載を参照すると,引用文献1には次の発明(以下,「引用発明1」という。)が記載されている。 「SOIウェハ内にボロンのイオン注入により形成された一辺がシャロートレンチアイソレーション構造と接触するｐ^(+)領域と,アノード電極としてｐ^(+)領域上にシリサイド領域が配置され,SOIウェハ内にリンや砒素のイオン注入により形成された一辺がシャロートレンチアイソレーション構造と接触するn^(+)領域と,カソード電極としてn^(+)領域上にシリサイド領域が配置され,前記ｐ^(+)領域と前記n^(+)領域との間に配置された真性領域とを備えた,ｐ-i-nダイオード。」 2 引用文献2 (1)引用文献2の記載事項 当審拒絶理由で引用された米国特許出願公開第2003/0059985号明細書(以下,「引用文献2」という。)には,図面とともに,次の記載がある。 ア 「[0001] The present invention relates to the field of semiconductor devices; more specifically, it relates to lateral diodes and lateral bipolar transistors and the method of fabricating said diodes and transistors. (訳:[0001]本発明は,半導体デバイスの分野に関し,より具体的には,横方向ダイオードと横型バイポーラトランジスタおよび前記ダイオードおよびトランジスタの製造方法に関するものである。) イ 「[0032] FIG. 11 is a cross-sectional side view illustrating the lateral diode according to a second embodiment of the present invention. In FIG. 11, the lateral diode of the present invention is fabricated in a silicon-on-insulator (SOI) substrate 260. SOI substrate comprises a silicon substrate 265 and a buried oxide layer (BOX) 270 formed between the silicon substrate and an upper, thin silicon layer 275. Formed in thin silicon layer 275 is trench isolation 150 reaching down to BOX layer 270. Formed between trench isolation 150 in thin silicon layer is a lateral diode comprising: P- region 180 and N+-region 185. P+ contact region 220 is formed in P region 180. Protective islands 235 are formed between and partially overlapping the P- region 180/N+-region 185. Silicide contacts 245 are formed in N+-region 185 P+ and P+ contact region 220. Vias 255 formed in interlevel dielectric layer 250 contact silicide contacts 245. [0033]FIG. 11 illustrates a fully depleted diode, in that P-region 180 ,and N+-region 185 and P+ contact region 220 reach down to BOX 270. In the fully depleted case, thin silicon layer 275 would be less than 0.15 microns thick. In a partially depleted diode N+-region 185 and P+ contact region 220 would not reach down to BOX 270. In the partially depleted case, thin silicon layer 275 would be greater than 0.15 microns thick. (訳:[0032]図11は,本発明の実施の形態2の横型ダイオードを示す断面側面図である。図11に,シリコン・オン・インシュレータ(SOI)基板260に作製した本発明の横型ダイオードを示す。SOI基板は,シリコン基板と上層のシリコン薄膜層275との間に形成されたシリコン基板265と,埋込み酸化物層(BOX)270を備えている。薄いシリコン層275内には,BOX層270に達するトレンチアイソレーション領域150が形成される。トレンチアイソレーション領域150間の薄いシリコン層に前記P領域180及びN^(+)-領域185からなる横型ダイオードが形成される。P^(+)コンタクト領域220は,P領域180に形成される。保護アイランド235は,P領域180,N^(+)-領域185の間に部分的に重なって形成される。シリサイド・コンタクト245は,N^(+)-領域185,P^(+)コンタクト領域220内に形成される。レベル間誘電体層250に形成されたビア255は,シリサイド・コンタクト245に接触する。 [0033]図11は,P領域180,N^(+)-領域185,BOX層270に到達するP^(+)コンタクト領域220から構成される完全空乏型ダイオードを示している。完全空乏型の場合には,薄いシリコン層275は厚さが0.15ミクロン未満である。部分空乏型ダイオードのN^(+)-領域185とP^(+)コンタクト領域220はBOX270まで届かなくなる。部分空乏型の場合には,薄いシリコン層275の厚さは,0.15ミクロンよりも大きくなる。) ウ 図11には,以下の事項が記載されている。 「N^(+)-領域185上に配置され,P^(+)コンタクト領域220側(アノード側)の表面に延びるN^(+)-領域185の側壁と接触する第1の側壁表面と,トレンチアイソレーション領域150と接触する第2の側壁表面と,N^(+)-領域185上と接触し隣接する表面を有するシリサイド・コンタクト245とを備えた横型ダイオード。」 (2)引用発明2 前記(1)より,引用文献2には次の発明(以下,「引用発明2」という。)が記載されていると認められる。 「横型ダイオードにおいて,カソード領域となるN^(+)-領域上に配置され,P^(+)コンタクト領域側(アノード側)の表面に延びるN^(+)-領域の側壁と接触する第1の側壁表面と,トレンチアイソレーション領域と接触する第2の側壁表面と,N^(+)-領域域上に接触し隣接する表面を有するシリサイド領域を備えたダイオードのカソード電極構造。」 第4 本願発明と引用発明1の対比と判断 1 一致点及び相違点 (1)引用発明1の「SOIウェハ」は,基板,埋め込み酸化膜,エピタキシャル層を備えた「SOIウェハ」(前記第3の1(1)ウの参照)であり,当該ウェハを対象に素子を形成するので,本願発明1の「基板」に相当する。 (2)引用発明1の「ボロン」は,ｐ型ドーパントであることから,本願発明の「第1のドーパントがｐ型ドーパント」に相当し,引用発明1の「SOIウェハ内にボロンのイオン注入により形成されたｐ+領域」は,前記(1)を考慮すると,本願発明の「第1のドーパントでドープされた基板内の第1のドープ領域」に相当する。 (3)引用発明1の「リンや砒素」は,n型ドーパントであることから,本願発明の「第2のドーパントがn型ドーパント」に相当し,引用発明1の「SOIウェハ内にリンや砒素のイオン注入により形成されたn^(+)領域」は,前記(1)を考慮すると,本願発明の「第1のドーパントとは反対の極性を有する第2のドーパントでドープされた,基板内の第2のドープ領域」に相当する。 (4)引用発明1の「ｐ^(+)領域と前記n^(+)領域との間に配置された真性領域」は,SOIウェハ内に形成されたエピタキシャル層のうち実質的にドープされていない領域であり,絶縁性領域としてｐ^(+)領域とn^(+)領域を分離し,また,真性領域とｐ^(+)領域の間及び真性領域とn^(+)領域の間のそれぞれには,低不純物濃度層は存在せず,真性領域は,ｐ^(+)領域の側壁及びn^(+)領域と直接接触しているので,本願発明の「第1のドープ領域を第2のドープ領域から分離するドープされていない基板領域であって,前記ドープされていない基板領域が前記第1のドープ領域の側壁と直接接触し,前記ドープされていない基板領域が前記第2のドープ領域の側壁と直接接触し,低不純物濃度領域が前記第1のドープ領域と前記第2のドープ領域との間に実質的に配置されない,ドープされていない基板領域」に相当する。 (5)引用発明1の「アノード電極としてｐ^(+)領域上にシリサイド領域」及び「カソード電極としてn^(+)領域上にシリサイド領域」が「配置され」る点は,後記相違点イを除き,各々ダイオードの電極構造として電極を形成する不純物領域上に配置されたシリサイド領域という点で,各々本願発明の「第1のドープ領域上に配置された第1のシリサイド部分」,「第2のドープ領域上に配置された第2のシリサイド部分」と共通する。 (6)引用発明1の「ｐ-i-nダイオード」は,ダイオードの一種であるから,本願発明の「ダイオード」に相当する。 そうすると,本願発明と引用発明1とは,下記アの点で一致し,下記イの点で相違すると認められる。 ア 一致点 第1のドーパントでドープされた,基板内の第1のドープ領域と, 前記第1のドーパントとは反対の極性を有する第2のドーパントでドープされた,基板内の第2のドープ領域と, 前記第1のドープ領域を前記第2のドープ領域から分離するドープされていない基板領域であって,前記ドープされていない基板領域が前記第1のドープ領域の側壁と直接接触し,前記ドープされていない基板領域が前記第2のドープ領域の側壁と直接接触し,低不純物濃度領域が前記第1のドープ領域と前記第2のドープ領域との間に実質的に配置されない,ドープされていない基板領域と 第1のドープ領域上に配置された第1のシリサイド部分と,第2のドープ領域上に配置された第2のシリサイド部分と,を含み, 前記第1のドーパントがｐ型ドーパントであり,前記第2のドーパントがn型ドーパントである,ダイオード。」 イ 相違点 本願発明では,第1のシリサイド部分は,ドープされていない基板領域の表面に延びる前記第1のドープ領域の側壁と接触する第1の側壁表面,第1のシャロートレンチアイソレーション領域と接触する第2の側壁表面,および前記第1のドープ領域と接触する隣接する表面を有し,第2のシリサイド部分は,ドープされていない基板領域の表面に延びる第2のドープ領域の側壁と接触する第1の側壁表面,第2のシャロートレンチアイソレーション領域と接触する第2の側壁表面,および第2のドープ領域と接触する隣接する表面を有するのに対して,引用発明1では,第1のドープ領域上に配置された第1のシリサイド部分の具体的な配置関係,及び第2のドープ領域上に配置された第2のシリサイド部分の具体的な配置関係が明確でない点。 2 相違点についての判断 引用文献2には,横型ダイオードのカソードの電極構造の具体的構成として,「N領域上に配置され,アノード側の表面に延びるN領域の側壁と接触する第1の側壁表面,トレンチアイソレーション領域と接触する第2の側壁表面,およびN領域上と接触する隣接するシリサイド領域を備えた備えたカソードの電極構造」が開示されており,「N領域」,「シリサイド領域」が本願発明「第2のドープ領域」,「第2のシリサイド部分」に相当するので、当該電極構造は前記相違点のうち「第2のドープ領域」と「第2のシリサイド部分」の位置関係について同一の構造が開示されている。すると,引用発明1においてカソード電極としてn^(+)領域上にシリサイド領域が配置されているところ、両領域間の接触抵抗の小さな接触を実現するために、引用文献2に記載された電極構造を採用することは当業者が容易になし得ることである。また,引用発明1におけるアノード電極についても同様であるから、アノードの電極構造として採用することは当業者が容易になし得ることである。 また,本願発明の効果は、当業者が想定できる範囲の効果に過ぎない。 したがって,引用文献1におけるダイオードのアノード,カソードの各電極構造の具体的構造として,引用文献2に開示された電極構造を採用することは,当業者が容易に想到し得た事項と認められる。 3 まとめ したがって,本願発明は,引用発明1及び2に記載された事項に基づいて,当業者が容易に発明をすることができたものである。 第5 結言 以上のとおり,本願の請求項1に係る発明は,特許法第29条第2項の規定により,特許を受けることができないから,他の請求項について検討するまでもなく,本願は拒絶されるべきものである。 よって,結論のとおり審決する。 |
| 審理終結日 | 2017-10-19 |
| 結審通知日 | 2017-10-23 |
| 審決日 | 2017-11-06 |
| 出願番号 | 特願2014-160192(P2014-160192) |
| 審決分類 |
P
1
8・
121-
WZ
(H01L)
|
| 最終処分 | 不成立 |
| 前審関与審査官 | 早川 朋一 |
| 特許庁審判長 |
深沢 正志 |
| 特許庁審判官 |
大嶋 洋一 小田 浩 |
| 発明の名称 | 横型ダイオードおよびその製造方法 |
| 代理人 | 黒田 晋平 |
| 代理人 | 村山 靖彦 |