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審決分類 審判 査定不服 特36条4項詳細な説明の記載不備 取り消して特許、登録 G06F
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 G06F
審判 査定不服 2項進歩性 取り消して特許、登録 G06F
管理番号 1340667
審判番号 不服2017-5543  
総通号数 223 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-07-27 
種別 拒絶査定不服の審決 
審判請求日 2017-04-18 
確定日 2018-06-14 
事件の表示 特願2012-180750「メモリデバイス群間でのチェックビットメモリデバイスの共有」拒絶査定不服審判事件〔平成25年 5月 2日出願公開、特開2013- 80455、請求項の数(26)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯

本願は,平成24年8月17日(パリ条約による優先権主張2011年9月30日(以下,「優先日」という。);米国)を出願日とする出願であって,平成28年8月4日付けで拒絶理由通知がされ,平成28年11月8日に意見書が提出されるとともに手続補正がされ,平成28年12月16日付けで拒絶査定(原査定)がされ,これに対し,平成29年4月18日に拒絶査定不服審判の請求がされると同時に手続補正がされ,平成30年1月26日付けで当審より拒絶理由通知がされ,平成30年5月1日に意見書が提出されるとともに手続補正がされたものである。


第2 本願発明

本願請求項1-26に係る発明(以下,それぞれ「本願発明1」-「本願発明26」という。)は,平成30年5月1日付けの手続補正で補正された特許請求の範囲の請求項1-26に記載された事項により特定される発明であり,本願発明1-26は以下のとおりの発明である。

「 【請求項1】
第1のメモリチップと,
第2のメモリチップと,
第3のメモリチップと,
前記第1のメモリチップとの間で第1のデータを転送し,前記第2のメモリチップとの間で第2のデータを転送し,前記第3のメモリチップとの間で前記第1のデータに対応する第1のエラーチェック情報を転送し,前記第3のメモリチップとの間で前記第2のデータに対応する第2のエラーチェック情報を転送する,メモリバッファと
を備え,
前記メモリバッファは,前記第1のエラーチェック情報または前記第2のエラーチェック情報の1つに対応する,前記第3のメモリチップ内の位置を示すエラーアドレスを決定し,前記エラーアドレスは,前記第1のデータが前記第1のメモリチップとの間で転送されているかどうか,または,前記第2のデータが前記第2のメモリチップとの間で転送されているかどうかに応じて異なって決定され,
前記メモリバッファは,データ転送のための少なくとも1つのアドレスを受信し,前記第1のデータが前記第1のメモリチップとの間で転送されているものであれば前記受信したアドレスのビット値を反転させることによって,および,前記第2のデータが前記第2のメモリチップとの間で転送されているものであれば前記ビット値を保持することによって,前記受信したアドレスから前記エラーアドレスを決定する,メモリモジュール。
【請求項2】
前記メモリバッファは,連続して第1のデータアドレスに,次いで,第2のデータアドレスにアクセスすることによって前記第1のデータを転送し,前記メモリバッファは,
前記第1のデータの転送が読み出し動作に対応していれば,前記第1のデータアドレスにアクセスするのと実質的に同時に前記エラーアドレスにアクセスすること,
前記第1のデータの転送が書き込み動作に対応していれば,前記第2のデータアドレスにアクセスするのと実質的に同時に前記エラーアドレスにアクセスすること
によって前記第1のエラーチェック情報を転送する,請求項1に記載のメモリモジュール。
【請求項3】
前記メモリバッファは,データ転送が前記第1のメモリチップによるものかまたは前記第2のメモリチップによるものかについての指示の受信に応答して,前記エラーアドレスを決定する,請求項1に記載のメモリモジュール。
【請求項4】
前記指示は,1つまたは複数のチップ選択信号を含む,請求項3に記載のメモリモジュール。
【請求項5】
前記指示は,1つまたは複数のアドレスビットを含む,請求項3に記載のメモリモジュール。
【請求項6】
前記メモリバッファは,第1のビット幅で前記第1のエラーチェック情報を受信し,前記第1のビット幅より大きい第2のビット幅で前記第3のメモリチップに前記第1のエラーチェック情報を送信することによって,前記第1のエラーチェック情報を転送する,請求項1に記載のメモリモジュール。
【請求項7】
前記メモリバッファは,第1のビット幅で前記第3のメモリチップから前記第1のエラーチェック情報を受信し,前記第1のビット幅より小さい第2のビット幅で前記第1のエラーチェック情報を送信することによって,前記第1のエラーチェック情報を転送する,請求項1に記載のメモリモジュール。
【請求項8】
前記第3のメモリチップは,前記第1のメモリチップと前記第2のメモリチップとの間で共有される,請求項1に記載のメモリモジュール。
【請求項9】
前記メモリバッファは,前記第1のデータまたは前記第2のデータの1つであるデータを受信し,データ転送が前記第1のメモリチップによるものかまたは前記第2のメモリチップによるものかに応じて,前記データを前記第1のメモリチップまたは前記第2のメモリチップのいずれかに選択的にルーティングする,ルーティング回路を備える,請求項1に記載のメモリモジュール。
【請求項10】
前記エラーアドレスは,列アドレスを含む,請求項1に記載のメモリモジュール。
【請求項11】
メモリバッファデバイスであって,
第1のメモリチップとの間で第1のデータを転送するための第1のインターフェースと,
第2のメモリチップとの間で第2のデータを転送するための第2のインターフェースと,
第3のメモリチップとの間で前記第1のデータに対応する第1のエラーチェック情報を転送し,前記第3のメモリチップとの間で前記第2のデータに対応する第2のエラーチェック情報を転送するための第3のインターフェースと,
前記第1のエラーチェック情報または前記第2のエラーチェック情報の1つに対応する,前記第3のメモリチップ内の位置を示すエラーアドレスを決定する,回路であって,前記エラーアドレスは,前記第1のデータが前記第1のインターフェースを介して転送されているかどうか,または,前記第2のデータが前記第2のインターフェースを介して転送されているかどうかに応じて異なって決定される,回路と,
を備え,
前記回路は,データ転送のための少なくとも1つのアドレスを受信し,前記第1のデータが前記第1のインターフェースを介して転送されているものであれば前記受信したアドレスのビット値を反転させることによって,および,前記第2のデータが前記第2のインターフェースを介して転送されているものであれば前記ビット値を保持することによって,前記受信したアドレスから前記エラーアドレスを決定する,メモリバッファデバイス。
【請求項12】
前記回路は,連続して第1のデータアドレスに,次いで,第2のデータアドレスにアクセスすることによって前記第1のデータを転送し,前記回路は,
前記第1のデータの転送が読み出し動作に対応していれば,前記第1のデータアドレスにアクセスするのと実質的に同時に前記エラーアドレスにアクセスすること,
前記第1のデータの転送が書き込み動作に対応していれば,前記第2のデータアドレスにアクセスするのと実質的に同時に前記エラーアドレスにアクセスすることによって前記第1のエラーチェック情報を転送する,請求項11に記載のメモリバッファデバイス。
【請求項13】
前記回路は,データ転送が前記第1のインターフェースを介するものかまたは前記第2のインターフェースを介するものかについての指示の受信に応答して,前記エラーアドレスを決定する,請求項11に記載のメモリバッファデバイス。
【請求項14】
前記指示は,1つまたは複数のチップ選択信号を含む,請求項13に記載のメモリバッファデバイス。
【請求項15】
前記指示は,1つまたは複数のアドレスビットを含む,請求項13に記載のメモリバッファデバイス。
【請求項16】
前記回路は,第1のビット幅で前記第3のインターフェースを介して前記第1のエラーチェック情報を受信し,前記第1のビット幅より大きい第2のビット幅で前記第3のインターフェースを介して前記第1のエラーチェック情報を送信することによって,前記第1のエラーチェック情報を転送する,請求項11に記載のメモリバッファデバイス。
【請求項17】
前記回路は,第1のビット幅で前記第3のインターフェースを介して前記第1のエラーチェック情報を受信し,前記第1のビット幅より小さい第2のビット幅で前記第1のエラーチェック情報を送信することによって,前記第1のエラーチェック情報を転送する,請求項11に記載のメモリバッファデバイス。
【請求項18】
メモリコントローラであって,
第1のメモリチップとの間で第1のデータを転送するための第1のインターフェースと,
第2のメモリチップとの間で第2のデータを転送するための第2のインターフェースと,
第3のメモリチップとの間で前記第1のデータに対応する第1のエラーチェック情報を転送し,前記第3のメモリチップとの間で前記第2のデータに対応する第2のエラーチェック情報を転送するための第3のインターフェースと,
前記第1のエラーチェック情報または前記第2のエラーチェック情報の1つに対応する,前記第3のメモリチップ内の位置を示すエラーアドレスを決定する,回路であって,前記エラーアドレスは,前記第1のデータが前記第1のインターフェースを介して転送されているかどうか,または,前記第2のデータが前記第2のインターフェースを介して転送されているかどうかに応じて異なって決定される,回路と,
を備え,
前記回路は,前記第1のデータまたは前記第2のデータのうちの1つのデータ転送のための少なくとも1つのアドレスで前記第1のメモリチップまたは前記第2のメモリチップにアクセスし,前記エラーアドレスのビット値は,前記第1のデータが前記第1のインターフェースを介して転送されているものであれば前記アクセスしたアドレスの対応するビット値から反転され,前記エラーアドレスのビット値は,前記第2のデータが前記第2のインターフェースを介して転送されているものであれば前記アクセスしたアドレスの対応するビット値と同じである,メモリコントローラ。
【請求項19】
前記回路は,連続して第1のデータアドレスに,次いで,第2のデータアドレスにアクセスすることによって前記第1のデータを転送し,前記回路は,
前記第1のデータの転送が読み出し動作であれば,前記第1のデータアドレスにアクセスするのと実質的に同時に前記エラーアドレスにアクセスすること,
前記第1のデータの転送が書き込み動作であれば,前記第2のデータアドレスにアクセスするのと実質的に同時に前記エラーアドレスにアクセスすること
によって前記第1のエラーチェック情報を転送する,請求項18に記載のメモリコントローラ。
【請求項20】
第1のメモリチップとの間で第1のデータを転送すること,第2のメモリチップとの間で第2のデータを転送すること,第3のメモリチップとの間で前記第1のデータのための第1のエラーチェック情報を転送すること,および,前記第3のメモリチップとの間で前記第2のデータのための第2のエラーチェック情報を転送することをサポートする,メモリバッファデバイスにおける動作方法であって,
前記第1のメモリチップとの間で前記第1のデータを転送するかまたは第2のメモリチップとの間で前記第2のデータを転送するかについての指示を前記メモリバッファデバイスにおいて受信することと,
前記第1のメモリチップとの間で前記第1のデータを転送するかまたは前記第2のメモリチップとの間で前記第2のデータを転送するかについての指示に応答して,前記第1のエラーチェック情報または前記第2のエラーチェック情報の1つに対応する,前記第3のメモリチップ内の位置を示すエラーアドレスを決定することであって,前記エラーアドレスは,前記第1のデータが前記第1のメモリチップとの間で転送されるべきかどうか,または,前記第2のデータが前記第2のメモリチップとの間で転送されるべきかどうかに応じて異なって決定されることと
を含み,
データ転送のための少なくとも1つのアドレスを受信することをさらに含み,
前記エラーアドレスを決定することは,前記第1のデータが前記第1のメモリチップとの間で転送されるべきであれば前記受信したアドレスのビット値を反転させることと,前記第2のデータが前記第2のメモリチップとの間で転送されるべきであれば前記ビット値を保持することとを含む,方法。
【請求項21】
連続して第1のデータアドレスに,次いで,第2のデータアドレスにアクセスすることによって前記第1のメモリチップとの間で前記第1のデータを転送すること,および,
前記第1のデータの転送が読み出し動作に対応していれば,前記第1のデータアドレスにアクセスするのと実質的に同時に前記エラーアドレスにアクセスすること,
前記第1のデータの転送が書き込み動作に対応していれば,前記第2のデータアドレスにアクセスするのと実質的に同時に前記エラーアドレスにアクセスすること
によって前記第3のメモリチップとの間で前記第1のエラーチェック情報を転送する,請求項20に記載の方法。
【請求項22】
第1のビット幅で前記第1のエラーチェック情報を受信することと,前記第1のビット幅より大きい第2のビット幅で前記第3のメモリチップに前記第1のエラーチェック情報を送信することとをさらに含む,請求項20に記載の方法。
【請求項23】
第1のビット幅で前記第3のメモリチップから前記第1のエラーチェック情報を受信することと,前記第1のビット幅より小さい第2のビット幅で前記第1のエラーチェック情報を送信することとをさらに含む,請求項20に記載の方法。
【請求項24】
メモリチップと通信する方法であって,
第1のメモリチップとの間で第1のテータを転送することと,
第2のメモリチップとの間で第2のデータを転送することと,
第3のメモリチップとの間で前記第1のデータに対応する第1のエラーチェック情報を転送することと,
前記第3のメモリチップとの間で前記第2のデータに対応する第2のエラーチェック情報を転送することとを含み,
前記第1のエラーチェック情報または前記第2のエラーチェック情報の1つに対応する,前記第3のメモリチップ内の位置を示すエラーアドレスが,前記第1のデータが前記第1のメモリチップとの間で転送されているかどうか,または,前記第2のデータが前記第2のメモリチップとの間で転送されているかどうかに応じて異なって決定され,
データ転送のために少なくとも1つのアドレスが用いられ,前記エラーアドレスは,前記第1のデータが前記第1のメモリチップとの間で転送されているものであれば前記アクセスしたアドレスのビット値を反転させることによって,および,前記第2のデータが前記第2のメモリチップとの間で転送されているものであれば前記ビット値を保持すること
によって決定される,方法。
【請求項25】
前記第1のデータは,連続して第1のデータアドレスに,次いで,第2のデータアドレスにアクセスすることによって転送され,
前記第1のエラーチェック情報は,
前記第1のデータの転送が読み出し動作に対応していれば,前記第1のデータアドレスにアクセスするのと実質的に同時に前記エラーアドレスにアクセスすること,
前記第1のデータの転送が書き込み動作に対応していれば,前記第2のデータアドレスにアクセスするのと実質的に同時に前記エラーアドレスにアクセスすること
によって前記エラーチェック情報を転送する,請求項24に記載の方法。
【請求項26】
前記第1のメモリチップと前記第2のメモリチップは同じメモリランクに属する,請求項1記載のメモリモジュール。」


第3 引用文献,引用発明等

原査定の拒絶の理由に引用された引用文献1(特開昭64-21651号公報)には,図面とともに次の事項が記載されている。(下線は当審により付与。)

A.「(産業上の利用分野)
本発明はデータ処理などにおけるパリティビットを付加したメモリ装置に関する。
(従来の技術)
コンピュータの処理やデータ通信などで,その誤りを検出するため,データコードにパリティビットを付加してパリティチェックが行われている。
このパリティチェックを行うメモリ装置をRAMを用いて構成する場合,パリティチェックを行う例えば8ビットのデータ幅に1ビットのパリティビットを付加するために,従来はデータ用のRAMに対して1ビットのみのデータ入力およびデータ入力を有するRAMをパリティビット用として使用している。
第3図はこの種のメモリ装置の一例を示すブロック図であり,32k×8ビットのデータ用RAM2個に対して,64k×1ビットのパリティビット用のRAMを1個使用したものである。
同図において,11,12はデータ用RAM,13はパリティビット用のRAM,14はパリティビット発生回路,15は比較回路であり,データ用RAM11,12に8ビットのデータを書込み時に,このデータに対応して1ビットのパリティビットがRAM13のアドレスの対応位置に書込まれている。そして図示していないCPUの選択によりデータ用RAM11あるいは12より8ビットのデータが読出されるときは,このデータに対応するパリティビットが同時にRAM13から読出されて,比較回路15によってチェックされ,誤りが検出されたときはパリティアラームに信号を送るよう構成されている。」(第1頁左下欄第14行?第2頁左上欄第5行)

したがって,上記引用文献1には次の発明(以下,「引用発明」という。)が記載されていると認められる。

「データ処理などにおけるパリティビットを付加したメモリ装置であって,
コンピュータの処理やデータ通信などの誤りを検出するため,データコードにパリティビットを付加してパリティチェックを行うものであり,
上記パリティチェックを行うメモリ装置をRAMを用いて構成する場合,パリティチェックを行う例えば8ビットのデータ幅に1ビットのパリティビットを付加するために,データ用のRAMに対して1ビットのみのデータ入力およびデータ入力を有するRAMをパリティビット用として使用するものであり,
メモリ装置の一例として,32k×8ビットのデータ用RAM2個に対して,64k×1ビットのパリティビット用のRAMを1個使用し,
上記データ用RAMに8ビットのデータを書込む時に,このデータに対応して1ビットのパリティビットがRAMのアドレスの対応位置に書込まれ,
そして,CPUの選択によりデータ用RAMより8ビットのデータが読出されるときは,このデータに対応するパリティビットが同時にRAMから読出されて,比較回路によってチェックされ,誤りが検出されたときはパリティアラームに信号を送るよう構成されている,
メモリ装置。」


第4 対比・判断

1.本願発明1について
(1)対比
本願発明1と引用発明とを対比する。(下線は当審により付与。)

ア.引用発明である「メモリ装置」は,その構成として,「32k×8ビットのデータ用RAM2個に対して,64k×1ビットのパリティビット用のRAMを1個使用」するものであり,その上で,「データ用RAMに8ビットのデータを書込む時に,このデータに対応して1ビットのパリティビットがRAMのアドレスの対応位置に書込まれ」,「CPUの選択によりデータ用RAMより8ビットのデータが読出されるときは,このデータに対応するパリティビットが同時にRAMから読出されて,比較回路によってチェックされ,誤りが検出されたときはパリティアラームに信号を送る」ものであるから,2つの「32k×8ビット」の「データ用RAM」に対しては,それぞれ,「8ビットのデータ」が書込みまたは読出しがされ,1つの「64k×1ビット」の「パリティビット用のRAM」に対しては,上記「データに対応」する「1ビットのパリティビット」が書込みまたは読出しがされるものである。そして,上記「データに対応」する「1ビットのパリティビット」とは「64k」であって,2つの「32k」の「8ビットのデータ」にそれぞれ「対応」する各「パリティビット」をともに含むものと解されることから,上記「データに対応」する「1ビットのパリティビット」は,2つの「データ用RAM」に対してそれぞれ書込みまたは読出しされる2つの「8ビットのデータ」に,それぞれ「対応」する2つの「パリティビット」からなるものといえる。
そうすると,引用発明における,2つの「データ用RAM」に対してそれぞれ書込みまたは読出しされる2つの「8ビットのデータ」が,本願発明1における,「第1のデータ」,「第2のデータ」に相当し,また,引用発明における,1つの「パリティビット用のRAM」に対して書込みまたは読出しされる上記「データに対応」する「1ビットのパリティビット」に含まれる,上記2つの「8ビットのデータ」にそれぞれ「対応」する2つの「パリティビット」が,本願発明1における,「第1のデータに対応する第1のエラーチェック情報」,「第2のデータに対応する第2のエラーチェック情報」に相当するといえる。
そして,引用発明における,上記2つの「8ビットのデータ」が,それぞれ書込みまたは読出しされる,2つの「データ用RAM」が,本願発明1における,「第1のメモリチップ」,「第2のメモリチップ」に相当し,また,引用発明における,上記「データに対応」する「1ビットのパリティビット」が,書込みまたは読出しされる「パリティビット用のRAM」が,本願発明1における,「第3のメモリチップ」に相当するといえる。

イ.上記ア.でも検討のとおり,引用発明である「メモリ装置」は,「データ用RAMに8ビットのデータを書込む時に,このデータに対応して1ビットのパリティビットがRAMのアドレスの対応位置に書込まれ」,「CPUの選択によりデータ用RAMより8ビットのデータが読出されるときは,このデータに対応するパリティビットが同時にRAMから読出されて,比較回路によってチェックされ,誤りが検出されたときはパリティアラームに信号を送る」ものであるから,2つの「データ用RAM」,及び,「パリティビット用のRAM」に対し,2つの「8ビットのデータ」,及び,当該2つの「8ビットのデータ」にそれぞれ「対応」する2つの「パリティビット」からなる「1ビットのパリティビット」が,それぞれ,書込みまたは読出しされ,そしてそのためのデータまたはビットの転送がなされることから,引用発明は,当該転送のためのメモリ回路を当然に有しているものと解され,そして,引用発明の当該メモリ回路と,本願発明1の「メモリバッファ」とは,“メモリ回路”である点で共通するといえる。
そうすると,後記する点で相違するものの,本願発明1における,「前記第1のメモリチップとの間で第1のデータを転送し,前記第2のメモリチップとの間で第2のデータを転送し,前記第3のメモリチップとの間で前記第1のデータに対応する第1のエラーチェック情報を転送し,前記第3のメモリチップとの間で前記第2のデータに対応する第2のエラーチェック情報を転送する,メモリバッファ」と,引用発明における,「データ用RAMに8ビットのデータを書込む時に,このデータに対応して1ビットのパリティビットがRAMのアドレスの対応位置に書込」み,「CPUの選択によりデータ用RAMより8ビットのデータが読出されるときは,このデータに対応するパリティビットが同時にRAMから読出されて,比較回路によってチェックされ,誤りが検出されたときはパリティアラームに信号を送る」ために,2つの「データ用RAM」,及び,「パリティビット用のRAM」に,2つの「8ビットのデータ」,及び,当該2つの「8ビットのデータ」にそれぞれ「対応」する2つの「パリティビット」からなる「1ビットのパリティビット」を,それぞれ書込みまたは読出しするための,データまたはビットの転送を行うメモリ回路とは,“前記第1のメモリチップとの間で第1のデータを転送し,前記第2のメモリチップとの間で第2のデータを転送し,前記第3のメモリチップとの間で前記第1のデータに対応する第1のエラーチェック情報を転送し,前記第3のメモリチップとの間で前記第2のデータに対応する第2のエラーチェック情報を転送する,メモリ回路”である点で共通するといえる。

ウ.上記ア.のとおり,引用発明である「メモリ装置」は,複数のメモリデバイスであるRAMを含み,一方,本願発明1である「メモリモジュール」は,複数のメモリデバイスを含むメモリ装置であるといえるから,本願発明1である「メモリモジュール」と,引用発明である「メモリ装置」とは,“メモリ装置”といえる点で共通するといえる。

したがって,本願発明1と引用発明との間には,次の一致点,相違点があるといえる。

(一致点)
第1のメモリチップと,
第2のメモリチップと,
第3のメモリチップと,
前記第1のメモリチップとの間で第1のデータを転送し,前記第2のメモリチップとの間で第2のデータを転送し,前記第3のメモリチップとの間で前記第1のデータに対応する第1のエラーチェック情報を転送し,前記第3のメモリチップとの間で前記第2のデータに対応する第2のエラーチェック情報を転送する,メモリ回路と
を備える,
メモリ装置。

(相違点)
(相違点1)
メモリ回路に関し,
本願発明1は,「メモリバッファ」であるのに対し,
引用発明は,「メモリ装置」がバッファとして動作するか明記されていない点。

(相違点2)
本願発明1は,「前記メモリバッファは,前記第1のエラーチェック情報または前記第2のエラーチェック情報の1つに対応する,前記第3のメモリチップ内の位置を示すエラーアドレスを決定し,前記エラーアドレスは,前記第1のデータが前記第1のメモリチップとの間で転送されているかどうか,または,前記第2のデータが前記第2のメモリチップとの間で転送されているかどうかに応じて異なって決定され」るのに対し,
引用発明は,そのような構成を備えていない点。

(相違点3)
本願発明1は,「前記メモリバッファは,データ転送のための少なくとも1つのアドレスを受信し,前記第1のデータが前記第1のメモリチップとの間で転送されているものであれば前記受信したアドレスのビット値を反転させることによって,および,前記第2のデータが前記第2のメモリチップとの間で転送されているものであれば前記ビット値を保持することによって,前記受信したアドレスから前記エラーアドレスを決定する」のに対し,
引用発明は,そのような構成を備えていない点。

(相違点4)
本願発明1は,「メモリモジュール」であるのに対し,
引用発明は,「メモリ装置」であって,「メモリモジュール」としての構成を備えているとは特定されていない点。

(2)相違点についての判断

事案に鑑みて,上記相違点3について先に検討する。
相違点3に係る本願発明1における「前記メモリバッファは,データ転送のための少なくとも1つのアドレスを受信し,前記第1のデータが前記第1のメモリチップとの間で転送されているものであれば前記受信したアドレスのビット値を反転させることによって,および,前記第2のデータが前記第2のメモリチップとの間で転送されているものであれば前記ビット値を保持することによって,前記受信したアドレスから前記エラーアドレスを決定する」という構成は,上記引用文献1に記載されておらず,本願優先日前において当該技術分野の周知技術であるともいえない。
そうすると,引用発明に基づいて,相違点3に係る本願発明1の構成とすることは,当業者が容易になし得ることであるとはいえない。

したがって,本願発明1は,相違点1,2,4を検討するまでもなく,当業者であっても引用発明,引用文献1に記載された技術的事項,および周知技術に基づいて容易に発明できたものであるとはいえない。


2.本願発明2-10,26について

本願発明2-10,26は,本願発明1を減縮したもので,本願発明1の「前記メモリバッファは,データ転送のための少なくとも1つのアドレスを受信し,前記第1のデータが前記第1のメモリチップとの間で転送されているものであれば前記受信したアドレスのビット値を反転させることによって,および,前記第2のデータが前記第2のメモリチップとの間で転送されているものであれば前記ビット値を保持することによって,前記受信したアドレスから前記エラーアドレスを決定する」ことと同一の構成を備えるものであるから,本願発明1と同じ理由により,当業者であっても引用発明,引用文献1に記載された技術的事項,および周知技術に基づいて容易に発明できたものであるとはいえない。


3.本願発明11,18,20,24について

本願発明11,18,20,24は,本願発明1に対応するメモリバッファデバイス,メモリコントローラ,動作方法,通信する方法の発明であり,本願発明1の「前記メモリバッファは,データ転送のための少なくとも1つのアドレスを受信し,前記第1のデータが前記第1のメモリチップとの間で転送されているものであれば前記受信したアドレスのビット値を反転させることによって,および,前記第2のデータが前記第2のメモリチップとの間で転送されているものであれば前記ビット値を保持することによって,前記受信したアドレスから前記エラーアドレスを決定する」ことに対応する構成を備えるものであるから,本願発明1と同様の理由により,当業者であっても引用発明,引用文献1に記載された技術的事項,および周知技術に基づいて容易に発明できたものであるとはいえない。


3.本願発明12-17,19,21-23,25について

本願発明12-17,19,21-23,25は,それぞれ,本願発明11,18,20,24を減縮したもので,本願発明1の「前記メモリバッファは,データ転送のための少なくとも1つのアドレスを受信し,前記第1のデータが前記第1のメモリチップとの間で転送されているものであれば前記受信したアドレスのビット値を反転させることによって,および,前記第2のデータが前記第2のメモリチップとの間で転送されているものであれば前記ビット値を保持することによって,前記受信したアドレスから前記エラーアドレスを決定する」ことと同一の構成または対応する構成を備えるものであるから,本願発明1と同じ理由により,当業者であっても引用発明,引用文献1に記載された技術的事項,および周知技術に基づいて容易に発明できたものであるとはいえない。


第5 原査定の概要及び原査定についての判断

原査定は,請求項1-34について上記引用文献1に基づいて,当業者が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができないというものである。しかしながら,平成30年5月1日付け手続補正により補正された請求項1,11,18,20,24は,それぞれ「前記メモリバッファは,データ転送のための少なくとも1つのアドレスを受信し,前記第1のデータが前記第1のメモリチップとの間で転送されているものであれば前記受信したアドレスのビット値を反転させることによって,および,前記第2のデータが前記第2のメモリチップとの間で転送されているものであれば前記ビット値を保持することによって,前記受信したアドレスから前記エラーアドレスを決定する」という事項,または「前記メモリバッファは,データ転送のための少なくとも1つのアドレスを受信し,前記第1のデータが前記第1のメモリチップとの間で転送されているものであれば前記受信したアドレスのビット値を反転させることによって,および,前記第2のデータが前記第2のメモリチップとの間で転送されているものであれば前記ビット値を保持することによって,前記受信したアドレスから前記エラーアドレスを決定する」ことに対応する構成を有するものとなっており,上記のとおり,本願発明1-26は,上記引用発明,引用文献1に記載された技術的事項,および周知技術に基づいて,当業者が容易に発明できたものではない。したがって,原査定を維持することはできない。


第6 当審拒絶理由について

1.特許法第36条第6項第2号について

(1)当審では,請求項1における「前記メモリバッファは,データ転送のための少なくとも1つのアドレスを受信し,前記第1のデータが前記第1のメモリチップで転送されているものであれば前記受信したアドレスのビット値を反転させることによって,および,前記第2のデータが前記第2のメモリチップで転送されているものであれば前記ビット値を保持することによって,前記受信したアドレスから前記エラーアドレスを決定する」における「データ転送のための少なくとも1つのアドレス」との記載は,発明の詳細な説明の記載を踏まえると,「第1のデータが前記第1のメモリチップで転送されているものであ」る場合は,スレッドT0に対するデータ転送のためのデータアドレスを指し,また,「第2のデータが前記第2のメモリチップで転送されているものであ」る場合は,スレッドT1に対するデータ転送のためのデータアドレスを指すものと解されるが,例えば,「第1のデータが前記第1のメモリチップで転送されているものであ」る場合について,【図2A】に着目すると,「アドレスのビット値を反転」した関係になっておらず,そうすると,請求項1における「データ転送のための少なくとも1つのアドレス」が,「第1のデータが前記第1のメモリチップで転送されているものであ」る場合において,具体的にどのようなアドレスを指しているのか不明であり,同様に,「第2のデータが前記第2のメモリチップで転送されているものであ」る場合についても,【図2A】に着目すると,「ビット値を保持」した関係になっておらず,そうすると,請求項1における「データ転送のための少なくとも1つのアドレス」が,「第2のデータが前記第2のメモリチップで転送されているものであ」る場合において,具体的にどのようなアドレスを指しているのか不明であるとの拒絶の理由を通知しているが,平成30年5月1日付けの意見書における,『請求項1の「前記第1のデータが前記第1のメモリチップとの間で転送されているもの」とは,審判官殿がご指摘なさる一実施例に対比すると,スレッドT0に対応するものではなく,スレッドT1に対応するデータ転送のためのデータアドレスを指すものであり,他方で,請求項1の「前記第2のデータが前記第2のメモリチップとの間で転送されているもの」とは,スレッドT1に対応するものではなく,スレッドT0に対応するデータ転送のためのデータアドレスを指すものです。そして,審判官殿が拒絶理由通知書において一実施例と対比してご説明なさるように,スレッドT1に対応するものが,アドレスのビット値を反転させるものであり,他方で,スレッドT0に対応するものが,アドレスのビット値を保持するものであることは,本出願の明細書に接した当業者に理解し得るものです。』との釈明により解消した。

(2)また,当審では,請求項1における「第1のメモリチップで第1のデータを転送し」との記載は,「第1のメモリチップ」が「第1のデータ」をどこかに転送することを意味するのか,或いは,「第1のメモリチップ」との間で「第1のデータ」を転送することを意味するのか不明であるとの拒絶の理由を通知しているが,平成30年5月1日付けの補正において,「第1のメモリチップとの間で第1のデータを転送し」(下線は補正箇所。以下,同じ。)などと補正された結果,この拒絶の理由は解消した。

(3)また,当審では,請求項18における「前記回路は,前記第1のデータまたは前記第2のデータのうちの1つのデータ転送のための少なくとも1つのアドレスでアクセスし」との記載は,「回路」が「1つのアドレスでアクセス」するアクセス先が記載されておらず,「回路」が「1つのアドレス」を用いていずれの構成に対しアクセスしているのか,日本語として不明であるとの拒絶の理由を通知しているが,平成30年5月1日付けの補正において,「前記回路は,前記第1のデータまたは前記第2のデータのうちの1つのデータ転送のための少なくとも1つのアドレスで前記第1のメモリチップまたは前記第2のメモリチップにアクセスし」と補正された結果,この拒絶の理由は解消した。

(4)また,当審では,請求項24における「少なくとも1つのアドレスはデータ転送の間にアクセスされ」との記載は,「少なくとも1つのアドレス」が「アクセス」される対象であることを意味するのか,或いは,メモリチップのデータに「アクセス」するために「少なくとも1つのアドレス」が用いられることを意味するにとどまるのか,日本語として不明であるとの拒絶の理由を通知しているが,平成30年5月1日付けの補正において,「データ転送のために少なくとも1つのアドレスが用いられ」と補正された結果,この拒絶の理由は解消した。


2.特許法第36条第4項第1号について

当審では,請求項1における「前記メモリバッファは,データ転送のための少なくとも1つのアドレスを受信し,前記第1のデータが前記第1のメモリチップで転送されているものであれば前記受信したアドレスのビット値を反転させることによって,および,前記第2のデータが前記第2のメモリチップで転送されているものであれば前記ビット値を保持することによって,前記受信したアドレスから前記エラーアドレスを決定する」との記載に関し,発明の詳細な説明は,第1のデータ転送と第2のデータ転送とで共有される,エラーアドレス情報用の第3のメモリチップにおいて,第1のデータ転送に伴うエラーアドレス情報の格納領域と,第2のデータ転送に伴うエラーアドレス情報の格納領域とが,どのようなエラーアドレス情報決定によっても重複することがないことが明確に記載されていないから,どのようにしてスレッド間のアドレス競合を回避できるようにエラーアドレスの決定を行うのか,当業者が実施できる程度に明確かつ十分に記載されているとはいえないとの拒絶の理由を通知しているが,平成30年5月1日付けの意見書における,『本願の発明の詳細な説明の段落0012の記載等に接した当業者からすれば,第3のメモリチップにおいて第1のデータ転送に伴うエラーアドレス情報の格納領域と,第2のデータ転送に伴うエラーアドレス情報の格納領域とは重複するものではないことが理解し得るものである』との釈明により解消した。


第7 むすび

以上のとおり,本願発明1-26は,当業者が引用発明,引用文献1に記載された技術的事項,および周知技術に基づいて容易に発明をすることができたものではない。
したがって,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2018-06-04 
出願番号 特願2012-180750(P2012-180750)
審決分類 P 1 8・ 121- WY (G06F)
P 1 8・ 536- WY (G06F)
P 1 8・ 537- WY (G06F)
最終処分 成立  
前審関与審査官 滝谷 亮一、後藤 彰  
特許庁審判長 辻本 泰隆
特許庁審判官 仲間 晃
須田 勝巳
発明の名称 メモリデバイス群間でのチェックビットメモリデバイスの共有  
代理人 佐藤 睦  
代理人 稲葉 良幸  
代理人 大貫 敏史  

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