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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1342906
審判番号 不服2017-8229  
総通号数 225 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-09-28 
種別 拒絶査定不服の審決 
審判請求日 2017-06-07 
確定日 2018-08-08 
事件の表示 特願2015-117622「金属ゲートとストレッサーを有するゲルマニウムフィンFET」拒絶査定不服審判事件〔平成27年 9月 3日出願公開、特開2015-159339〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,平成22年(2010年)9月22日の出願(パリ条約による優先権主張 2009年9月24日(以下,左の日を「本願優先日」という。),米国,2010年7月7日,米国)である特願2010-211635号の一部を平成25年7月10日に新たな出願である特願2013-144426号とし,さらにその一部を平成27年6月10日に新たな出願としたものであって,その手続の経緯は以下のとおりである。
平成27年 6月10日 審査請求
平成28年 5月19日 拒絶理由通知
平成28年 8月24日 意見書・手続補正
平成29年 1月31日 拒絶査定
平成29年 6月 7日 審判請求・手続補正

第2 補正の却下の決定
[補正却下の決定の結論]
審判請求と同時にされた手続補正(以下,「本件補正」という。)を却下する。
[理由]
1 補正の内容
本件補正により,本件補正前の特許請求の範囲の請求項1は,本件補正後の請求項1へ補正された。
(1)本件補正前
本件補正前の,特許請求の範囲の請求項1の記載は次のとおりである。
「【請求項1】
半導体基板の直上の複数のゲルマニウムフィンであって,これらのゲルマニウムフィンは互いに物理的に分離することと,
前記複数のゲルマニウムフィンの上面と側壁上に配置されたゲートスタックと,
前記ゲートスタックの両側にそれぞれ隣接する第一一体化ソース/ドレイン領域及び第二一体化ソース/ドレイン領域と,を備えたフィン電界効果トランジスタ(FinFET)において,
前記第一一体化ソース/ドレイン領域は,前記複数のゲルマニウムフィンと接触すると共に,前記複数の第二一体化ソース/ドレイン領域は,前記複数のゲルマニウムフィンと接触することを特徴とするフィン電界効果トランジスタ。」
(2)本件補正後
本件補正後の,特許請求の範囲の請求項1の記載は,次のとおりである。(当審注。補正個所に下線を付した。下記(3)も同じ。)
「【請求項1】
半導体基板の直上の複数のゲルマニウムフィンであって,これらのゲルマニウムフィンは互いに物理的に分離し,純ゲルマニウムで形成されることと,
前記複数のゲルマニウムフィンの上面と側壁上に配置されたゲートスタックと,
前記ゲートスタックの両側にそれぞれ隣接する第一一体化ソース/ドレイン領域及び第二一体化ソース/ドレイン領域と
を備えたフィン電界効果トランジスタ(FinFET)において,
前記第一一体化ソース/ドレイン領域は,前記複数のゲルマニウムフィンと接触すると共に,前記第二一体化ソース/ドレイン領域は,前記複数のゲルマニウムフィンと接触すすることを特徴とするフィン電界効果トランジスタ。」
(3)本件補正事項
本件補正は,請求項1に記載された「ゲルマニウムフィン」について「純ゲルマニウムで形成される」と限定する補正(以下,この補正事項を「本件補正事項」という。)を含むものである。
2 補正の適否
本件補正事項は,新規事項を追加するものではないから特許法17条の2第3項の規定に適合し,特許請求の範囲の減縮を目的とするから,同条4項の規定に適合し,同条5項2号に掲げるものに該当する。
そこで,本件補正後の請求項1に記載された発明(以下,「本願補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか否か(特許法第17条の2第6項で準用する同法第126条第7項)につき,さらに検討する。
(1)本願補正発明
本願補正発明は,本件補正後の請求項1に記載された,次のとおりのものと認める。ただし,「接触すすること」は「接触すること」の誤記と認める。
「【請求項1】
半導体基板の直上の複数のゲルマニウムフィンであって,これらのゲルマニウムフィンは互いに物理的に分離し,純ゲルマニウムで形成されることと,
前記複数のゲルマニウムフィンの上面と側壁上に配置されたゲートスタックと,
前記ゲートスタックの両側にそれぞれ隣接する第一一体化ソース/ドレイン領域及び第二一体化ソース/ドレイン領域と
を備えたフィン電界効果トランジスタ(FinFET)において,
前記第一一体化ソース/ドレイン領域は,前記複数のゲルマニウムフィンと接触すると共に,前記第二一体化ソース/ドレイン領域は,前記複数のゲルマニウムフィンと接触することを特徴とするフィン電界効果トランジスタ。」
(2)引用文献1の記載
ア 引用文献1
原査定の拒絶の理由に引用された,特表2009-517867号公報(以下,「引用文献1」という。)には,図面とともに,次の記載がある。(下線は,当審で付加した。以下同じ。)
(ア)「【背景技術】
【0001】
基板上の回路デバイス(例えば,半導体基板上の集積回路(IC)トランジスタ,抵抗器,コンデンサなど)の性能が向上したことは,典型的にこれらデバイスの設計,製造,動作において考慮される主たる要素である。例えば,相補型金属酸化膜半導体(CMOS)で利用されるようなものなどの金属酸化物半導体(MOS)トランジスタ半導体デバイスの設計,製造,あるいは形成においては,N-型MOSデバイス(NMOS)チャネル中の負電荷の電子の移動度が増し,P-型MOSデバイス(PMOS)チャネル中の正電荷の正孔の運動が増すことがしばしば望ましい。」
(イ)「【0018】
応力を加えられたチャネルを持つ非平面マルチゲート(トライゲートなど)のトランジスタおよびその製造方法を開示する。トランジスタは半導体本体のリセス内に応力材料を含み,チャネル領域に応力を与えてキャリア移動度を向上させてよい。さらにキャリア移動度が高まるとトランジスタドライブ電流が増加する。本発明の一実施形態においては,チャネル領域に隣接する半導体本体の全ての側面のリセス内に応力材料が形成されてよい。これによりチャネルの全ての側面に応力がかかることになり,広域において応力がかけられデバイス性能が向上する。半導体本体は,絶縁膜上半導体(SOI)基板ではない半導体基板から形成されてもよい。
【0019】
図1aは本発明の一実施形態の半導体デバイス100を示す断面側面図である。図1aの断面側面図はZ-Y平面が画定する平面で切断されている。他の図面はZ?Y平面に垂直なZ-X平面における断面側面図であってよい。またその他の図面はX,Y,Z全ての三次元を示す斜視図であってよい。ここでは,デバイス100の「長さ」はY方向で測定され,「幅」はX方向で測定され,「高さ」はZ方向で測定される。
【0020】
幾らかの実施形態においてデバイス100は,基板102上に形成されるマルチゲートトランジスタであってよい。ここに示す実施形態において,デバイス100はトライゲートトランジスタとして示されるが,他の実施形態においては,デバイス100は他の種類のトランジスタあるいは他のデバイスであってもよい。基板102は,半導体デバイスを構築しうる基礎としての役目を果たす任意の材料を含んでよい。基板102は,シリコンを含む基板102であってよい。一実施形態においては,シリコン基板102は単結晶シリコン,ガリウム砒化物,あるいは別の適切な材料などの半導体材料を含んでよい。幾らかの実施形態においては,基板102はバルク半導体基板102であってSOI基板ではなくてよい。つまり基板102は,SOI基板には存在する埋め込み酸化層を含まなくてよい。一実施形態においては,基板102は格子構造および格子間隔を持つ結晶格子を持つ半導体材料を含んでよい。
【0021】
デバイス100は本体118(幾らかの実施形態においては「フィン」と称されることもある)を含んでよい。本体118は,図1の実施形態に示されるように,基板102の領域であってよい。他の実施形態においては,本体118は基板102とは異なる層であってよい。一実施形態においては,本体118は上面と複数の側壁とを持ち,デバイス100の幾らかの他の部分上に突出してフィンの形をしていてよい。一実施形態においては,本体118は格子構造および格子間隔を持つ結晶格子を持つ半導体材料を含んでよい。
本体118は単に基板102の一領域であってよいので,本体118は本体102と同じ格子構造および格子間隔を持つ同じ結晶構造を持ってよい。本体118はフィンの形をしていてよく,長さ150を持ってよい。
【0022】
本体108上にはゲート誘電体層104があってよい。ゲート誘電体層104は任意の適切な種類の誘電体材料を含んでよい。本発明の一実施形態においては,ゲート誘電体層104は,二酸化ケイ素(SiO_(2)),酸窒化ケイ素(SiO_(X)N_(y))あるいは窒化ケイ素(Si_(3)N_(4))誘電体層104であってよい。本発明の別の実施形態においては,ゲート誘電体層104は,金属酸化誘電体などの高Kゲート誘電体層(high-K gate dielectric layer)であってよく,これらに限られないが五酸化タンタル(Ta_(2)O_(5))HfO_(2),ZrO_(2),および酸化チタン(TiO_(2))などの材料を含んでよい。
【0023】
ゲート電極106およびゲート誘電体層104があってよい。ゲート電極106は任意の適切なゲート電極材料で形成されてよい。一実施形態においては,ゲート電極106はポリシリコンを含んでよく,ドープされてよい。ゲート電極106は他の実施形態においては金属ゲート電極であってよく,タングステン,タンタル,チタニウム,あるいはそれらの窒化物などの材料,合金あるいは別の材料を含んでよい。ゲート電極106の下には,本体118のチャネル領域114があってよい。
【0024】
ゲート電極106上にはハードマスク層108があってよい。ハードマスク層108は,ゲート電極108のパターニングに適した任意の材料を含んでよい。
【0025】
スペーサ110が,ゲート誘電体層104,ゲート電極106,およびハードマスク層108に隣接していてよい。スペーサ110は,窒化ケイ素,窒化アルミニウム,あるいは別の材料などの任意の適切な材料を含んでよい。幾らかの実施形態においては,スペーサ110の上面はハードマスク層108の上面ほど高くなくてよい。
【0026】
本体118のゲート電極106の両側面のリセスには,ソースおよびドレイン材料112があってよい。ソースおよびドレイン材料112は,本体118の格子構造と略同じ格子構造を持ってよく,本体の格子間隔とは異なる格子間隔を持ってよい。ソースおよびドレイン材料112はこうしてチャネル領域114内にストレインを生じ,デバイス100の性能を向上させてよい。例えば,ソースおよびドレイン材料112は本体118の材料より大きい格子間隔を持ってよく,これによりチャネル領域114には圧縮応力が生じる。この圧縮応力はP-型MOSデバイス(PMOS)チャネルの正電荷の正孔の運動を増加させることで性能を向上させてよい。別の実施形態においては,ソースおよびドレイン材料112は本体118の材料よりも格子間隔が小さくてよく,こうするとチャネル領域114に引張応力を生じる。この引張応力は,N-型MOSデバイス(NMOS)チャネルの負電荷の電子の運動を増加させることで性能を向上させてよい。ソースおよびドレイン材料112は,シリコンゲルマニウム(SiGe),シリコンカーバイド(SiC),ニッケルシリサイド(NiSi),チタニウムシリサイド(TiSi_(2)),コバルトシリサイド(CoSi_(2)),あるいはチャネル領域114に応力を加える他の適切な材料を含んでよい。デバイス100がソース130およびドレイン132を含む実施形態においては,ソースおよびドレイン材料112はソース130およびドレイン132の全てあるいは一部を含んでよい。」
(ウ)「【0055】
一実施形態においては,応力材料112はエピタキシャル形成されてよいが,他の工程を利用することもできる。図12に示すように,エピタキシャル形成されるソースおよびドレイン材料112はフィン118を含んでいたボリュームを越えてよい。他の実施形態においては,応力材料112はフィン118の上面に対して略共平面性を有してよい。」
イ 引用発明1
前記アより,引用文献1には,次の発明(以下,「引用発明1」という。)が記載されていると認められる。
「基板上に形成されるマルチゲートトランジスタであって,本体を含み,本体は基板の領域であり,本体は上面と複数の側壁とを持ち突出してフィンの形をしており,ゲート電極およびゲート誘電体層があり,ゲート電極の下には本体のチャネル領域があり,本体のゲート電極の両側面のリセスには,ソースおよびドレイン材料があること。」
(3)引用文献2の記載
ア 引用文献2
原査定の拒絶の理由に引用された,特表2007-524240号公報(以下,「引用文献2」という。)には,図面とともに,次の記載がある。
(ア)「【技術分野】
【0001】
本発明は集積回路素子の製造方法に係り,特に均一な臨界寸法を有する少なくとも一つのアクティブパターンで構成されて,向上した性能を示すマルチゲートトランジスタの製造方法及びマルチゲートトランジスタに関する。」
(イ)「【0020】
図5は本発明の一実施形態によるマルチゲートトランジスタの製造方法のフローチャートである。図6は本発明の一実施形態によるマルチゲートトランジスタの製造方法に適用されるレイアウトであって,図7ないし図17は本発明の一実施形態によるマルチゲートトランジスタの製造工程中間段階構造の概略的な斜視図である。
(中略)
【0023】
図6のアクティブパターン(AP)イメージが転写されたフォトレジストパターン110を半導体層102上に形成する。図7及び図8を参照すると,フォトレジストパターン110をエッチングマスクとして用いて半導体層102をエッチングしてチャネル領域が形成される複数のアクティブパターン102aを形成する(図5のS1段階)。
(中略)
【0029】
図12及び図13を参照すると,エピタキシャルマスク117aにより露出したアクティブパターン102aから延長されたエピタキシ構造121を成長させる(図5のS3段階)。シリコン物質を含むアクティブパターン102aの露出した領域からシリコンのような半導体物質が成長する。
【0030】
本発明の一実施形態で,エピタキシ構造121の厚さは2個の隣接したアクティブパターン102aが相互に接触できるようにする厚さに調節される。したがって,エピタキシ構造121の厚さはアクティブパターン102aのピッチによって決定される。望ましくは。隣接したアクティブパターン102a間のスペースの半分以上の厚さでエピタキシ構造121を形成する。
(中略)
【0042】
図16に例示されているように,エピタキシ構造121にソース及びドレインを形成する(図5のS6段階)。例えば,ゲート電極122aの一端に沿って相互に接触するエピタキシ構造121の第1セットはトライゲートトランジスタのソースを形成するのに使われる。この場合,ゲート電極122aの他端に沿って相互に接触するエピタキシ構造121の第2セットはトライゲートトランジスタのドレインを形成するのに使われる。ソース及びドレインは図16に例示されているようにゲート電極122aにより露出するアクティブ構造(AS)の露出した領域にイオンを注入して形成する。
【0043】
トライゲートトランジスタはアクティブ構造(AS)で構成されたソース,ドレイン及びチャネル領域を含む。以後,図17に例示されているように,層間絶縁膜(図示せず)を形成して,通常の工程を用いてソース/ドレイン領域と接触するコンタクトプラグ137,及びゲート電極122aと接触するコンタクトプラグ135を形成する。続いて,コンタクトプラグ135,137と連結される上部配線140を形成する。
【0044】
本発明の一実施形態によれば,チャネル領域を具備するアクティブパターン102aの中央部が均一な臨界寸法を有するのでトライゲートトランジスタの性能を向上させることができる。また,欠陥密度が小さくてドーピング濃度の自由な調節が可能なエピタキシ構造121が使われてソース/ドレイン及びこの領域に形成されるコンタクトの特性を向上させることができる。」
イ 引用発明2
前記アより,引用文献2には,次の発明(以下,「引用発明2」という。)が記載されていると認められる。
「集積回路素子としてのマルチゲートトランジスタにおいて,チャネル領域が形成される複数のアクティブパターンが形成され,アクティブパターンから延長されたエピタキシ構造を成長させ,隣接したアクティブパターン間のスペースの半分以上の厚さでエピタキシ構造が形成され,ゲート電極の一端に沿って相互に接触するエピタキシ構造の第1セットはトライゲートトランジスタのソースを形成し,ゲート電極の他端に沿って相互に接触するエピタキシ構造の第2セットはトライゲートトランジスタのドレインを形成すること。」
(4)引用文献3の記載
ア 引用文献3
原査定の拒絶の理由に引用された,国際公開第2008/144206号(以下,「引用文献3」という。)には,図面とともに,次の記載がある。(訳は対応する特表2010-527153号公報による。)
(ア)「FIELD OF THE INVENTION
The invention is in the field of Semiconductor Devices.
DESCRIPTION OF RELATED ART
For the past several years, the performance of semiconductor devices, such as Metal Oxide Semiconductor Field-Effect Transistors (MOS-FETs), has been greatly enhanced by the incorporation of strained channel regions into the active portions of a semiconductor substrate, e.g. the use of compressively strained silicon channel regions to enhance hole mobility in P-type Metal Oxide Semiconductor Field-Effect Transistors (PMOS-FETs). The presence of such strained channel regions may greatly enhance the rate at which charge migrates in a channel when a semiconductor device is in an ON state.」(1頁4-13行)
(訳:技術分野
本発明は半導体デバイスの分野に属する。
背景技術
過去数年の間に,例えばP型金属酸化物半導体電界効果トランジスタ(PMOS-FET)において正孔移動度を高めるために圧縮歪みシリコンチャネル領域を用いるといった,半導体基板のアクティブ部への歪みチャネル領域の組み込みにより,例えば金属酸化物半導体電界効果トランジスタ(MOS-FET)等の半導体デバイスの性能が急激に向上されてきた。このような歪みチャネル領域の存在は,半導体デバイスがオン(ON)状態にあるときに電荷がチャネル内で移動する速度を大いに高め得る。)
(イ)「Semiconductor device 200 may be any semiconductor device incorporating a gate, a channel region and a pair of source/drain regions. In accordance with an embodiment of the present invention, semiconductor device 200 is selected from the group consisting of a planar MOS-FET, a memory transistor or a Microelectromechanical System (MEMS). In one embodiment, semiconductor device 200 is a planar MOS-FET and is an isolated device or is one device in a plurality of nested devices. In a specific embodiment, semiconductor device 200 is a planar isolated PMOS-FET having isolation regions 214 on either side of strain-inducing epitaxial source/drain regions 208, as depicted in Figure 2. As will be appreciated for the typical integrated circuit, both N- and P-channel transistors may be fabricated on a single substrate to form a CMOS integrated circuit.
Substrate 202 and, hence, channel region 204 may be comprised of any semiconductor material that can withstand a manufacturing process and in which charge can migrate. In an embodiment, substrate 202 is comprised of a crystalline silicon, silicon/germanium or germanium layer doped with a charge carrier, such as but not limited to phosphorus, arsenic, boron or a combination thereof.
(中略)
The strain-inducing epitaxial source/drain regions 208 may be comprised of a low defect density mono-crystalline film having a lattice constant different than the lattice constant of substrate 202. The lattice constants are based on the atomic spacings and the unit cell orientations within each of the channel region 204 and the strain-inducing epitaxial source/drain regions 208. Thus, a pair of semiconductor regions formed within a crystalline substrate and having a lattice constant different than that of the crystalline substrate may impart a uniaxial strain to the portion of the crystalline substrate in between the pair of semiconductor regions. For example, in accordance with an embodiment of the present invention, the lattice constant of strain-inducing epitaxial source/drain regions 208 is larger than the lattice constant of channel region 204 and imparts a uniaxial compressive strain to the lattice of channel region 204. Thus, when the lattice constant of strain- inducing epitaxial source/drain regions 208 is larger than the lattice constant of channel region 204, the lattice-forming atoms of the strain-inducing epitaxial source/drain regions 208 are pushed together from their normal resting state and induce a compressive strain on channel region 204 as they attempt to relax. In a specific embodiment, this uniaxial compressive strain invoked on channel region 204 increases hole mobility in channel region 204. In an alternative embodiment of the present invention, the lattice constant of strain-inducing epitaxial source/drain regions 208 is smaller than the lattice constant of channel region 204 and imparts a uniaxial tensile strain to the lattice of channel region 204. Thus, when the lattice constant of strain-inducing epitaxial source/drain regions 208 is smaller than the lattice constant of channel region 204, the lattice-forming atoms of the strain-inducing epitaxial source/drain regions 208 are pulled apart from their normal resting state and induce a tensile strain on channel region 204 as they attempt to relax. In a specific embodiment, this uniaxial tensile strain invoked on channel region 204 increases electron mobility in channel region 204.
Strain-inducing epitaxial source/drain regions 208 may be comprised of any material having a lattice constant different than the lattice constant of channel region 204 and having a resistivity sufficiently low to mitigate parasitic resistance. In one embodiment, channel region 204 is comprised of Si_(x)Ge_(1-x) and strain-inducing epitaxial source/drain regions 208 are comprised of Si_(y)Ge_(1-y) where 0 ≦ x, y ≦ 1 and x≠y. 」(4頁27行-6頁21行)
(訳:半導体デバイス200は,ゲート,チャネル領域及び一対のソース/ドレイン領域を組み込んだ如何なる半導体デバイスであってもよい。本発明の一実施形態によれば,半導体デバイス200は,プレーナMOS-FET,メモリトランジスタ及び微小電気機械システム(MEMS)からなる群から選択される。一実施形態において,半導体デバイス200はプレーナMOS-FETであり,単独のデバイス,又は複数の入れ子にされたデバイス内の1つのデバイスである。特定の一実施形態において,半導体デバイス200は,図2に示すような,歪み誘起エピタキシャルソース/ドレイン領域208のそれぞれの側に分離領域214を有する単独のプレーナPMOS-FETである。典型的な集積回路に対して認識されるように,CMOS集積回路を形成するように,単一の基板上にNチャネルトランジスタ及びPチャネルトランジスタの双方が製造されてもよい。
基板202,故に,チャネル領域204は,製造プロセスに耐えることが可能で且つ電荷が移動可能な如何なる半導体材料を有していてもよい。一実施形態において,基板202は,例えば以下に限られないがリン,ヒ素,ボロン又はそれらの組み合わせ等の,電荷キャリアでドープされた,結晶シリコン,シリコン/ゲルマニウム,又はゲルマニウムの層を有する。
(中略)
歪み誘起エピタキシャルソース/ドレイン領域208は,基板202の格子定数と異なる格子定数を有する低欠陥密度の単結晶膜を有する。格子定数は,チャネル領域204及び歪み誘起エピタキシャルソース/ドレイン領域208の各々内の原子間隔と単位格子方位とに基づく。故に,結晶基板内に形成され且つ該結晶基板の格子定数と異なる格子定数を有する一対の半導体領域は,該一対の半導体領域の間の結晶基板部分に一軸性歪みを与え得る。例えば,本発明の一実施形態によれば,歪み誘起エピタキシャルソース/ドレイン領域208の格子定数は,チャネル領域204の格子定数より大きく,チャネル領域204の格子に一軸性の圧縮歪みを与える。故に,歪み誘起エピタキシャルソース/ドレイン領域208の格子定数がチャネル領域204の格子定数より大きいとき,歪み誘起エピタキシャルソース/ドレイン領域208の格子形成原子は,それらの通常の静止状態から押し出される。そして,それらは緩和しようとして,チャネル領域204に圧縮歪みを誘起する。特定の一実施形態において,チャネル領域204に引き起こされたこの一軸性圧縮歪みは,チャネル領域204内の正孔移動度を増大させる。本発明の代替的な一実施形態においては,歪み誘起エピタキシャルソース/ドレイン領域208の格子定数は,チャネル領域204の格子定数より小さく,チャネル領域204の格子に一軸性の引っ張り歪みを与える。故に,歪み誘起エピタキシャルソース/ドレイン領域208の格子定数がチャネル領域204の格子定数より小さいとき,歪み誘起エピタキシャルソース/ドレイン領域208の格子形成原子は,それらの通常の静止状態から引き離される。そして,それらは緩和しようとして,チャネル領域204に引っ張り歪みを誘起する。特定の一実施形態において,チャネル領域204に引き起こされたこの一軸性引っ張り歪みは,チャネル領域204内の電子移動度を増大させる。
歪み誘起エピタキシャルソース/ドレイン領域208は,チャネル領域204の格子定数と異なる格子定数を有し且つ寄生抵抗を低減するのに十分な低さの抵抗率を有する如何なる材料を有していてもよい。一実施形態において,チャネル領域204はSi_(x)Ge_(1-x)を有し,歪み誘起エピタキシャルソース/ドレイン領域208はSi_(y)Ge_(1-y)を有する。ただし,0≦x,y≦1,且つx≠yである。)
イ 引用発明3
前記アより,引用文献3には,次の発明(以下,「引用発明3」という。)が記載されていると認められる。
「半導体デバイスにおいて,基板,すなわちチャネル領域はゲルマニウムの層を有し,歪み誘起エピタキシャルソース/ドレイン領域は,チャネル領域の格子定数と異なる格子定数を有し,チャネル領域に引き起こされた一軸性圧縮歪みはチャネル領域内の正孔移動度を増大させ,チャネル領域に引き起こされた一軸性引っ張り歪みはチャネル領域内の電子移動度を増大させること。」
(5)本願補正発明と引用発明1との対比
ア 引用発明1の「本体」は,「フィンの形をしており」「基板上に形成されるマルチゲートトランジスタ」を構成するから,本願補正発明の「半導体基板の直上の複数のゲルマニウムフィン」と,「半導体基板の直上のフィン」である点で共通する。
イ 引用発明1の「ゲート電極およびゲート誘電体層」は「ゲート電極の下には本体のチャネル領域があり」とあるからチャネル領域を形成するためのものであり,かつ「本体は上面と複数の側壁とを持ち」「マルチゲートトランジスタ」を構成するものであるから,同「ゲート電極およびゲート誘電体層」は本願補正発明の「前記フィンの上面と側壁上に配置されたゲートスタック」を満たす。
ウ 引用発明1の「ソースおよびドレイン材料」は,「本体のゲート電極の両側面のリセスに」あるから,下記相違点1を除いて,本願補正発明の「前記ゲートスタックの両側にそれぞれ隣接する第一ソース/ドレイン領域及び第二ソース/ドレイン領域」を満たす。
エ 引用発明1の「マルチゲートトランジスタ」は,下記相違点1及び2を除いて,本願補正発明の「フィン電界効果トランジスタ」に相当する。
オ すると,本願補正発明と引用発明1とは,下記カの点で一致し,下記キの点で相違する。
カ 一致点
「半導体基板の直上のフィンと,
前記フィンの上面と側壁上に配置されたゲートスタックと,
前記ゲートスタックの両側にそれぞれ隣接する第一ソース/ドレイン領域及び第二ソース/ドレイン領域と
を備えたフィン電界効果トランジスタ(FinFET)。」
キ 相違点
(ア)相違点1
本願補正発明では,「フィン」は「複数」あり「互いに物理的に分離し」ており,さらに「第一ソース/ドレイン領域及び第二ソース/ドレイン領域」はそれぞれ「一体化」しており,「前記第一一体化ソース/ドレイン領域は,前記複数のゲルマニウムフィンと接触すると共に,前記第二一体化ソース/ドレイン領域は,前記複数のゲルマニウムフィンと接触する」のに対し,引用発明1では「本体」は一つで「ソースおよびドレイン材料」は一体化していない点。
(イ)相違点2
本願補正発明では「フィン」は「ゲルマニウムフィン」であり「純ゲルマニウムで形成される」のに対し,引用発明1ではそうではない点。
(6)相違点についての検討
ア 相違点1について
引用発明1は集積回路に用いることが前提とされており(前記(2)ア(ア)),集積度を高めることは当業者が通常目指すべきことである。そして,引用発明2は「集積回路素子としてのマルチゲートトランジスタ」に関して「均一な臨界寸法を有し向上した性能を示す」(前記(3)ア(ア))ために「チャネル領域が形成される複数のアクティブパターンが形成され,アクティブパターンから延長されたエピタキシ構造を成長させ,隣接したアクティブパターン間のスペースの半分以上の厚さでエピタキシ構造が形成され,ゲート電極の一端に沿って相互に接触するエピタキシ構造の第1セットはトライゲートトランジスタのソースを形成し,ゲート電極の他端に沿って相互に接触するエピタキシ構造の第2セットはトライゲートトランジスタのドレインを形成する」ものであり,ここで「アクティブパターン間のスペースの半分以上の厚さでエピタキシ構造が形成され」れば「エピタキシ構造」は当然「一体化」するというものである。してみると,引用発明1の「マルチゲートトランジスタ」を集積化するために引用発明2を採用して,相違点1に係る構成を得ることは,当業者が容易になし得ることである。
イ 相違点2について
引用発明1においては「本体の格子間隔と異なる格子間隔を持つソースおよびドレイン材料によりチャネル領域内にストレインを生じデバイスの性能を向上させる」という作用機序を利用するものであるから,本体を形成するための「基板は格子構造および格子間隔を持つ結晶格子を持つ半導体材料」(前記(2)ア(イ)【0020】)である必要があり,具体的にはシリコン基板があげられている(同)。ここで,シリコン基板と同じダイヤモンド型の格子構造を有し一定の格子間隔を持つ半導体材料としてゲルマニウム基板を選択することは当業者が容易に思いつくことであり,引用発明3ではゲルマニウム基板で半導体デバイスを構成する際に前記作用機序を利用することが開示されているから,引用発明1においてゲルマニウム基板を選択すると,前記作用機序により,より改善されたキャリア移動度が得られることは,当業者が予測できることである。
ウ 効果について
前記イのとおり,ゲルマニウムを選択したことによる効果は当業者が予測できる程度のものであり,またFinFETの接合面積の減少により,電流漏れも減少することができるという効果(本願明細書【0026】)は,引用発明1もフィン形状のマルチゲートトランジスタであるから,当業者が予測できる程度のものである。
(7)まとめ
前記のとおりであるから,本願補正発明は,引用文献1ないし3に記載された発明に基づいて,当業者が容易に発明をすることができたものであり,特許法第29条第2項の規定により,特許出願の際独立して特許を受けることができないものである。
3 むすび
したがって,本件補正は,特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので,同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明について
1 本願発明
本願の請求項1に係る発明(以下,「本願発明」という。)は,平成28年8月24日にされた手続補正により補正された特許請求の範囲の請求項1に記載された,次のとおりのものと認める。
「半導体基板の直上の複数のゲルマニウムフィンであって,これらのゲルマニウムフィンは互いに物理的に分離することと,
前記複数のゲルマニウムフィンの上面と側壁上に配置されたゲートスタックと,
前記ゲートスタックの両側にそれぞれ隣接する第一一体化ソース/ドレイン領域及び第二一体化ソース/ドレイン領域と,を備えたフィン電界効果トランジスタ(FinFET)において,
前記第一一体化ソース/ドレイン領域は,前記複数のゲルマニウムフィンと接触すると共に,前記複数の第二一体化ソース/ドレイン領域は,前記複数のゲルマニウムフィンと接触することを特徴とするフィン電界効果トランジスタ。」
2 原査定の拒絶の理由
原査定の拒絶の理由は,本願発明は,本願優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献1ないし3に記載された発明に基づいて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法29条2項の規定により特許を受けることができない,というものである。

引用文献1:特表2009-517867号公報
引用文献2:特表2007-524240号公報
引用文献3:国際公開第2008/144206号
3 引用文献
原査定の拒絶の理由で引用された引用文献1ないし3及びその記載事項は,前記第2の2(2)ないし(4)のとおりである。
4 判断
本願発明は,前記第2の1(3)のとおり,本願補正発明の「純ゲルマニウムで形成される」という限定を取り除いたものである。
そうすると,本願発明に限定を付加したものに相当する本願補正発明が,前記第2の2のとおり,引用文献1ないし3に記載された発明に基づいて当業者が容易に発明をすることができたものであるから,本願発明も同様に,引用文献1ないし3に記載された発明に基づいて当業者が容易に発明をすることができたものである。

第4 結言
したがって,本願の請求項1に係る発明は,特許法第29条第2項の規定により,特許を受けることができないから,その余の請求項について検討するまでもなく,本願は拒絶されるべきものである。

よって,結論のとおり審決する。
 
審理終結日 2018-03-12 
結審通知日 2018-03-13 
審決日 2018-03-26 
出願番号 特願2015-117622(P2015-117622)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 小堺 行彦  
特許庁審判長 飯田 清司
特許庁審判官 大嶋 洋一
深沢 正志
発明の名称 金属ゲートとストレッサーを有するゲルマニウムフィンFET  
代理人 辻岡 将昭  
代理人 田澤 英昭  
代理人 坂元 辰哉  
代理人 井上 和真  
代理人 濱田 初音  
代理人 中島 成  
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