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審決分類 審判 判定 同一 属さない(申立て不成立) H01L
管理番号 1343049
判定請求番号 判定2017-600044  
総通号数 225 
発行国 日本国特許庁(JP) 
公報種別 特許判定公報 
発行日 2018-09-28 
種別 判定 
判定請求日 2017-10-11 
確定日 2018-07-26 
事件の表示 上記当事者間の特許第3660503号の判定請求事件について,次のとおり判定する。 
結論 イ号図面及びその説明書に示すフラッシュメモリは,特許第3660503号の特許請求の範囲の請求項1,5及び6に記載された発明の技術的範囲に属しない。 
理由 第1 請求の趣旨
本件判定請求の趣旨は,イ号物件説明書に示すフラッシュメモリは,特許第3660503号の特許請求の範囲の請求項1,5及び6に記載された特許発明(以下,それぞれ「本件特許発明1」,「本件特許発明5」及び「本件特許発明6」といい,また,それらを合わせて「本件特許発明」という。)の技術的範囲に属する,との判定を求めるものである。

第2 本件特許発明
1 手続の経緯
平成10年 7月28日 特許出願(特願平10-212964号)
平成16年 1月29日 拒絶理由通知
平成16年 4月 5日 意見書(乙2)・補正書
平成17年 3月 7日 特許査定
平成17年 3月25日 特許設定登録(特許第3660503号)
平成28年11月16日 訂正審判請求
(訂正2016-390149号)
平成29年 1月 4日 審決(訂正認容,確定)
平成29年10月11日 判定請求書
平成30年 2月 5日 答弁書
平成30年 4月 9日 弁駁書

2 特許請求の範囲の記載
本件特許発明は,訂正後の特許請求の範囲及び本件特許明細書(以下,訂正後の特許請求の範囲及び本件特許明細書を,単に「特許請求の範囲」及び「本件特許明細書」という。)の記載からみて,その特許請求の範囲の請求項1,5及び6に記載された事項により特定されるとおりのものであり,これを符号を付して構成要件に分節すると,次のとおりである。(以下,分説した構成要件を「構成要件1A」などという。)

(1) 本件特許発明1
「1A 複数の不揮発性半導体メモリセルと、これら複数のメモリセルに接続された複数のローカルワード線と、前記複数のメモリセルに接続された複数のローカルビット線と、前記複数のメモリセルに接続されたソース線とからなるメモリセルアレイブロックと、
前記ローカルワード線を選択する第1のローデコーダと、
前記ローカルビット線を選択する第1のカラムゲートと
を有する複数のメモリコア部が行及び列に配置され、
1B グローバルワード線により前記各行に配置された複数の前記第1のローデコーダに接続される複数の第2のローデコーダと、
1C グローバルビット線により前記各列に配置された複数の前記第1のカラムゲートに接続される複数の第2のカラムゲートと、
1D 前記複数の第2のカラムゲートに接続され、書き込みデータを前記第2のカラムゲートに供給する書き込み回路と、
1E 前記複数の第2のカラムゲートに接続され、前記第1、第2のカラムゲートを介して前記メモリセルから読み出されたデータを検出するセンスアンプと
1F を具備することを特徴とする不揮発性半導体記憶装置。」

(2) 本件特許発明5
「5A 前記メモリコア部毎に設けられ、消去時にブロックアドレス信号に応じて、選択されたメモリセルアレイブロックの前記ソース線に消去電位を供給するソース線デコーダ
5B をさらに具備することを特徴とする請求項1記載の不揮発性半導体記憶装置。」

(3) 本件特許発明6
「6A 前記メモリコア部毎に設けられ、消去時にブロックアドレス信号に応じて、選択されたメモリセルアレイブロックのウェルに消去電位を供給するウェルデコーダ
6B をさらに具備することを特徴とする請求項1記載の不揮発性半導体記憶装置。」

3 本件特許明細書の記載
本件特許明細書の発明の詳細な説明には,本件特許発明の課題や作用効果に関連して,以下の記載がある。

「【0009】
【発明が解決しようとする課題】
図18は、従来の不揮発性半導体記憶装置のブロック構成を示している。チップ201上には4つのメモリコア部202、203、204、205が配置されている。これらメモリコア部の近傍にアドレス信号を受けるアドレスバッファ206、不揮発性半導体記憶装置の全体的な制御を行う制御部207、書き込みデータを受け、選択されたメモリにこのデータを書き込む書き込み回路208、選択されたメモリセルから読み出されたデータをセンスするセンスアンプ209が配置されている。前記各メモリコア部は同一の構成とされている。すなわち、図示せぬメモリセルがマトリクス状に配置されたメモリセルアレイブロック(MCAB)210と、アドレス信号に応じてメモリセルアレイブロック内の行を選択するロウプリデコーダ(RPDC)211、及びロウメインデコーダ(RMDC)212と、アドレス信号に応じてメモリセルアレイブロック内の列を選択するプリカラムゲート(PCG)213、及びメインカラムゲート(MCG)214とから構成されている。
【0010】
このように上記各メモリコア部は、メモリセルアレイブロック210と、ロウプリデコーダ211、及びロウメインデコーダ212、プリカラムゲート213、及びメインカラムゲート214をそれぞれ有している。しかも、ロウメインデコーダ212は、高電圧が印加されるサイズの大きなトランジスタを有している。このため、前述したように、メモリセルアレイブロック210のサイズを縮小したとしても、ロウプリデコーダ211、及びロウメインデコーダ212、プリカラムゲート213、及びメインカラムゲート214が占有する面積を削減できないため、ビットコストに対するメモリセルのサイズ縮小効果が小さくなってしまうという問題を有している。
【0011】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、メモリセルアレイブロックに対するロウデコーダやカラムゲートの面積の比率を下げることができ、メモリセルサイズを縮小することができるとともに、ビットコストを低減可能な不揮発性半導体記憶装置を提供しようとするものである。」

「【0035】
上記第1の実施例によれば、各メモリコア部11?14はメモリセルアレイブロック19、ローカルローデコーダ20、ローカルカラムゲート21のみを有し、グローバルワード線GWLをグローバルローデコーダ22a、22bにより選択し、グローバルビット線GBLをグローバルカラムゲート23a、23bにより選択する構成としている。したがって、グローバルローデコーダ22a、22b及びグローバルカラムゲート23a、23bを複数のメモリコア部で共有できるため、従来に比べてメモリコア部の面積を縮小でき、チップサイズ全体を縮小できる。この構成は記憶容量の増大に伴い、メモリコア部の数が増加した場合、上記効果が一層顕著に現れる。」

「【0040】
上記第2の実施例によれば、各メモリセルコア部にソース線デコーダを配置することにより、チップ面積の増大を抑えて消去すべきソース線を選択して、消去電位を供給できる。」

「【0045】
上記第3の実施例によれば、各メモリセルコア部にウェルデコーダを配置することにより、チップ面積の増大を抑えて消去すべきウェルを選択して、消去電位を供給できる。
この発明は上記実施例に限定されるものではなく、発明の要旨を変えない範囲で種々変形実施可能なことは勿論である。
【0046】
【発明の効果】
以上、詳述したようにこの発明によれば、メモリセルアレイブロックに対するロウデコーダやカラムゲートの面積の比率を下げることができ、メモリセルサイズを縮小することができるとともに、ビットコストを低減可能な不揮発性半導体記憶装置を提供できる。」

第3 イ号物件について
1 甲号証の記載について
判定請求書とともに証拠方法として,
甲第3号証:「MX25U12835Fのデータシート
(表紙と第91頁を抜粋)」の写し
が提出され,弁駁書とともに証拠方法として,
甲第4号証:「半導体製品解析報告書」の写し
が提出された。
甲第3号証及び甲第4号証には,以下の事項が示されている。
(1) 甲第4号証の第13頁の図1-1には,イ号物件のパッケージ表面に「MXIC」,「MX25U12835FMI-10G」の印字がされていること,甲第3号証には,第1頁に「MXIC」のロゴとともに「Macronix International Co., Ltd」が記載された「FLASH MEMORY」のデータシートにおいて,第91頁に品番中の「25」が「Serial Flash]であることが示されていることから,イ号物件はMacronix International Co., Ltdのフラッシュメモリであると認められる。

(2) 甲第4号証第35頁の図1-2-2には,「メモリセルブロック」が「メモリセルソース」に接続された「メモリセル」を複数有し,前記各「メモリセル」のゲートに接続された「LWL」と,前記「LWL」に接続された「ロウデコーダ5」と,前記「ロウデコーダ5」に接続された「2つのロウデコーダ4」および「ハイサイドレベルシフタ」と,RDec3により前記「2つのローデコーダ4」に接続される「ロウデコーダ3」と,RDec1および2により前記「ハイサイドレベルシフタ」に接続される「ロウデコーダ2」と,RDec4により前記「ハイサイドレベルシフタ」に接続される「ロウデコーダ1」とが示されている。
そして,甲第4号証第22頁の図2-1の上段の画像には,4つのバングが並列に配置されたメモリエリアの中で,バンクの一部とバンクの上部に配置された回路の一部が赤枠で囲まれたものが示され,下段の画像には,前記上段の画像の中の赤枠部分を拡大したものであって,1ブロックの周辺の回路配置と,該1ブロックの一部とその周辺が「次頁拡大」であるとする赤枠とが示されている。
そして,甲第4号証第23頁の図2-2には,前記「次頁拡大」を拡大したものとして,「ロウデコーダ1」ないし「ロウデコーダ3」が,「バンク」の上方に配置されていることが示されているとともに,「2つのロウデコーダ4」,「ロウデコーダ5」および「ハイサイドレベルシフタ」が,メモリセルブロック毎にメモリセルブロックに隣接して配置されていることが示されている。
また,甲第4号証第34頁のFig.1-2-1には,「ロウデコーダ1」ないし「ロウデコーダ3」は,バンク毎に1つ設けられ,バンク内のメモリセルブロック毎に配置された「2つのロウデコーダ4」,「ロウデコーダ5」および「ハイサイドレベルシフタ」にRDec1ないし4を介して共通に接続された構成が示されている。

(3) 甲第4号証第23頁の図2-2には,「上下2つに分かれたカラムデコーダ1」が,列方向でメモリセルブロックに隣接して配置されていることが示され,甲第4号証第26頁の図1-1-2には,「メモリセルブロック1」からの「LBL」に接続された「上下2つに分かれたカラムデコーダ1」と,「GBL」により前記「上下2つに分かれたカラムデコーダ1」に接続される「カラムデコーダ2」と,前記「カラムデコーダ2」と接続された「センスアンプブロック」と,前記「センスアンプブロック」に接続された「ライトドライバ」とが示されている。
また,甲第4号証第27頁のFig.1-1-3によると,前記「カラムデコーダ2」と前記「ライトドライバ」は,前記「センスアンプブロック」内のスイッチを介して接続されていることが示されている。加えて,前記「LBL」は,Memory Bit Line(すなわち,メモリセルに接続されるビット線を意味する。)であることが示されている。
さらに,甲第4号証第147頁の図には,バンク内の列方向にメモリセルブロック毎に配置された「上下2つに分かれたカラムデコーダ1」は,「GBL」により「バンク」毎に設けられる対応する前記「カラムデコーダ2」に接続され,前記「カラムデコーダ2」は「バンク」毎に設けられる対応する複数の前記「センスブロック」に接続され,また,前記「カラムデコーダ2」は複数の前記「バンク」に共通して設けられている「ライトドライバ」に接続されていることが示されている。

(4) 甲第4号証第148頁の図には,「メモリセルブロック」が列方向に17ブロック配置されることにより1つの「バンク」を構成し,前記「バンク」が行方向に4バンク配置され,隣接する前記「バンク」の間に,「メモリセルソースコントローラ」および「メモリセルウェルコントローラ」を列方向に17個づつ配し,それぞれの前記「メモリセルソースコントローラ」および「メモリセルウェルコントローラ」は,隣接する左右の前記「バンク」の対応する前記「メモリセルブロック」の「メモリセルソース」および「メモリセルウェル」に接続されることが示されている。
また,甲第4号証第108頁の図5-23には,前記「メモリセルソース」がVBB4,VCCおよびGNDのいずれかの電位となる回路構成が示されており,さらに,甲第4号証第106頁の図5-21には,前記「メモリセルウェル」がVBB3,VPP10およびVPP6のいずれかの電位となる回路構成が示されている。

2 イ号物件
当審では,上記「1」に示した甲号証の記載から,イ号物件を,以下のとおりのものであると特定する。

1a 複数のメモリセルと,前記複数のメモリセルに接続された複数のLWLおよびLBLと,前記複数のメモリセルに接続されたメモリセルソースとからなるメモリセルブロックと,
前記LWLに接続されたロウデコーダ5と,前記ロウデコーダ5に接続された2つのロウデコーダ4およびハイサイドレベルシフタと,
前記LBLに接続された上下2つに分かれたカラムデコーダ1と,
からなる主要なブロックが列方向に17ブロック配置されることにより1つのバンクを構成し,前記バンクが行方向に4バンク配置され,
1b 前記バンク毎に各バンクの上方に配置され,バンク内の列方向に配置された各主要なブロック内のロウデコーダ4,5,及びハイサイドレベルシフタに共通に接続されたロウデコーダ1ないし3と,
1c 前記バンク毎に各バンクの上方に配置され,バンク内の列方向に配置された各主要なブロック内の上下2つに分かれたカラムデコーダ1にGBLにより共通に接続されたカラムデコーダ2と
1e 前記バンク毎に設けられたカラムデコーダ2に接続され,前記上下2つに分かれたカラムデコーダ1およびカラムデコーダ2を介して前記メモリセルから読み出されたデータを検出するバンク毎に設けられた複数のセンスアンプブロックと,
1d 前記センスアンプブロック内のスイッチを介して複数のバンクの前記カラムデコーダ2に接続され,書き込みデータを前記カラムデコーダ2に供給するライトドライバと,
5a 2つのバンク間に列方向に17個設けられ,2つのバンクの隣接する左右のメモリセルブロックのソース線に電位を供給するメモリセルソースコントローラと,
6a 2つのバンク間に列方向に17個設けられ,2つのバンクの隣接する左右のメモリセルブロックのウェルに電位を供給するメモリセルウェルコントローラと,
1f を具備することを特長とするフラッシュメモリ。

第4 本件特許発明の各構成要件の充足性について
1 本件特許発明1について
(1) 構成要件1Aについて
ア 当審の構成要件1Aの判断
イ号物件は「フラッシュメモリ」であるから,イ号物件の「複数のメモリセル」は,構成要件1Aの「複数の不揮発性半導体メモリセル」に相当する。
イ号物件の「LWL」,「LBL」,「メモリセルソース」および「メモリセルブロック」は,それぞれ構成要件1Aの「ローカルワード線」,「ローカルビット線」,「ソース線」および「メモリセルアレイブロック」に相当する。
イ号物件の「ロウデコーダ5と,2つのロウデコーダ4およびハイサイドレベルシフタ」は,「LWL」を選択制御するものであり,全体として1つのメモリセルブロック内のLWLに対して1つのデコーダとして機能していることから,構成要件1Aの「第1のローデコーダ」に相当する。
イ号物件の「上下2つに分かれたカラムデコーダ1」は,「LBL」を選択制御するものであり,全体として1つのメモリセルブロック内のLBLに対して1つのデコーダとして機能していることから,構成要件1Aの「第1のカラムゲート」に相当する。
そうすると,イ号物件の「主要なブロック」は,構成要件1Aの「メモリコア部」に相当する。
また,イ号物件は「主要なブロックが列方向に17ブロック配置されることにより1つのバンクを構成し,前記バンクが行方向に4バンク配置され」ており,このことは,構成要件1Aの「複数のメモリコア部が行及び列に配置され」ることに相当する。
してみると,イ号物件は構成要件1Aを充足する。
イ 被請求人の主張
被請求人は答弁書(第10乃至15頁)において,要するに,請求人の判定請求書の「メモリコア部」の対応付けの誤まりを根拠として,イ号物件は構成要件1Aを充足しない旨主張している。
しかしながら,上記「ア」のとおり,イ号物件と構成要件1Aは対応付けが可能であり,イ号物件は構成要件1Aを充足するから,被請求人の上記主張を採用することはできない。

(2) 構成要件1Bについて
ア 当審の構成要件1Bの判断
最初に,イ号物件における構成要件1Bの「第2のローデコーダ」および「グローバルワード線」に対応する構成を特定し,次に構成要件1Bの充足性について検討する。
(ア) 「第2のローデコーダ」および「グローバルワード線」に対応する構成
イ号物件では,「主要なブロックが列方向に17ブロック配置」されており,また,「ロウデコーダ1ないし3」は,「バンク毎に各バンクの上方に配置され,バンク内の列方向に配置された各主要なブロック内のロウデコーダ4,5,及びハイサイドレベルシフタに共通に接続され」ている。
そして,上記「(1)」で検討したように,イ号物件の「ロウデコーダ5と,2つのロウデコーダ4およびハイサイドレベルシフタ」は,「LWL」を選択制御するものであり,構成要件1Aの「第1のローデコーダ」に相当するものであることを踏まえると,イ号物件において「ロウデコーダ1ないし3」は,列方向に17配置された「ロウデコーダ4,5,及びハイサイドレベルシフタ」のそれぞれに対して「LWL」の選択制御を行わせる,全体として1つのデコーダとして機能している。
そうすると,イ号物件の「ロウデコーダ1ないし3」は,構成要件1Bの「第2のローデコーダ」に対応し,イ号物件において,「ロウデコーダ1ないし3」を列方向に17配置された「ロウデコーダ4,5,及びハイサイドレベルシフタ」に「共通に接続」する構成は,構成要件1Bの「グローバルワード線」に対応する。
(イ) 構成要件1Bの充足性について
構成要件1Bでは,「第2のローデコーダ」に「グローバルワード線」で接続されるのは,「各行に配置された複数の前記第1のローデコーダ」であるから,これは,ある行に配置された複数の第1のローデコーダは,グローバルワード線により第2のローデコーダに接続され,その接続構成が行毎にあるものと解すべきである。
このことは,本件特許図面の図1に,各行に配置された2つのLRDCが行方向に配置されたGWLを介してGRDCに接続する構成が記載されていること,および本件特許明細書の
「【0035】
上記第1の実施例によれば、各メモリコア部11?14はメモリセルアレイブロック19、ローカルローデコーダ20、ローカルカラムゲート21のみを有し、グローバルワード線GWLをグローバルローデコーダ22a、22bにより選択し、グローバルビット線GBLをグローバルカラムゲート23a、23bにより選択する構成としている。したがって、グローバルローデコーダ22a、22b及びグローバルカラムゲート23a、23bを複数のメモリコア部で共有できるため、従来に比べてメモリコア部の面積を縮小でき、チップサイズ全体を縮小できる。この構成は記憶容量の増大に伴い、メモリコア部の数が増加した場合、上記効果が一層顕著に現れる。」
という本件特許の効果に関する記載からも,上記のとおり解されるべきである。
これに対して,イ号物件の「ロウデコーダ1ないし3」は,「ロウデコーダ4,5,及びハイサイドレベルシフタ」に共通に接続されるものではあるが,「メモリセルブロック」および「ロウデコーダ4,5,及びハイサイドレベルシフタ」が属する「主要なブロック」が列方向に17配置されていることから,「ロウデコーダ1ないし3」に共通に接続される「ロウデコーダ4,5,及びハイサイドレベルシフタ」は,各行に配置されたものではなく各列に配置されたものとなっている。
そうすると,イ号物件の「ロウデコーダ1ないし3」は,「グローバルワード線により前記各行に配置された複数の前記第1のローデコーダに接続される」に対応する構成を備えていないので,イ号物件は構成要件1Bを充足しない。
イ 請求人の主張
請求人は弁駁書(第18乃至22頁)において,要するに,甲第4号証第34頁のFig.1-2-1及び甲第4号証第35頁の図1-2-2では,各行には「第1のローデコーダ」に対応する構成が1つしか示されていないが,1つのバンクでみると列方向に「第1のローデコーダ」に対応する構成が複数存在することが示されていることに基づいて,イ号物件は,構成要件1Bを充足していると主張している。
しかしながら,上記「ア(イ)」の解釈によれば,ある行に配置された複数の第1のローデコーダは,グローバルワード線により第2のローデコーダに接続され,その接続構成が行毎にあるものと解すべきである。
また,本件特許明細書及び本件特許図面には,図1に記載されているように,各行には2つのLRDCがGWLで接続された構成は記載されているが,異なる行に配置されたLRDCをGWLで接続する構成(具体的には,メモリコア部11のLRDC20と,メモリコア部13のLRDC20とをGWLで接続する構成)は記載されておらず,平成16年4月5日付け意見書(乙2)の「(2)本願発明が特許されるべき理由」の「(A)本願発明の説明」において,「行及び列に配置された各メモリコア部は、メモリセルアレイブロックと、ローカルワード線を選択する第1のローデコーダと、ローカルビット線を選択する第1のカラムゲートのみを有し、グローバルワード線を選択する第2のローデコーダは各行の第1のローデコーダに共有され、グローバルビット線を選択する第2のカラムデコーダは、各列の第1のカラムデコーダに共有されています。・・・ 中 略 ・・・このため、第2のローデコーダ、第2のカラムデコーダ、センスアンプ及び書き込み回路を複数のメモリコア部により共有できるため、これらデコーダの数を削減でき、しかも、メモリコア部の面積を縮小できるため、チップサイズを従来に比べて縮小できる効果を有しています。したがって、記憶容量の増大に伴いメモリコア部の数が増加した場合においても、第2のローデコーダ、第2のカラムデコーダ、センスアンプ及び書き込み回路の増大を抑制できるため、チップサイズの増大を抑えることが可能です。」の記載は上記「ア(イ)」の解釈と整合することから,上記請求人の主張を採用することはできない。
そもそも,本件特許発明1では,構成要件1Bによるグルーバルワード線と構成要件1Cのグローバルビット線は,配線の方向が異なる(一方が列方向であれば他方は行方向となって直交する)ものであるのに対し,イ号物件では,構成要件1Bのグルーバルワード線に相当する線とグローバルビット線に相当する線(GBL)は,配線の方向が同じ列方向(両者は列方向に平行)なので,仮に,上記主張による解釈が成り立つとして,構成要件1Bがイ号物件を充足するように解釈すると,今度は,構成要件1Cがイ号物件を充足しなくなる。このような点からも,上記請求人の主張を採用することはできない。

(3) 構成要件1Cについて
ア 当審の構成要件1Cの判断
イ号物件の「GBL」は,構成要件1Cの「グローバルビット線」に相当する。
また,上記「(1)」で検討したように,イ号物件の「上下2つに分かれたカラムデコーダ1」は,「LBL」を選択制御するものであり,構成要件1Aの「第1のカラムゲート」に相当するものであることを踏まえると,イ号物件において「バンク毎に設けられたカラムデコーダ2」は,列方向に17配置された「上下2つに分かれたカラムデコーダ1」のそれぞれに対して「LBL」の選択制御を行わせる,全体として1つのデコーダとして機能している。
そうすると,イ号物件の「バンク毎に設けられたカラムデコーダ2」は,構成要件1Cの「第2のカラムゲート」に相当する。
そして,イ号物件では,「主要なブロック」が「バンク内の列方向に17ブロック配置」され,かつ,「主要なブロック」は「上下2つに分かれたカラムデコーダ1」を備えたものであるから,各列には「上下2つに分かれたカラムデコーダ1」が複数配置されている。また,イ号物件では,「GBL」により「各列に配置された複数の前記上下2つに分かれたカラムデコーダ1」は,「バンク毎に設けられたカラムデコーダ2」に接続されている。
してみると,イ号物件は構成要件1Cを充足する。
イ 被請求人の主張
被請求人は答弁書(第20乃至23頁)において,要するに,甲4号証第26頁の図1-1-2では,「各列に配置された複数の前記第1のカラムゲート」について説明されておらず,また,列方向に配置された複数の第1のカラムゲートを第2のカラムゲートで共有することも示していないと主張する。
しかしながら,甲第4号証の第147頁の図によれば,バンク内の列方向にメモリセルブロック毎に配置された「上下2つに分かれたカラムデコーダ1」は,「GBL」により「バンク」毎に設けられる対応する前記「カラムデコーダ2」に接続されているから,被請求人の上記主張は採用できない。

(4) 構成要件1Dについて
ア 当審の構成要件1Dの判断
イ号物件の「ライトドライバ」は,構成要件1Dの書き込みデータを供給する「書き込み回路」に相当する。
また,イ号物件では,「カラムデコーダ2」は「バンク」毎に設けられており,「ライトドライバ」は「複数のバンクの前記カラムデコーダ2に接続」されるものであるから,「ライトドライバ」は,複数の「バンク毎に設けられたカラムデコーダ2」に接続されている。
このことは,甲第4号証の第27頁のFig.1-1-3において,「Write Driver」は,「Sense Amp. Block」内のスイッチを介し,「RW1」を経由して,「Column Decoder2」に接続されていることからも明らかである。
してみると,イ号物件は構成要件1Dを充足する。
イ 被請求人の主張
被請求人は答弁書(第23乃至28頁)において,要するに,甲4号証第26頁の図1-1-2及び第27頁のFig.1-1-3では,ライトドライバは,センスアンプに接続されているだけであって,「カラムデコーダ2」とは接続されていないと主張している。
しかしながら,上記「ア」に記載したように,イ号物件の「Write Driver」は「Column Decoder2」と接続される構成になっているので,被請求人の上記主張を採用することはできない。

(5) 構成要件1Eについて
ア 当審の構成要件1Eの判断
最初に、構成要件1Eの「センスアンプ」に対応するイ号物件の構成を特定し、次に両者の接続関係を検討することにより構成要件1Eの充足性を検討する。
(ア) 「センスアンプ」に対応する構成
イ号物件の「センスアンプブロック」は,「前記上下2つに分かれたカラムデコーダ1およびカラムデコーダ2を介して前記メモリセルから読み出されたデータを検出する」ものであり,また,上記「(1)ア」および「(3)ア」で検討したように,イ号物件の「上下2つに分かれたカラムデコーダ1」及び「カラムデコーダ2」は,それぞれ構成要件1Aの「第1のカラムゲート」及び構成要件1Cの「第2のカラムゲート」に相当する。
そして,本件特許発明の「センスアンプ」は,「前記複数の第2のカラムゲートに接続され、前記第1、第2のカラムゲートを介して前記メモリセルから読み出されたデータを検出する」ものであるから,イ号物件の「センスアンプブロック」は本件特許発明の「センスアンプ」に対応する。
(イ) 構成要件1Eの充足性について
構成要件1Eには,「前記複数の第2のカラムゲートに接続され、前記第1、第2のカラムゲートを介して前記メモリセルから読み出されたデータを検出するセンスアンプ」が特定されているものの,「複数の第2のカラムゲート」に対し「センスアンプ」が複数存在するとは特定されていないことから,構成要件1Eでは,一つの「センスアンプ」が,「前記複数の第2のカラムゲートに接続」されると解すべきである。
そして,この解釈は,本件特許明細書の段落【0017】の「図1は、本発明に係る不揮発性半導体記憶装置の第1の実施例を示すものであり、例えばNOR型のフラッシュメモリのブロック構成を示している。メモリブロック10には4つのメモリコア部11、12、13、14が配置されている。これらメモリコア部11、12、13、14の近傍にアドレス信号を受けるアドレスバッファ15、不揮発性半導体記憶装置の全体的な制御を行う制御部16、書き込みデータを受け、選択されたメモリにこのデータを書き込む書き込み回路17、選択されたメモリセルから読み出されたデータをセンスするセンスアンプ18が配置されている。」の記載や,本件特許図面の図1に,2つのGCGが一つのセンスアンプ18に接続していることと整合する。
これに対して,イ号物件の「前記バンク毎に設けられたカラムデコーダ2に接続され,前記上下2つに分かれたカラムデコーダ1およびカラムデコーダ2を介して前記メモリセルから読み出されたデータを検出するバンク毎に設けられた複数のセンスアンプブロック」では,「複数のセンスアンプ」が一つの「カラムデコーダ2」に接続されるものであって,一つの「センスアンプ」が複数の「カラムデコーダ2」に接続されるものではないから,イ号物件は構成要件1Eを充足しない。
イ 請求人の主張
請求人は,弁駁書(第8頁乃至9頁,第43頁乃至45頁)において「構成要件1D及び1Eの各用語も文言どおり解釈すれば足りる」とし,イ号物件説明書(第13頁乃至15頁)において甲第4号証第26頁の図1-1-2を根拠とし,及び弁駁書(第30頁乃至31頁)において甲第4号証第27頁のFig.1-1-3を根拠として,イ号物件は構成要件1Eを充足していると主張している。
しかしながら,上記「ア(イ)」の解釈によれば,構成要件1Eは,一つの「センスアンプ」が「複数の第2のカラムゲートに接続」されると解すべきである。また,上記「(3)ア」で検討したように,イ号物件では,「バンク毎に設けられたカラムゲート2」全体が,構成要件1Eの「第2のカラムゲート」に相当するのであって,甲第4号証第26頁の図1-1-2及び第27頁のFig.1-1-3のように,バンク毎のカラムゲート2を複数に分割したものを構成要件1Eの「第2のカラムゲート」に相当するとはいえないことから,上記請求人の主張を採用することはできない。
そして,この解釈は,平成16年4月5日付け意見書(乙2)の「(2)本願発明が特許されるべき理由」の「(A)本願発明の説明」において,「さらに、センスアンプ及び書き込み回路は、複数の第2のカラムデコーダに共有されています。このため、第2のローデコーダ、第2のカラムデコーダ、センスアンプ及び書き込み回路を複数のメモリコア部により共有できるため、これらデコーダの数を削減でき、しかも、メモリコア部の面積を縮小できるため、チップサイズを従来に比べて縮小できる効果を有しています。したがって、記憶容量の増大に伴いメモリコア部の数が増加した場合においても、第2のローデコーダ、第2のカラムデコーダ、センスアンプ及び書き込み回路の増大を抑制できるため、チップサイズの増大を抑えることが可能です。」の記載と整合することから,上記請求人の主張を採用することはできない。

(6) 構成要件1Fについて
ア 当審の構成要件1Fの判断
イ号物件の「フラッシュメモリ」は,「不揮発性半導体記憶装置」という点で,構成要件1Fを充足する。
イ 被請求人の主張
被請求人は,答弁書(第28頁乃至29頁)において,要するに,構成要件1A?1Eを具備していないイ号物件は,これらの構成要件1A?1Eを具備する「不揮発性半導体装置」である構成要件1Fを充足しないと主張している。
各構成要件1A?1Eの充足性の判断については,上記(1)ないし(5)で述べたとおりであって,「(6) 構成要件1Fについて」での充足性の判断は,イ号物件の「フラッシュメモリ」が,「不揮発性半導体記憶装置」という点で,構成要件1Fを充足するか否かを判断するものであるから,被請求人の上記主張は採用できない。

(7) 小括
以上のとおり,イ号物件は上記構成要件1B及び1Eを充足しないから,イ号物件は,本件特許発明1の技術範囲に属しない。

2 本件特許発明5について
イ号物件は,本件特許発明1の技術的範囲に属しないのであるから,本件特許発明1に対して他の構成要件を付加したものである本件特許発明5の技術的範囲にも属しないことは明らかである。

3 本件特許発明6について
イ号物件は,本件特許発明1の技術的範囲に属しないのであるから,本件特許発明1に対して他の構成要件を付加したものである本件特許発明6の技術的範囲にも属しないことは明らかである。

第5 むすび
以上のとおりであるから,イ号物件は,本件特許発明の技術範囲に属しない。
よって,結論のとおり判定する。
 
別掲
 
判定日 2018-07-18 
出願番号 特願平10-212964
審決分類 P 1 2・ 1- ZB (H01L)
最終処分 不成立  
前審関与審査官 正山 旭  
特許庁審判長 飯田 清司
特許庁審判官 河合 俊英
小田 浩
登録日 2005-03-25 
登録番号 特許第3660503号(P3660503)
発明の名称 不揮発性半導体記憶装置  
代理人 望月 尚子  
代理人 日野 真美  
代理人 梶井 啓順  
代理人 高橋 雄一郎  
代理人 加藤 志麻子  
復代理人 藤 拓也  
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