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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1344209
審判番号 不服2017-14017  
総通号数 227 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-11-30 
種別 拒絶査定不服の審決 
審判請求日 2017-09-21 
確定日 2018-10-02 
事件の表示 特願2012-246806「炭化珪素MOS型半導体装置の製造方法」拒絶査定不服審判事件〔平成26年 5月22日出願公開,特開2014- 96465,請求項の数(1)〕について,次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は,特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成24年11月9日の出願であって,平成27年12月24日に刊行物等提出書が提出され,平成28年11月16日付けで拒絶理由通知がされ,平成29年1月19日付けで意見書と手続補正書が提出され,同年6月22日付けで拒絶査定(原査定)がされ,これに対し,同年9月21日に拒絶査定不服審判の請求がされると同時に手続補正がされ,平成30年5月15日付けで拒絶理由通知がされ,同年6月18日付けで手続補正がされたものである。

第2 本願発明
本願の請求項1に係る発明(以下「本願発明1」という。)は,平成30年6月18日付けの手続補正で補正された特許請求の範囲の請求項1に記載された事項により特定される発明であり,本願発明1は以下のとおりの発明である。

「【請求項1】
炭化珪素半導体基板表面のゲート絶縁膜形成領域に不純物元素のイオン注入マスクとなる非金属耐熱性下層膜を形成する工程と,該下層膜上に,該下層膜とは異なる材料からなる不純物元素のイオン注入マスクとなる非金属耐熱性上層膜を積層する工程と,該上層膜の所要の位置に不純物注入用開口部をエッチングで形成する工程と,上層膜を不純物注入マスクとして不純物注入を行い,前記炭化珪素半導体基板に不純物注入領域を形成する工程と,前記上層膜を全面除去する工程を備える炭化珪素MOS型半導体装置の製造方法において,
前記上層膜を積層する工程は,該上層膜を不純物注入をする際に注入阻止できる厚さに形成し,前記不純物注入用開口部をエッチングで形成する工程は,該開口部の上層膜を完全に除去し,下層膜が完全に除去されずに厚さの一部が残り,該下層膜越しに不純物注入できる下層膜の厚さとし,
前記非金属耐熱性下層膜と前記非金属耐熱性上層膜の積層膜を上層膜/下層膜として,ポリシリコン膜/PSG膜,ポリシリコン膜/BPSG膜,シリコン酸化膜/PSG膜,シリコン酸化膜/BPSG膜,シリコン窒化膜/PSG膜,シリコン窒化膜/BPSG膜,シリコン膜/PSG膜,シリコン膜/BPSG膜から選ばれるいずれかの積層膜とし,
前記不純物注入用開口部をエッチングで形成する工程におけるエッチング条件が,上層膜/下層膜のエッチングレート選択比Sa,上層膜のエッチングレートRa,下層膜の厚さL1,オーバーエッチング時間Taとし,
不純物注入後に,前記上層膜を除去する際の条件が
上層膜/下層膜のエッチングレート選択比Sb,上層膜のエッチングレートRb,エッチング時間Tbとした時,
[数1]
L1>(Ra×Ta/Sa)+(Rb×Tb/Sb)
を満たすことを特徴とする炭化珪素MOS型半導体装置の製造方法。」

第3 引用文献,引用発明等
1.引用文献1について
原査定の拒絶の理由に引用された引用文献1(特開2005-229105号公報:平成27年12月24日に提出された刊行物等提出書で提出された刊行物1)には,図面とともに次の事項が記載されている。
「【請求項1】
ワイドバンドギャップの半導体層を有する半導体素子の製造方法であって,
上記半導体層の上方に,第1の膜を形成する工程(a)と,
上記第1の膜の上に第2の膜を形成する工程(b)と,
上記第1の膜よりも上記第2の膜のエッチング速度が大きい条件でエッチングを行うことにより,上記第2の膜をパターニングして上側マスクを形成し,上記第1の膜のうちの一部を暴露する工程(c)と,
上記工程(c)の後に,上記上側マスクをエッチングマスクとして上記第1の膜をパターニングして下側マスクを形成する工程(d)と,
上記工程(d)の後に,上記半導体層に不純物を注入することにより,不純物注入領域を形成する工程(e)と
を備える,半導体素子の製造方法。
【請求項2】
請求項1に記載の半導体素子の製造方法であって,
上記工程(e)の後に,上記半導体層の上に残存する上記上側マスクおよび上記下側マスクを除去する工程(f)と,
上記不純物注入領域に注入された上記不純物を活性化する工程(g)と
をさらに備える,半導体素子の製造方法。
【請求項3】
請求項1または2に記載の半導体素子の製造方法であって,
上記第1および第2の膜は互いに異なる膜であって,金属,炭素を含む膜,絶縁体または半導体からなる膜から選択される,半導体素子の製造方法。
【請求項4】
請求項1または2に記載の半導体素子の製造方法であって,
上記工程(a)では,上記半導体層に接し,炭素を含む膜からなる第1の膜を形成し,
上記工程(e)の後に,上記半導体層の上に残存する上記上側マスクを除去して上記下側マスクのうちの少なくとも一部を残存させる工程(h)と,
上記工程(h)の後に,上記半導体層に対して熱処理を行う工程(i)とをさらに備える,半導体素子の製造方法。
【請求項5】
請求項1?3のうちいずれか1項に記載の半導体素子の製造方法であって,
上記工程(a)の前に,上記半導体層の上に保護膜を形成する工程(j)をさらに備え,
上記工程(a)では,上記保護膜の上に上記第1の膜を形成し,
上記工程(e)では,上記保護膜の上から上記不純物を注入する,半導体素子の製造方法。
【請求項6】
請求項5に記載の半導体素子の製造方法であって,
上記保護膜は,絶縁体,半導体または炭素を含む膜である,半導体素子の製造方法。
【請求項7】
請求項5に記載の半導体素子の製造方法であって,
上記保護膜は炭素を含む膜であって,
上記工程(e)の後に,上記上側マスクおよび上記下側マスクを除去し,上記保護膜のうちの少なくとも一部を残存させる工程(k)と,
上記工程(k)の後に,上記半導体層に対して熱処理を行う工程(l)とをさらに備える,半導体素子の製造方法。
【請求項8】
請求項1?7のうちいずれか1項に記載の半導体素子の製造方法であって,
上記工程(e)では,上記半導体層を加熱しながら上記不純物を注入する,半導体素子の製造方法。
【請求項9】
請求項1?8のうちいずれか1項に記載の半導体素子の製造方法であって,
上記半導体層は,2.0eV以上のバンドギャップエネルギーを有する,半導体素子の製造方法。
【請求項10】
請求項9に記載の半導体素子の製造方法であって,
上記半導体層は炭化珪素である,半導体素子の製造方法。」

「【0014】
本発明では,不純物を注入するときのマスクの構造を講ずることにより,高い移動度および耐圧を有する半導体素子およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0015】
本発明の半導体素子の製造方法は,ワイドバンドギャップの半導体層を有する半導体素子の製造方法であって,上記半導体層の上方に,第1の膜を形成する工程(a)と,上記第1の膜の上に第2の膜を形成する工程(b)と,上記第1の膜よりも上記第2の膜のエッチング速度が大きい条件でエッチングを行うことにより,上記第2の膜をパターニングして上側マスクを形成し,上記第1の膜のうちの一部を暴露する工程(c)と,上記工程(c)の後に,上記上側マスクをエッチングマスクとして上記第1の膜をパターニングして下側マスクを形成する工程(d)と,上記工程(d)の後に,上記半導体層に不純物を注入することにより,不純物注入領域を形成する工程(e)とを備える。
【0016】
これにより,工程(c)では,第1の膜がエッチングストッパーとなるため,半導体層のオーバーエッチングが進行しない。したがって,この方法によって製造された半導体素子では,半導体層の上面において,不純物非注入領域が全域に亘って不純物注入領域よりも低くならず,移動度の低下が抑制される。また,不純物非注入領域と不純物注入領域との境界に局所的な凹部も形成されないため,電界集中による耐圧の低下が抑制され,ゲート絶縁膜の絶縁不良も改善することができる。
【0017】
なお,工程(c)で,第1の膜がエッチングストッパーとして十分に機能するためには,第1の膜に対する第2の膜のエッチング速度の割合(選択比)は5以上であることが好ましく,理想的には10以上(すなわち,第1の膜がほとんどエッチングされない選択比)であることが好ましい。
【0018】
またこの場合,第1の膜がエッチングストッパーとして働くため,エッチング条件(ガス,圧力,パワー,時間など)の選択の幅が拡がり,下地の半導体層のダメージを気にすることなく高速エッチングする等の条件も選択することができる。
【0019】
さらに,第1の膜を設けることで,ドライエッチングの際に半導体層に付着した有機物等の汚染物を,第1の膜を除去する際にリフトオフ効果で除去することができる。
【0020】
なお,上記の不純物注入領域とは,工程(e)で注入された不純物を含む領域のことをいう。そして,上記の不純物非注入領域とは,工程(e)で注入された不純物を含まない領域のことであり,不純物非注入領域に工程(e)以外で注入された不純物が含まれていてもよい。
【0021】
上記工程(e)の後に,上記半導体層の上に残存する上記上側マスクおよび上記下側マスクを除去する工程(f)と,上記不純物注入領域に注入された上記不純物を活性化する工程(g)とをさらに備えていてもよい。
【0022】
上記第1および第2の膜は互いに異なる膜であって,金属,炭素を含む膜,絶縁体または半導体からなる膜から選択されることが好ましい。
【0023】
上記工程(a)では,上記半導体層に接し,炭素を含む膜からなる第1の膜を形成し,上記工程(e)の後に,上記半導体層の上に残存する上記上側マスクを除去して上記下側マスクのうちの少なくとも一部を残存させる工程(h)と,上記工程(h)の後に,上記半導体層に対して熱処理を行う工程(i)とをさらに備えていてもよい。この場合には,工程(i)において,炭素を含む下側マスクがキャップ層として半導体層を保護するため,高温の熱処理を行っても半導体層の表面荒れを抑制することができる。これにより,例えば1500℃以上の高温の熱処理が可能となる。」

「【0082】
(第2の実施形態)
本実施形態では,第1の実施形態における保護膜を省略した形態について説明する。
【0083】
図4(a)?(d)および図5(a)?(d)は,第2の実施形態における半導体素子の製造方法を示す断面図である。ここでは,炭化珪素層12に不純物注入を行ってp型ウェル領域13を形成する工程について説明する。
【0084】
まず,図4(a)に示す炭化珪素層12を準備する。この炭化珪素層12の上に,図4(b)に示す工程で,第1の膜26および第2の膜27を堆積する。第1の膜26はアルミニウムであり,その膜厚は約100nmである。第2の膜27はSiO2 膜であり,その膜厚は約2μmである。
【0085】
次に,図4(c)に示す工程で,第2の膜27の上にフォトレジスト28を塗布し,図4(d)に示す工程でフォトレジスト28に対して露光を行ってパターニングし,10μm以下の幅にする。
【0086】
次に,図5(a)に示す工程で,フォトレジスト28をマスクとしてRIEによるドライエッチングを行う。ドライエッチングは,例えばCHF3とO2の混合ガスを導入して反応室内を0.6Paの圧力に保ち,プラズマを発生させて行う。このとき,フォトレジスト28は若干エッチングされるが,完全に除去されてしまわないように厚さをあらかじめ調整しておく。第2の膜27であるSiO2膜はフォトレジスト28がマスクとなってパターニングされる。ここで,第1の膜26であるアルミニウムは,CHF3とO2の混合ガスによるプラズマに対して耐性を有し,ほとんどエッチングされない。したがって,従来の半導体素子の製造方法に見られたようなオーバーエッチングや凸部が発生しない。
【0087】
次に,図5(b)に示す工程で,フォトレジスト28を除去した後に,第2の膜27をマスクとしてウェットエッチングを行うことにより,第1の膜26をパターニングする。
【0088】
次に,図5(c)に示す工程で,第2の膜27および第1の膜26をマスクとして400度の温度で不純物注入を行うことにより,後にp型ウェル領域となる深さ800nmの不純物注入領域29を形成する。炭化珪素への不純物注入は,不純物注入領域の結晶性を向上させるために室温ではなく炭化珪素を加熱した状態で行うのが好ましい。ここでは第1の膜26としてアルミニウムを用いているので,アルミニウムが溶融しない温度まで基板を加熱することができる。
【0089】
次に,図5(d)に示す工程で,炭化珪素層12の上の第1の膜26,第2の膜27をすべて除去する。これらはすべてバッファードフッ酸で除去可能である。
【0090】
この後,高温活性化アニール(例えば1700℃)により,注入された不純物が活性化されて,p型ウェル領域(図示せず)が形成され,不純物注入領域と不純物非注入領域の界面2Aに段差のない炭化珪素層12の表面が得られる。
【0091】
本実施形態では,不純物注入領域と不純物非注入領域との間の段差が小さくなり,不純物注入領域の下端部の深さも浅くなるので,移動度の低下および耐圧の低下を抑制することができる。また,ゲート絶縁膜の絶縁不良も防止することができる。
【0092】
なお,本実施形態では,第1の膜26としてアルミニウムを選択したが,炭素を含む膜を選択してもよい。例えば,炭素を含む膜として,スパッタ法,CVD法などにより堆積されたカーボン膜(またはグラファイト膜,ダイヤモンドライクカーボン膜)を選択する。この場合,第1の膜26をパターニングする図5(b)に示す工程は行わず,図5(a)に示す工程の後に,フォトレジスト28を除去して,図5(c)に示す工程で,第1の膜26を残したままで,不純物注入を行ってもよい。また,その後,第2の膜27を除去し,第1の膜26を残したまま,高温活性化アニール(例えば1700℃)を行ってもよい。これにより,注入された不純物が活性化されると同時に,高温アニールによる表面荒れが抑制できる。なお,高温活性化アニール後に,例えば酸素プラズマ雰囲気に暴露することで,この第1の膜26は容易に除去できる。除去後の表面においては注入された不純物が活性化されてp型ウェル領域(図示せず)が形成され,不純物注入領域と不純物非注入領域の界面2Aにおける段差はやはり観測されなくなる。この場合は,不純物注入時の基板温度は400℃よりも高く設定できる利点も併せ持つ。また,本実施形態では,第1の膜26として,クロムまたはニクロムを選択してもよい。
【0093】
なお,本実施形態では,第2の膜27は,SiO2膜等の絶縁体であってもよいし,ポリシリコン膜またはアモルファスシリコン膜などの半導体であってもよい。
【0094】
(その他の実施形態)
なお,上述の説明では,半導体素子として蓄積型縦型MOSFETを用いて説明したが,・・・」

したがって,上記引用文献1には,引用文献1の請求項1,3,4,9を引用する請求項10に係る発明の実施例に相当すると解される「第2の実施形態」として,次の発明(以下「引用発明1」という。)が記載されていると認められる。
「炭化珪素層12に不純物注入を行って,蓄積型縦型MOSFETのp型ウェル領域13を形成する方法であって,
(1)炭化珪素層12を準備する工程と,
(2)前記この炭化珪素層12の上に,第1の膜26を堆積する工程であって,前記第1の膜26として,スパッタ法,CVD法などにより堆積されたカーボン膜,またはグラファイト膜,ダイヤモンドライクカーボン膜から選択される炭素を含む膜を選択してもよい工程と,
(3)前記第1の膜26の上に,第2の膜27を堆積する工程であって,前記第2の膜27はSiO_(2) 膜であり,その膜厚は約2μmである工程と,
(4)前記第2の膜27の上にフォトレジスト28を塗布し,前記フォトレジスト28に対して露光を行ってパターニングし,10μm以下の幅にする工程と,
(5)前記フォトレジスト28をマスクとしてRIEによるドライエッチングを行う工程であって,前記ドライエッチングは,フォトレジスト28を若干エッチングするが,完全に除去しないようにあらかじめ調整したものであり,前記第2の膜27であるSiO_(2)膜はフォトレジスト28がマスクとなってパターニングされるが,前記第1の膜26は,ほとんどエッチングされず,したがって,従来の半導体素子の製造方法に見られたようなオーバーエッチングや凸部が発生しない工程と,
(6)前記フォトレジスト28を除去する工程と,
(7)前記第1の膜26を残したままで,第2の膜27をマスクとして,400度の温度で不純物注入を行うことにより,後にp型ウェル領域となる深さ800nmの不純物注入領域29を形成する工程であって,前記炭化珪素への不純物注入は,不純物注入領域の結晶性を向上させるために室温ではなく炭化珪素を加熱した状態で行うのが好ましい工程と,
(8)前記第2の膜27を除去し,前記第1の膜26を残したまま,高温活性化アニール(例えば1700℃)を行ってもよい工程であって,これにより,注入された不純物が活性化されると同時に,高温アニールによる表面荒れが抑制できる工程と,
(9)高温活性化アニール後に,例えば酸素プラズマ雰囲気に暴露することで,この第1の膜26は容易に除去できる工程と,
を含む,電界集中による耐圧の低下が抑制され,ゲート絶縁膜の絶縁不良も改善することができる方法。」

2.引用文献2について
原査定の拒絶の理由に引用された引用文献2(国際公開第2012/086257号)には,図面とともに次の事項が記載されている。
「[0024] 図3に示すように,エピタキシャル基板90の表面SO上にエッチングストップ層50が形成される。好ましくは,エッチングストップ層50の材料は,後述するマスク層31(図4)の材料と異なる。好ましくはエッチングストップ層50は窒化珪素層またはチタン層である。チタン層の厚さは,たとえば50nm以上200nm以下である。」

したがって,上記引用文献2には,以下の技術的事項が記載されていると認められる。
・エッチングストップ層として,窒化珪素層を用いること。

3.引用文献3について
周知技術を示す文献として前置報告書に引用された引用文献3(特開平8-236767号公報)には,図面とともに次の事項が記載されている。
「【0095】
(第3の実施形態)
次に,第3の実施形態について,図10(a)?(g)を参照しながら説明する。図10(a)?(g)は,本実施形態における半導体装置の製造工程を示す断面図である。
【0096】
まず,図10(a)に示すように,半導体基板10の表面を酸化して厚さ20nmのシリコン酸化膜13xを形成し,次に,厚さ300nmのシリコン窒化膜14x(エッチングストッパ膜)を堆積する。続いて,図10(b)に示すように,素子分離を形成しようとする領域を開口したフォトレジスト膜FR12を形成した後,フォトレジスト膜FR12をマスクとして,シリコン窒化膜14x,シリコン酸化膜13x及び半導体基板10を順次エッチングし,半導体基板10に深さ約300nmの溝を形成する。
【0097】
次に,図10(c)に示すように,CVD法により基板上に厚さ約1μmのシリコン酸化膜を堆積し,その上にフォトレジストを塗布した後,フォトレジスト膜及びシリコン酸化膜をシリコン窒化膜14xが露出するまでエッチバックして,基板表面を平坦にする。
【0098】
続いて,図10(d)に示すように,活性領域上に残存するシリコン窒化膜14xを除去した後,nチャネルMOSトランジスタ形成領域Rnを覆うフォトレジスト膜FR13を形成し,リンイオン(P+ )の注入を行った後,図10(e)に示すように,pチャネルMOSトランジスタ形成領域Rpを覆うフォトレジスト膜FR14を形成し,ボロンイオン(B+ )の注入を行う。その結果,半導体基板10の表面付近の領域に,不純物濃度がしきい値制御レベルに調整されたnウェル11とpウェル12とが形成される。
【0099】
次に,図10(f)に示すように,シリコン酸化膜13xを除去した後,基板全面を酸化して厚さ10nmのシリコン酸化膜15xを形成し,その上に厚さ300nmのポリシリコン膜16x(第1のゲート用導電膜)を堆積する。
【0100】
次に,図10(g)に示すように,ポリシリコン膜16xの上にフォトレジストを塗布して,フォトレジスト膜とポリシリコン膜とを素子分離17の表面が露出するまでエッチバックして,基板表面を平坦にする。
【0101】
その後の工程は,図示を省略するが,上記第1の実施形態における図7(f)?図9(e)に示す工程と同様の工程を実施する。
【0102】
本実施形態によっても,上記第2の実施形態と同様に,ゲート電極の長さのばらつきを従来方法に比べて飛躍的に低減することができる。また,ソース・ドレイン領域の占有面積を大幅に低減することができ,かつマスク合わせずれに対する余計なマージンをとる必要がない。
【0103】
特に,本実施形態では,第2の実施形態に比べ,素子分離17の形成をゲート酸化工程やゲート電極形成工程よりも先に行うので,素子分離17の形成に伴うゲート絶縁膜へのダメージを回避でき,かつ熱履歴によるデバイス特性に対する悪影響を抑制することができる。
【0104】
なお,本実施形態では,溝型素子分離17を形成する際のエッチングストッパとしてシリコン窒化膜14xを用いたが(図10(a)?(c)),エッチングストッパとして機能し,かつそれを除去する際に素子分離17及び下地のシリコン酸化膜13xがエッチングされ難い材料からなる膜つまりシリコン酸化膜に対するにエッチング選択比の高い膜であればよい。例えばポリシリコン膜,アモルファスシリコン膜,高融点金属膜,高融点金属化合物膜,PSG膜,BPSG膜などをエッチングストッパ膜として用いることができる。」

したがって,上記引用文献3には,以下の技術的事項が記載されていると認められる。
・半導体基板の表面を酸化してシリコン酸化膜13xを形成し,次に,シリコン窒化膜(エッチングストッパ膜)を堆積し,続いて,素子分離を形成しようとする領域を開口したフォトレジスト膜を形成した後,フォトレジスト膜をマスクとして,シリコン窒化膜,シリコン酸化膜13x及び半導体基板を順次エッチングし,半導体基板に溝を形成し,その後,CVD法により基板上にシリコン酸化膜を堆積し,その上にフォトレジストを塗布した後,前記フォトレジスト膜及び前記シリコン酸化膜を,前記シリコン窒化膜が露出するまでエッチバックして,基板表面を平坦にする工程を含む溝型素子分離を形成する際の前記エッチングストッパ膜は,前記シリコン窒化膜に限られず,エッチングストッパとして機能し,かつそれを除去する際に素子分離及び下地のシリコン酸化膜13xがエッチングされ難い材料からなる膜つまりシリコン酸化膜に対するにエッチング選択比の高い膜であればよいことから,例えばポリシリコン膜,アモルファスシリコン膜,高融点金属膜,高融点金属化合物膜,PSG膜,BPSG膜などを用いることができること。

第4 対比・判断
ア 対比
本願発明1と引用発明1とを対比すると,次のことがいえる。
技術常識に照らして,引用発明1の「第1の膜26を残したままで,第2の膜27をマスクとして」行う「不純物注入」は,イオン注入を用いた「不純物注入」と解される。
そして,「カーボン膜,またはグラファイト膜,ダイヤモンドライクカーボン膜から選択される炭素を含む膜」及び「SiO_(2) 膜」は,いずれも,「非金属耐熱性下層膜」であって,かつ,互いに「異なる材料」といえる。
そうすると,引用発明1の「カーボン膜,またはグラファイト膜,ダイヤモンドライクカーボン膜から選択される炭素を含む膜を選択し」た「第1の膜26」,及び「SiO_(2) 膜であ」る「第2の膜27」は,それぞれ,本願発明1の「不純物元素のイオン注入マスクとなる非金属耐熱性下層膜」及び「下層膜とは異なる材料からなる不純物元素のイオン注入マスクとなる非金属耐熱性上層膜」に相当する。
さらに,引用発明1が,「炭化珪素層12に不純物注入を行って,蓄積型縦型MOSFETのp型ウェル領域13を形成する方法であって,」「電界集中による耐圧の低下が抑制され,ゲート絶縁膜の絶縁不良も改善することができる方法」であることから,前記「第1の膜26」が,「炭化珪素半導体基板表面のゲート絶縁膜形成領域に」形成されることは明らかである。
してみれば,引用発明1の「(2)前記この炭化珪素層12の上に,第1の膜26を堆積する工程であって,前記第1の膜26として,例えば,スパッタ法,CVD法などにより堆積されたカーボン膜,またはグラファイト膜,ダイヤモンドライクカーボン膜から選択される炭素を含む膜を選択してもよい工程」と,「(3)前記第1の膜26の上に,第2の膜27を堆積する工程であって,前記第2の膜27はSiO_(2) 膜であり,その膜厚は約2μmである工程」は,それぞれ,本願発明1の「炭化珪素半導体基板表面のゲート絶縁膜形成領域に不純物元素のイオン注入マスクとなる非金属耐熱性下層膜を形成する工程」,及び,「該下層膜上に,該下層膜とは異なる材料からなる不純物元素のイオン注入マスクとなる非金属耐熱性上層膜を積層する工程」に相当する。

引用発明1の「前記第1の膜26の上に,第2の膜27を堆積する工程であって,前記第2の膜27はSiO_(2) 膜であり,その膜厚は約2μmである工程」は,本願発明1の「前記上層膜を積層する工程は,該上層膜を不純物注入をする際に注入阻止できる厚さに形成し」に相当する。

本願明細書の「【0023】・・・このエッチング条件により,上層膜13は全面すべてエッチアウトされ,下層膜12は完全に除去されずに厚さの一部が残る。前記アンダータイムエッチングとは上層膜13が完全にエッチアウトされない状態のエッチングである。上層膜の厚さをL2,下層膜の厚さをL1,上層膜/下層膜のレート選択比をSa,エッチング後の下層膜の残り厚さをL1’ オーバーエッチングをP%とすると,下層膜のエッチング量はL2/Sa×(P/100)=(Ra×Ta/Sa)なので,【0024】【数2】L1’=L1-(Ra×Ta/Sa)>0 (2)となる。」との記載,及び「【0027】工程(g):上層膜13を全面除去する。 このとき上層膜13はエッチングにより開口部16が形成されており,この開口部16を通して下層膜12が露出している状態である。次に,この上層膜13の全面除去時に,露出する下層膜12が,さらに削れても炭化珪素半導体基板11が露出しないように,上層膜/下層膜のレート選択比が大きいエッチング条件が好ましいのである。上層膜の厚さをL2,下層膜の厚さをL1’,上層膜/下層膜のレート選択比をSbとすると,(L2/L1’)<Sbを満たすエッチング条件にすることで炭化珪素半導体基板が露出することを防ぐことができる。(L2/L1’)<SbからL1’>(L2/Sb),L2=Rb×Tbであるから,【0028】【数3】L1’>(Rb×Tb/Sb) (3)となる。前記(2)式と(3)式から,【0029】【数4】L1>(Ra×Ta/Sa)+(Rb×Tb/Sb) (1)が得られる。」との記載に照らして,
本願発明1の「前記不純物注入用開口部をエッチングで形成する工程におけるエッチング条件が,上層膜/下層膜のエッチングレート選択比Sa,上層膜のエッチングレートRa,下層膜の厚さL1,オーバーエッチング時間Taとし,不純物注入後に,前記上層膜を除去する際の条件が,上層膜/下層膜のエッチングレート選択比Sb,上層膜のエッチングレートRb,エッチング時間Tbとした時,[数1]L1>(Ra×Ta/Sa)+(Rb×Tb/Sb)を満たすこと」との条件は,
(a)不純物注入用開口部をエッチングで形成する工程におけるエッチング条件が,上層膜13は全面すべてエッチアウトされ,下層膜12は完全に除去されずに厚さの一部が残るものであり,
(b)不純物注入後に,前記上層膜を除去する際のエッチング条件が,炭化珪素半導体基板が露出することを防ぐことができ,かつ,上層膜13を全面除去するものである,
場合に満たされるものと解される。

そして,引用発明1の「(5)前記フォトレジスト28をマスクとしてRIEによるドライエッチングを行う工程であって,前記ドライエッチングは,フォトレジスト28を若干エッチングするが,完全に除去しないようにあらかじめ調整したものであり,前記第2の膜27であるSiO_(2)膜はフォトレジスト28がマスクとなってパターニングされるが,前記第1の膜26は,ほとんどエッチングされず,したがって,従来の半導体素子の製造方法に見られたようなオーバーエッチングや凸部が発生しない工程」は,前記「上層膜13は全面すべてエッチアウトされ,下層膜12は完全に除去されずに厚さの一部が残る」エッチング条件で不純物注入用開口部をエッチングで形成する工程に相当し,さらに,引用発明1の「(8)前記第2の膜27を除去し,前記第1の膜26を残したまま」は,前記「炭化珪素半導体基板が露出することを防ぐことができ,かつ,上層膜13を全面除去する」エッチング条件による,不純物注入後の前記上層膜を除去する工程に相当する。

してみれば,引用発明1のエッチング条件は,本願発明1の「前記不純物注入用開口部をエッチングで形成する工程におけるエッチング条件が,上層膜/下層膜のエッチングレート選択比Sa,上層膜のエッチングレートRa,下層膜の厚さL1,オーバーエッチング時間Taとし,不純物注入後に,前記上層膜を除去する際の条件が,上層膜/下層膜のエッチングレート選択比Sb,上層膜のエッチングレートRb,エッチング時間Tbとした時,[数1]L1>(Ra×Ta/Sa)+(Rb×Tb/Sb)を満たすこと」を満たす。

したがって,本願発明1と引用発明1との間には,次の一致点,相違点があるといえる。

(一致点)
「炭化珪素半導体基板表面のゲート絶縁膜形成領域に不純物元素のイオン注入マスクとなる非金属耐熱性下層膜を形成する工程と,該下層膜上に,該下層膜とは異なる材料からなる不純物元素のイオン注入マスクとなる非金属耐熱性上層膜を積層する工程と,該上層膜の所要の位置に不純物注入用開口部をエッチングで形成する工程と,上層膜を不純物注入マスクとして不純物注入を行い,前記炭化珪素半導体基板に不純物注入領域を形成する工程と,前記上層膜を全面除去する工程を備える炭化珪素MOS型半導体装置の製造方法において,
前記上層膜を積層する工程は,該上層膜を不純物注入をする際に注入阻止できる厚さに形成し,前記不純物注入用開口部をエッチングで形成する工程は,該開口部の上層膜を完全に除去し,下層膜が完全に除去されずに厚さの一部が残り,該下層膜越しに不純物注入できる下層膜の厚さとし,
前記不純物注入用開口部をエッチングで形成する工程におけるエッチング条件が,上層膜/下層膜のエッチングレート選択比Sa,上層膜のエッチングレートRa,下層膜の厚さL1,オーバーエッチング時間Taとし,
不純物注入後に,前記上層膜を除去する際の条件が
上層膜/下層膜のエッチングレート選択比Sb,上層膜のエッチングレートRb,エッチング時間Tbとした時,
[数1]
L1>(Ra×Ta/Sa)+(Rb×Tb/Sb)
を満たす炭化珪素MOS型半導体装置の製造方法。」

(相違点)
上層膜/下層膜である積層膜が,本願発明1では「ポリシリコン膜/PSG膜,ポリシリコン膜/BPSG膜,シリコン酸化膜/PSG膜,シリコン酸化膜/BPSG膜,シリコン窒化膜/PSG膜,シリコン窒化膜/BPSG膜,シリコン膜/PSG膜,シリコン膜/BPSG膜から選ばれるいずれかの積層膜」であるのに対して,引用発明1は,「SiO_(2) 膜」/「スパッタ法,CVD法などにより堆積されたカーボン膜,またはグラファイト膜,ダイヤモンドライクカーボン膜から選択される炭素を含む膜」である点。

イ 相違点についての判断
(ア)上記第3の3.のとおり,引用文献3には,半導体基板の表面を酸化してシリコン酸化膜13xを形成し,次に,シリコン窒化膜(エッチングストッパ膜)を堆積し,続いて,素子分離を形成しようとする領域を開口したフォトレジスト膜を形成した後,フォトレジスト膜をマスクとして,シリコン窒化膜,シリコン酸化膜13x及び半導体基板を順次エッチングし,半導体基板に溝を形成し,その後,CVD法により基板上にシリコン酸化膜を堆積し,その上にフォトレジストを塗布した後,前記フォトレジスト膜及び前記シリコン酸化膜を,前記シリコン窒化膜が露出するまでエッチバックして,基板表面を平坦にする工程を含む溝型素子分離を形成する際の前記エッチングストッパ膜は,前記シリコン窒化膜に限られず,エッチングストッパとして機能し,かつそれを除去する際に素子分離及び下地のシリコン酸化膜13xがエッチングされ難い材料からなる膜つまりシリコン酸化膜に対するエッチング選択比の高い膜であればよいことから,例えばポリシリコン膜,アモルファスシリコン膜,高融点金属膜,高融点金属化合物膜,PSG膜,BPSG膜などを用いることができるとする技術的事項が記載されている。

そうすると,引用文献3に記載された技術的事項において,「PSG膜,BPSG膜」は,「エッチングストッパとして機能し,かつそれを除去する際に素子分離及び下地のシリコン酸化膜13xがエッチングされ難い材料からなる膜」であるとの理由から選択されていることが理解できる。

一方,引用発明1の「第1の膜26」は,「炭化珪素層12」の上に堆積されるものであって,当該「炭化珪素層」と,「シリコン酸化膜」とが,異なるエッチング特性を有することは自明な事項である。

そうすると,引用発明1の「炭化珪素層12」の上に堆積される「第1の膜26」の材料として,引用文献3において,「エッチングストッパとして機能し,かつそれを除去する際に素子分離及び下地のシリコン酸化膜13xがエッチングされ難い材料からなる膜」との理由で選択された「PSG膜,BPSG膜」を用いる理由は見い出せない。

したがって,引用発明1に,引用文献3に記載された技術的事項を組み合わせる動機付けが存在しないから,本願発明1は,引用発明1と引用文献3に記載された技術的事項から容易に発明をすることができたとは認められない。

(イ)さらに,本願の発明の詳細な説明の「【0013】しかしながら,炭化珪素半導体を用いたMOSFETでは,ソースやチャネル領域形成のための不純物注入後にゲート酸化膜の形成工程を行うプロセスとすることがある。炭化珪素半導体基板に不純物元素をイオン注入する際には,前述のように,結晶へのダメージを少なくするために基板を高温状態にすることが好ましいとされている。高温で不純物注入後にゲート酸化膜を形成する場合,前記特許文献1に記載の方法を用いるとニッケル膜と接触する炭化珪素半導体基板面がシリサイド化しているおそれが高い。前記シリサイド化した基板面にはニッケル金属イオンが炭化珪素基板内に侵入しているので,MOS型半導体装置を製造する場合は,前記シリサイド面にゲート酸化膜を形成すると,ゲートチャネルの特性に悪影響を及ぼすため,ニッケル膜をストッパー膜として用いる前述の方法の採用は困難である。【0014】本発明は,以上述べた課題を解決するためになされたものである。本発明の目的は,炭化珪素半導体基板に選択的な不純物注入領域形成用のイオン注入マスクを形成するために,シリコン酸化膜をエッチングで開口する際に,炭化珪素半導体基板の表面に,金属イオンの侵入がなく,前記開口エッチングによる表面段差が発生することのない炭化珪素MOS型半導体装置の製造方法を提供することである。」との記載に照らして,本願発明1は,下層膜として,ニッケル膜等の金属を用いないことによって,金属イオンの侵入がない炭化珪素MOS型半導体装置の製造方法を提供することにある。
他方,引用文献3に記載された「エッチングストッパ膜は,前記シリコン窒化膜に限られず,・・・例えばポリシリコン膜,アモルファスシリコン膜,高融点金属膜,高融点金属化合物膜,PSG膜,BPSG膜などを用いることができる」との技術的事項は,エッチングストッパ膜として,ニッケル膜等の金属を含む「高融点金属膜,高融点金属化合物膜」を包含する材料群を選択肢として提示するものである。
そして,引用文献3に記載された技術的事項を,引用発明1に適用する場合に,エッチングストッパ膜として,引用文献3に記載された「シリコン窒化膜」及び「ポリシリコン膜,アモルファスシリコン膜,高融点金属膜,高融点金属化合物膜,PSG膜,BPSG膜など」の中から,「PSG膜,BPSG膜」を選択した場合の,金属イオンの侵入がなく,ゲートチャネルの特性に悪影響が及ばない炭化珪素MOS型半導体装置の製造方法が提供されるという効果は,引用文献1及び引用文献3の記載からは予測することができない。
したがって,本願発明1は,引用発明1と引用文献3に記載された技術的事項から容易に発明をすることができたとは認められない。

(ウ)しかも,引用発明1において,上層膜/下層膜である積層膜として,「SiO_(2) 膜」/「スパッタ法,CVD法などにより堆積されたカーボン膜,またはグラファイト膜,ダイヤモンドライクカーボン膜から選択される炭素を含む膜」を用いるのは,「なお,工程(c)で,第1の膜がエッチングストッパーとして十分に機能するためには,第1の膜に対する第2の膜のエッチング速度の割合(選択比)は5以上であることが好ましく,理想的には10以上(すなわち,第1の膜がほとんどエッチングされない選択比)であることが好ましい。」(【0017】),及び「炭素を含む下側マスクがキャップ層として半導体層を保護するため,高温の熱処理を行っても半導体層の表面荒れを抑制することができる。これにより,例えば1500℃以上の高温の熱処理が可能となる。」(【0023】)ことを理由とするものである。
してみれば,引用発明1の前記上層膜/下層膜である積層膜の下層膜として,前記「炭素を含む膜」に替えて,これらの特性を備えない「PSG膜,BPSG膜」を用いることには,阻害事由があるといえる。
したがって,本願発明1は,引用発明1と引用文献3に記載された技術的事項から容易に発明をすることができたとは認められない。

また,相違点1に係る構成は,上記引用文献2には記載されていない。

したがって,本願発明1は,当業者であっても引用発明,引用文献2,3に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。

第5 原査定の概要及び原査定についての判断
原査定は,請求項1に係る発明は,引用文献1に記載された発明及び引用文献2に記載された技術に基づいて,当業者であれば容易になし得たものであるから,特許法第29条第2項の規定により特許を受けることができないというものである。
しかしながら,平成30年6月18日付け手続補正により補正された請求項1は,
「前記非金属耐熱性下層膜と前記非金属耐熱性上層膜の積層膜を上層膜/下層膜として,ポリシリコン膜/PSG膜,ポリシリコン膜/BPSG膜,シリコン酸化膜/PSG膜,シリコン酸化膜/BPSG膜,シリコン窒化膜/PSG膜,シリコン窒化膜/BPSG膜,シリコン膜/PSG膜,シリコン膜/BPSG膜から選ばれるいずれかの積層膜とし」という構成を有するものとなっており,上記のとおり,本願発明1は,上記引用文献1に記載された発明及び上記引用文献2に記載された技術的事項に基づいて,当業者が容易に発明できたものではない。したがって,原査定を維持することはできない。

第6 当審拒絶理由について
特許法第36条第6項第2号について
当審では,「請求項1の後段に,『不純物注入後に,前記上層膜を除去する際の条件が』とある。一方,請求項1の前段の記載である,『・・・工程と,・・・工程と,・・・工程と,・・・工程を備える炭化珪素MOS型半導体装置の製造方法において,』には,『不純物注入後に,前記上層膜を除去する』工程が含まれていない。すなわち,『炭化珪素MOS型半導体装置の製造方法』と,『不純物注入後に,前記上層膜を除去する』ことの関係が不明瞭である。」との拒絶の理由を通知しているが,平成30年6月18日付けの補正において,この拒絶の理由は解消した。

第7 むすび
以上のとおり,本願発明1は,当業者が引用発明1及び引用文献2,3に記載された技術的事項に基づいて容易に発明をすることができたものではない。
したがって,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2018-09-18 
出願番号 特願2012-246806(P2012-246806)
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 537- WY (H01L)
最終処分 成立  
前審関与審査官 小堺 行彦戸次 一夫  
特許庁審判長 深沢 正志
特許庁審判官 小田 浩
加藤 浩一
発明の名称 炭化珪素MOS型半導体装置の製造方法  
代理人 阪本 朗  
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