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| 審決分類 |
審判 査定不服 2項進歩性 取り消して特許、登録 G06F |
|---|---|
| 管理番号 | 1345344 |
| 審判番号 | 不服2018-1674 |
| 総通号数 | 228 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2018-12-28 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2018-02-07 |
| 確定日 | 2018-11-06 |
| 事件の表示 | 特願2016-535174「自律的メモリの方法及びシステム」拒絶査定不服審判事件〔平成27年 6月11日国際公開、WO2015/084728、平成29年 2月 9日国内公表、特表2017-504870、請求項の数(15)〕について、次のとおり審決する。 |
| 結論 | 原査定を取り消す。 本願の発明は、特許すべきものとする。 |
| 理由 |
第1 手続の経緯 本願は,2014年12月1日(パリ条約による優先権主張外国庁受理2013年12月2日,米国)を国際出願日とする出願であって,平成28年6月30日に手続補正書が提出され,平成29年5月25日付けで拒絶の理由が通知され,同年6月22日に手続補正書が提出され,同年11月27日付けで拒絶査定(謄本送達日同年12月5日。以下,「原査定」という。)がなされ,これに対して平成30年2月7日に審判請求がなされたものである。 第2 原査定の概要 原査定(平成29年11月27日付け拒絶査定)の概要は次のとおりである。 (進歩性)この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 記 (引用文献等については引用文献等一覧参照) ・請求項 1-15 ・引用文献等 1-4 ＜引用文献等一覧＞ 1.米国特許出願公開第2012/0102275号明細書 2.特開2011-060279号公報 (周知技術を示す文献) 3.米国特許第8427952号明細書 (周知技術を示す文献) 4.特表2007-529833号公報 (周知技術を示す文献) 第3 本願発明 本願請求項1乃至15に係る発明(以下「本願発明1」乃至「本願発明15」という。)は,特許請求の範囲の請求項1乃至15に記載された,次のとおりのものと認める。 「 【請求項1】 命令一式を自律的メモリデバイスにおいて受信することと、 前記命令一式を前記自律的メモリデバイスにおいて実行することと、 前記命令一式と、前記命令一式に応答して前記自律的メモリデバイスにおいて得られた任意のデータとを併せたパケットを前記自律的メモリデバイスにおいて生成することと、 前記パケットを前記自律的メモリデバイスから送信することと、 を含む方法。 【請求項2】 前記命令一式を前記自律的メモリデバイスにおいて受信することは、前記命令一式を前記自律的メモリデバイスと接続するネットワークから受信することを含み、前記パケットを前記自律的メモリデバイスから送信することは、前記パケットを前記ネットワークへ送信することを含む、請求項1に記載の方法。 【請求項3】 前記命令一式を受信することは、前記命令一式を含むパケットを受信することを含み、 前記方法はさらに、 前記受信した命令一式に対応付けられた初期プログラムカウンタ値をプログラムカウンタにロードすることと、 前記命令一式を命令メモリにロードすることと、 前記命令一式に対応付けられた初期条件一式をレジスタファイルにロードすることと、を含む前記受信したパケットを構文解析することを含む請求項1に記載の方法。 【請求項4】 前記命令一式を実行することは、 前記命令一式の第1命令を実行後、新たなプログラムカウンタ値を算出することと、 前記新たなプログラムカウンタ値を前記プログラムカウンタに記憶させることと、 を含む、請求項3に記載の方法。 【請求項5】 前記命令一式を実行することは、第1命令を第1実行ユニットにおいて、かつ第2命令を第2実行ユニットにおいて実行することを含み、前記第1、第2命令の前記実行は実質的に並列である、請求項1に記載の方法。 【請求項6】 前記自律的メモリデバイスは複数のノードのうちの第1ノードであり、前記パケットを前記自律的メモリデバイスから送信することは、前記パケットを前記複数のノードのうちの第2ノードへ送信することを含む、請求項1に記載の方法。 【請求項7】 初期条件を前記複数のノードのうちの第3ノードから受信することと、 前記初期条件をファイルレジスタに記憶させることと、 をさらに含む、請求項6に記載の方法。 【請求項8】 前記命令一式はフェンスフラグを含み、前記命令一式を記憶させることは、 1つまたは複数の命令を前記フェンスフラグの前に命令メモリに、かつ1つまたは複数の命令を前記フェンスフラグに続いて前記命令メモリに記憶させること、 を含む、請求項1に記載の方法。 【請求項9】 前記1つまたは複数の命令を前記フェンスフラグの前に第1実行ユニットにおいて実行することと、 前記1つまたは複数の命令を前記フェンスフラグの後に第2実行ユニットにおいて実行することと、 をさらに含む請求項8に記載の方法。 【請求項10】 前記1つまたは複数の命令を前記フェンスフラグの前に実行することを、前記1つまたは複数の命令を前記フェンスフラグの後に実行することと実質的に同時に行う、請求項9に記載の方法。 【請求項11】 前記命令一式を実行することは、 複数のオペランドをプログラムカウンタ実行ユニットに提供することと、 演算子を前記プログラムカウンタ実行ユニットに提供することと、 前記複数のオペランドに対して前記演算子を実行した結果に応答して更新プログラムカウンタ値を生成することと、 を含む、請求項1に記載の方法。 【請求項12】 命令一式と開始位置とを含むパケットを受信するように構成されたパケットパーサと、 前記パケットパーサに接続され、前記命令一式を受信するように構成された命令メモリと、 前記命令メモリと前記パケットパーサに接続され、前記パケットパーサから前記開始位置を初めに受信し、前記命令メモリから前記開始位置における命令を取得するように構成されたプログラムカウンタと、 前記命令一式を実行するために、前記命令メモリに接続された複数の実行ユニットと、前記複数の実行ユニットに接続され、ローカルメモリに対するデータ読出しおよびデータ書き込みを制御するように構成されたパーサと、 前記パーサと前記パケットパーサに接続され、前記パーサと前記パケットパーサからのデータを記憶するように構成されたレジスタファイルと、 前記命令メモリと前記レジスタファイルに接続され、前記命令一式と前記レジスタファイルに記憶されたデータとを含む送信用パケットを生成するように構成されたパケットジェネレータと、 を備える装置。 【請求項13】 前記複数の実行ユニットはそれぞれ 複数の演算論理装置(ALU)と、 前記複数の演算論理装置のうち少なくとも2つの出力の間に接続された多重化機能と、を備える、請求項12に記載の装置。 【請求項14】 前記複数のALUは、前記命令一式の各命令に対応付けられたALUを含む、請求項13に記載の装置。 【請求項15】 前記複数の実行ユニットはそれぞれif-ｔhen-elｓe文を実施する、請求項13に記載の装置。」 第4 引用例 1 引用例1に記載された事項及び引用発明 原査定の拒絶の理由に引用された,本願の第一国出願前に既に公知である,米国特許出願公開第2012/0102275号明細書(2012年4月26日公開。以下,これを「引用例1」という。)には,関連する図面と共に,次の事項が記載されている。(下線は説明のために当審で付加。以下同様。) A “[0001]Embodiments of the invention related generally to memories, and more specifically, in one or more of the illustrated embodiments, to memories having logic operable to provide atomic memory operations under mask control and having variable operand size.” (当審仮訳:「[0001]本発明の実施形態は,一般にメモリに関し,より具体的には,1つ以上の示される実施形態では,マスクの制御下のアトミックメモリ動作を提供するように動作可能であり,可変のオペランドサイズを有する論理を有するメモリに関する。」) B “[0010]FIG.1 illustrates a portion of a memory 100 according to an embodiment of the invention. The memory 100 includes an IO interface 110 that receives memory commands, as well as other information, such as configuration information related to data associated with the memory command, to request execution of the memory command. The memory commands and configuration information may be provided to the IO interface 110 in a packetized format. That is, a command packet may include fields in which the combination of binary digits (bits) in the fields represent information that can be decoded by a command decoder, such as a packet decoder 120, to determine what command to execute, and in some embodiments, configuration information related to data associated with the command packet. Examples of command packets including configuration information related to the data will be explained in more detail below.” (当審仮訳「[0010]図1は,本発明の実施形態によるメモリ100の一部を示している。メモリ100は,メモリコマンドの実行を要求するための,メモリコマンドに関連付けられたデータに関連した構成情報のようなメモリコマンド,および他の情報を受信する入出力インタフェース110を含む。メモリコマンドおよびメモリ構成情報はパケット化された形式で入出力インタフェース110に提供されてもよい。すなわち,コマンドパケットは,フィールド内の2進数(ビット)の組み合わせは,パケットデコーダ120のようなデコーダによりデコードされた実行すべきコマンドを決定することができる情報を表すフィールドを含むことができ,いくつかの実施形態では,コマンドパケットに関連するデータに関連する構成情報である。データに関連する構成情報を含むコマンドパケットの例は,以下でより詳細に説明する。」) C “[0012]The memory 100 further includes operation logic 140 that performs memory operations, such as read and write operations, as well as other operations that can be part of an atomic memory operation. The operation logic 140 is controlled by the internal control and timing signals (e.g., command, address, operand data, and mask, data length, and data unit size information) provided by the packet decoder 120. As will be described in more detail below, control of the operation logic 140 is based at least in part on the information received in the memory packet. In some embodiments, the operation logic 140 performs various operations, for example, logic operations, arithmetic operations, comparison operations on operand data. The operand data may be data provided to the memory 100 associated with control, function and data in separate signals or with a command packet; memory data stored in the memory store 130 retrieved in response to a command in the command packet; or combinations thereof. In the event data is to be returned in response to a command packet, a packet assembler 150 in the memory 100 receives data from the operation logic 140 and prepares the data to be provided through the IO interface 110, for example, in a return data packet. Data, in some embodiments, can be returned directly. The data may be the result of operations performed by the operation logic 140, data retrieved from memory store 130, or some other data.” (当審仮訳:「[0012]また,メモリ100は,メモリ動作,読み出し動作および書き込み動作等,ならびに,アトミックメモリ動作の一部とすることができる他の動作を実行する演算ロジック140を含んでいる。演算ロジック140は,パケットデコーダ120によって提供される内部制御信号およびタイミング信号(例えば,コマンド,アドレスデータ,データ長,およびデータユニットサイズ情報)によって制御される。以下でより詳細に説明するように,演算ロジック140の制御は,メモリパケットで受信した情報に少なくとも部分的に基づいている。いくつかの実施形態において,演算ロジック140は,様々な処理,例えば論理演算,算術演算,オペランドデータの比較演算などを実行する。オペランドデータは,別個の信号またはコマンドパケットと制御,機能およびデータに関連付けられたメモリ100に提供されるデータ,コマンドパケット内のコマンドに応答して読み出されたメモリ・ストア130に格納されているメモリデータ,あるいはこれらの組み合わせであり得る。データは,コマンドパケットに応答して返送されることになる場合には,メモリ100にパケット・アセンブラ150は,演算ロジック140からデータを受信し,そのデータを,例えば,入出力インタフェース110を介して提供されるように返信データパケットとして準備する。データは,いくつかの実施形態では,直接返送することができる。データは,演算ロジック140によって実行される動作の結果,メモリストア130から取り出されたデータ,または,他の何らかのデータであってもよい。」) D “[0026]FIG. 4 illustrates an operation logic 400 in accordance with an embodiment of the invention. The operation logic 400 may be used for the operation logic 140 of the memory 100 of FIG. 1. The operation logic 400 includes a first selector 410 that is configured to receive read data from memory store and to further receive address, data length, and data unit size information associated with a command packet. The first selector 410 provides the read data to a operation unit 420 and a second selector 430. The operation unit 420 configures the data according to the address, data length, and data unit size information to be provided to the operation unit 420. For example, select portions of the data as identified by the information are provided to the operation unit 420. The configured data is also provided to a second selector 430 as well. The operation unit 420 further receives operand data and the command associated with the command packet and performs various operations on the read data and/or operand data according to the command. Example operations will be described in more detail below. [0027]Resultant data from the operation unit 420 is provided to the second selector 430. [0028]The second selector uses mask, data length, and data unit size information associated with the command packet to provide data to return to the requesting device and/or to store in the memory store (where such data could be the read data, the resultant data, or some combination or portion of either of the foregoing). The data may be provided to the memory store and/or prepared to be returned through an IO interface (e.g., IO interface 110, FIG. 1 ). In some embodiments, which data is provided by the second selector 430 is based at least in part on information from the command packet. For example, if a mask bit is “0” the second selector 430 provides a corresponding portion of the resultant data whereas for a “1” a corresponding portion of the read data is provided. In some embodiments different data is returned to a requesting processor than is stored in the memory store based at least in part to how the atomic operation is defined.” (当審仮訳:「[0026]図4は,本発明の実施の形態の動作ロジック400を示す。演算ロジック400は,図1のメモリ100の演算ロジック140に使用することができる。演算ロジック400は,メモリからのリードデータを受信して,コマンドパケットに関連したアドレス,データ長,及びデータユニットサイズ情報を更に受信するように構成された第1セレクタ410を含む。第1セレクタ410は,読み出したデータを演算部420および第2セレクタ430に提供する。演算部420は,演算部420に提供されるアドレス,データ長,及びデータのサイズ情報にしたがってデータを構成する。例えば,情報によって識別されたデータの選択された部分は,演算部420に提供される。構成データはまた,第2セレクタ430に与えられる。また,演算部420は,オペランドデータおよびコマンドパケットに関連したコマンドをさらに受信し,そのコマンドに応じたリードデータ及び/又はオペランドデータに基づいて,各種処理を実行する。例示的な動作は,以下でより詳細に説明する。 [0027]演算部420から得られたデータは,第2セレクタ430に供給される。 [0028]第2セレクタは,コマンドパケットに関連するマスク,データ長,及びデータユニットサイズ情報を使用して,要求装置に戻すためにデータを提供するおよび/またはメモリ記憶装置(このようなデータは,読み出しデータ,結果データ,または前記のいずれかの組み合わせまたは部分であってもよい)に格納する。データは,メモリ・ストアに提供されおよび/またはIOインタフェース(例えば,インタフェース110,図1)を介して戻されることに調製することができる。いくつかの実施形態において,データは,第2セレクタ430により提供されるコマンドパケットからの情報に少なくとも部分的に基づいている。例えば,マスクビットが「0」であれば選択器430は,得られたデータの対応する部分を提供し,「1」であれば読み出しデータの対応する部分が提供される。いくつかの実施形態では,異なるデータは,アトミック動作をどのように定義するかに少なくとも部分的に基づいて,記憶装置に記憶されている要求元のプロセッサに返される。」) 以上上記A乃至Dより,引用例1には,次の発明(以下「引用発明」という。)が記載されているといえる。 「アトミックメモリ動作を提供するように動作可能であるメモリであって, 前記メモリは,メモリコマンドを受信する入出力インタフェースを含み,前記メモリコマンドおよびメモリ構成情報はパケット化された形式で前記入出力インタフェースに提供され, コマンドパケットは,実行すべきコマンドを決定することができる情報を表すフィールドを含み, 前記メモリは,演算ロジックを含み, 前記演算ロジックは,パケットデコーダによって提供される内部制御信号およびタイミング信号,例えばコマンドによって制御され,様々な処理を実行し, パケット・アセンブラは,前記演算ロジックからデータを受信し,そのデータを,返信データパケットとして準備し, 前記演算ロジックの演算部は,オペランドデータおよびコマンドパケットに関連したコマンドを受信し,そのコマンドに応じたリードデータ及び/又はオペランドデータに基づいて,各種処理を実行し, 前記演算部から得られたデータは,第2セレクタに供給され,前記第2セレクタは,コマンドパケットに関連するマスク,データ長,及びデータユニットサイズ情報を使用して,要求装置に戻すためにデータを提供する メモリ。」 2 引用例2に記載された事項 原査定の拒絶の理由に引用された,本願の第一国出願前に既に公知である,特開2011-60279号公報(平成23年3月24日公開。以下,これを「引用例2」という。)には,関連する図面と共に,次の事項が記載されている。 E 「【0008】 図1に示す実施形態は、本発明により分散型サブシステム10において通信するように1つのプロセッサ及び複数の自律的メモリ装置102を構成することのできるアーキテクチャーを示す。多数の装置間の通信を容易にするために、分散型サブシステム10内の各自律的メモリ装置102には、それ自身のアドレスが指定される。これは、各自律的メモリ装置102に、サブシステム内の他の装置へメッセージをルーティングする能力を与える。自律的メモリ装置が3ｘ3アレイで示されているが、分散型サブシステム10は、非常に多数の装置をネットワークに有するように構成されてもよい。」 F 「【0032】 分散型サブシステム10内の他の装置への自律的メモリ装置102のインターフェイスは、コマンド及びパラメータリストを含むメッセージの通過路を与える。パラメータは、実際のデータ、アレイ内のデータを指すアドレス情報、及びアレイに配置されたオブジェクトを指すオブジェクト識別子を含む。又、パラメータは、所与のデータセットに対して動作するのに必要なコードに対するアドレス又はオブジェクト識別(オブジェクトID)を含むか又はそれを指す。自律的メモリ装置102へ通されるコードは、OｐenCL規格、おそらくは、MaｐRedｕceにより確立されたパラダイムに適合する。既存のクラスタリング及び「クラウド-コンピューティング(cloud-computing)」インフラストラクチャー断片の多くは、分散型サブシステム10内で再使用可能である。」 3 引用例3に記載された事項 原査定の拒絶の理由に引用された,本願の第一国出願前に既に公知である,米国特許第8427952号明細書(2013年4月23日公開。以下,これを「引用例3」という。)には,関連する図面と共に,次の事項が記載されている。 G  図2 (当審仮訳: Program Counter 222 … プログラムカウンタ Program Memory 220 … 命令メモリ Resister File 224 … レジスタファイル Logical Operation 210 … 論理演算器 Arithmetical Operation 212 … 算術演算器 Branched Decision 216 … 分岐決定ユニット) 4 引用例4に記載された事項 原査定の拒絶の理由に引用された,本願の第一国出願前に既に公知である,特表2007-529833号公報(平成19年10月25日公表。以下,これを「引用例4」という。)には,関連する図面と共に,次の事項が記載されている。 H 「【0007】 しかし、任意の順序でコマンドを実行すると、多くの問題が生じる。たとえば、あるコマンドが、後続コマンドが実行される前に完了しておかなければならない場合である。従来のDMAコマンド実行方法や実行装置に関連する問題の少なくともいくつかに対処するためのDMAコマンド順序設定方法や装置が必要とされている。」 I 「【0013】 ただし、DMAコマンドキュー140のコマンドは、単にランダムに実行されるのではない。従来システムでは、DMAコマンドキュー140のようなDMAコマンドキューのコマンドは、ストリクト・オーダーの枠組みにおいては到着順に実行されている。しかし、改良型DMAコントローラ110は、ウィークリー・オーダーの枠組みを採用しており、さまざまな順序での実行を可能としている。更に、改良型DMAコントローラ110は、一連の埋め込みフラグを利用する。PU130は、発行されたコマンドにフラグを埋め込む。DMAコマンドキュー140がフェンス(fence)フラグやバリア(barrier)フラグを埋め込むこともできるが、このようなやり方はより複雑となる。埋め込まれたフラグは各コマンドの依存性を示し、コマンドの順次実行のために役に立つ。埋め込みフラグを使う理由は他にもさまざまである。たとえば、高優先度のコマンドを低優先度のコマンドよりも先に実行する場合である。 【0014】 より詳細には、コマンドには2つのフラグが埋め込まれる。バリアとフェンスである。どちらも同一タグのグループに属するコマンドだけに影響する。通常、埋め込まれたフェンスフラグは、そのフェンスフラグ付きのコマンドよりも前に発行されたコマンドのうち、同じタググループ内の全てのコマンドが完了するまで、そのコマンドの実行を抑止する。つまり、フェンスフラグは、フェンスフラグ付きのコマンドの実行の前に、フェンスフラグ付きのコマンドの前に発行された同じタググループに属する全てのコマンドが完了することを要求する。フェンスフラグは、キューにある後続のコマンドには影響しない。たとえば、フェンスフラグ付きコマンドの後に発行されたコマンドは、フェンスフラグ付きのコマンドよりも前に実行可能である。」 第5 対比・判断 1 本願発明1について (1)対比 本願発明1と引用発明とを対比する。 (あ)引用発明の「メモリ」は,本願発明1の「自律的メモリデバイス」と,“メモリデバイス”である点で一致する。 (い)引用発明の「コマンドパケット」は,「メモリコマンドおよびメモリ構成情報」が「パケット化された形式で入出力インタフェースに提供され」たものであり,「実行すべきコマンドを決定することができる情報を表すフィールドを含」むものでもあるので,本願発明1の「命令一式」といい得るものである。そして,引用発明の「メモリ」は,「メモリコマンドを受信する入出力インタフェースを含み,前記メモリコマンドおよびメモリ構成情報はパケット化された形式で前記入出力インタフェースに提供され」るものであるから,本願発明1の「命令一式を自律的メモリデバイスにおいて受信すること」とは,下記の点(相違点1)で相違するものの,“命令一式をメモリデバイスにおいて受信すること”を含む点で一致する。 (う)引用発明の「演算ロジック」は,「パケットデコーダによって提供される内部制御信号およびタイミング信号,例えばコマンドによって制御され,様々な処理を実行」するものであって,「前記演算ロジックの演算部」が,「オペランドデータおよびコマンドパケットに関連したコマンドを受信し,そのコマンドに応じたリードデータ及び/又はオペランドデータに基づいて,各種処理を実行」するものであることから,本願発明1の「前記命令一式を前記自律的メモリデバイスにおいて実行すること」とは,上記(い)と同様下記の点(相違点1)で相違するものの,“前記命令一式を前記メモリデバイスにおいて実行すること”を含む点で一致する。 (え)引用発明の「パケット・アセンブラ」は,「前記演算ロジックからデータを受信し,そのデータを,返信データパケットとして準備」するものであり,当該「演算ロジック」から「受信」する「データ」は,演算の結果を少なくとも含むものであって,当該演算は,「演算ロジックの演算部」によって,「オペランドデータおよびコマンドパケットに関連したコマンドを受信し,そのコマンドに応じたリードデータ及び/又はオペランドデータに基づいて,各種処理を実行」することによって行われるものである。そして,上記(い)における,「命令一式」に関する対比も踏まえ,本願発明1の「前記命令一式と、前記命令一式に応答して前記自律的メモリデバイスにおいて得られた任意のデータとを併せたパケットを前記自律的メモリデバイスにおいて生成すること」と引用発明とは,下記の点(相違点2)で相違するものの,“前記メモリデバイスにおいて得られた任意のデータを含むパケットを前記メモリデバイスにおいて生成すること”を含む点で一致する。 (お)引用発明は,「前記演算部から得られたデータは,第2セレクタに供給され,前記第2セレクタは,コマンドパケットに関連するマスク,データ長,及びデータユニットサイズ情報を使用して,要求装置に戻すためにデータを提供する」ものであることから,本願発明1の「前記パケットを前記自律的メモリデバイスから送信すること」とは,上記(い)と同様,下記の点(相違点1)で相違するものの,“前記パケットを前記メモリデバイスから送信すること”を含む点で一致する。 (か)引用発明は,「アトミックメモリ動作を提供するように動作可能であるメモリ」に係るものであるが,「前記メモリコマンドおよびメモリ構成情報はパケット化された形式で前記入出力インタフェースに提供され」たり,「前記演算ロジックは,パケットデコーダによって提供される内部制御信号およびタイミング信号,例えばコマンドによって制御され,様々な処理を実行し」たり,「パケット・アセンブラは,前記演算ロジックからデータを受信し,そのデータを,返信データパケットとして準備し」たり,「前記演算部から得られたデータは,第2セレクタに供給され,前記第2セレクタは,コマンドパケットに関連するマスク,データ長,及びデータユニットサイズ情報を使用して,要求装置に戻すためにデータを提供」したりすることを含むことから,全体として,本願発明1と同様,上記(あ)乃至(お)で検討した事項を含む“方法”である点で一致するといえる。 (き)以上,(あ)乃至(か)の検討から,引用発明と本願発明1とは,次の一致点及び相違点を有する。 〈一致点〉 命令一式をメモリデバイスにおいて受信することと, 前記命令一式を前記メモリデバイスにおいて実行することと, 前記メモリデバイスにおいて得られた任意のデータを含むパケットを前記メモリデバイスにおいて生成することと, 前記パケットを前記メモリデバイスから送信することと, を含む方法。 〈相違点1〉 本願発明1のメモリデバイスが,「自律的メモリデバイス」であるのに対し,引用発明は自律的デバイスであるとの特定がされていない点。 〈相違点2〉 本願発明1が生成する「パケット」が,「命令一式に応答して前記自律的メモリデバイスにおいて得られた任意のデータ」のみならず,「前記命令一式」をも含み,当該パケットを送信するものであるのに対し,引用発明は,命令一式に応答して得られた任意のデータを含むといい得るものの,「前記命令一式」,すなわち,メモリデバイスにおいて受信した,「命令一式」そのものをも含ませることが特定されていない点。 (2)相違点についての判断 事案に鑑み,先に相違点2について検討する。 本願発明1は,本願明細書の記載から,コンピュータシステムの高性能化に起因して,メモリ及びソリッドステートドライブの製造業者に,コンピュータシステムの高性能化に遅れをとらないように自社製品のメモリを高性能化するという継続的な圧力がかかり,コンピュータシステムに対する動作負荷を軽減するために,メモリに対する読出し及び書込みをより効率的にするという解決しようとする課題に対し(本願明細書段落4),中央処理装置(CPU)ベースのコンピューティングシステムにおけるボトルネックメモリ帯域幅の渋滞を軽減するため,自律的メモリデバイス内に配置された自律的メモリ処理装置(同段落9)により,従来のCPUベースのコンピューティングシステムにおけるメモリ帯域幅のボトルネックを軽減するために,命令の処理が行えるようにした(同段落78)ことが読み取れ,とりわけ,命令一式及び/またはデータを含むパケットがノード間で転送され,そのためにこれらのノード内のメモリに記憶されたデータが,ソースノードまたはCPUによる制御とは独立した命令により処理される(同段落78)ことが,その実施態様の一つとして示されている。 一方,引用発明は,「アトミックメモリ動作を提供するように動作可能であるメモリ」に係るものであり,本願発明1の「命令一式」に対応する,「コマンドパケット」を受信すること,当該「コマンドパケット」に含まれるコマンド(命令)に応じた処理を実行するものであるが,当該処理を実行した後,「演算部から得られたデータ」が,「要求装置に戻すためにデータを提供する」ことまでは示されているものの,当該データに,命令そのものを含ませることまでは読み取ることができない。 そして,相違点2は,「任意のデータ」のみならず「前記命令一式」,すなわち,「自律的メモリデバイスにおいて受信」された「命令一式」であって,「前記自律的メモリデバイスにおいて実行」されるところの「前記命令一式」を「パケット」に含むものであり,このことは,「自律的メモリデバイス」において受信された「命令一式」をそのまま「パケット」を生成する際に用いることを特定するものであるが,引用発明の「メモリ」においては,「コマンド」,すなわち命令は,「演算ロジックの演算部」によって各種処理の実行のために供給されるものの,「要求装置」に「戻す」データに,受信した「コマンド」,すなわち命令を含ませることは,その動機付けを欠き,当業者といえども容易になし得たとまではいえない。 このことは,上記記載事項E乃至Iなどに示される引用例2乃至引用例4に記載された技術的事項をもってしても,当業者といえども容易になし得たとまではいえない。 したがって,上記相違点1について判断するまでもなく,本願発明1は,当業者であっても,引用発明及び引用文献2乃至4に記載された技術的事項に基づいて容易に発明できたものとはいえない。 2 本願発明12について 本願発明12も,本願発明1の「前記命令一式と、前記命令一式に応答して前記自律的メモリデバイスにおいて得られた任意のデータとを併せたパケットを前記自律的メモリデバイスにおいて生成すること」と実質的に同様の構成である,「前記命令一式と前記レジスタファイルに記憶されたデータとを含む送信用パケットを生成するように構成されたパケットジェネレータ」を備えるものであるから,本願発明1と同じ理由により,当業者であっても,引用発明及び引用文献2乃至4に記載された技術的事項に基づいて容易に発明できたものとはいえない。 3 本願発明2乃至11及び本願発明13乃至15について 本願発明2乃至11は,本願発明1を直接若しくは間接的に引用するものであり,また,本願発明13乃至15は,本願発明12を直接若しくは間接的に引用するものであって,本願発明1及び12と同じ理由により,当業者であっても,引用発明及び引用文献2乃至4に記載された技術的事項に基づいて容易に発明できたものとはいえない。 第6 むすび 以上のとおり,原査定の理由によっては,本願を拒絶することはできない。 また,他に本願を拒絶すべき理由を発見しない。 よって,結論のとおり審決する。 |
| 審決日 | 2018-10-22 |
| 出願番号 | 特願2016-535174(P2016-535174) |
| 審決分類 |
P
1
8・
121-
WY
(G06F)
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| 最終処分 | 成立 |
| 前審関与審査官 | 酒井 恭信 |
| 特許庁審判長 |
辻本 泰隆 |
| 特許庁審判官 |
須田 勝巳 山崎 慎一 |
| 発明の名称 | 自律的メモリの方法及びシステム |
| 代理人 | 大菅 義之 |
| 代理人 | 野村 泰久 |