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審決分類 審判 査定不服 4項1号請求項の削除 取り消して特許、登録 H01L
審判 査定不服 4項3号特許請求の範囲における誤記の訂正 取り消して特許、登録 H01L
審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 4号2号請求項の限定的減縮 取り消して特許、登録 H01L
審判 査定不服 4項4号特許請求の範囲における明りょうでない記載の釈明 取り消して特許、登録 H01L
管理番号 1346281
審判番号 不服2017-16255  
総通号数 229 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-01-25 
種別 拒絶査定不服の審決 
審判請求日 2017-11-01 
確定日 2018-12-04 
事件の表示 特願2016-508590「半導体装置」拒絶査定不服審判事件〔平成27年 9月24日国際公開、WO2015/141327、請求項の数(8)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯

本願は,平成27年(2015年)2月9日(優先権主張 平成26年3月19日 以下,「本願優先日」という。)を国際出願日とする出願であって,その手続の経緯は以下のとおりである。
平成28年 3月 4日 手続補正書の提出
平成29年 4月10日付け 拒絶理由通知書
平成29年 6月15日 意見書,手続補正書の提出
平成29年 7月26日付け 拒絶査定(以下,「原査定」という。)
平成29年11月 1日 審判請求書,手続補正書の提出

第2 補正の却下の決定
[補正の却下の決定の結論]
平成29年11月1日にされた手続補正(以下,「本件補正」という。)を却下する。

[理由]
1 補正の内容
本件補正は,特許請求の範囲及び発明の詳細な説明について補正するもので,特許請求の範囲については,下記(1)から,下記(2)へと補正するものである。

(1)本件補正前の特許請求の範囲
「【請求項1】
第1導電型の第1半導体層と、
前記第1半導体層の一方の表面層に選択的に設けられた第2導電型の第2半導体層と、
前記第2半導体層の内部に選択的に設けられた第1導電型の第3半導体層と、
前記第2半導体層および前記第3半導体層を貫通して前記第1半導体層に達するトレンチと、
前記第1半導体層の一方の表面層に選択的に設けられ、前記トレンチによって前記第2半導体層と分離された第2導電型の第4半導体層と、
前記第4半導体層を覆う層間絶縁膜と、
前記第1半導体層の他方の表面層に設けられた第2導電型の第5半導体層と、
前記第2半導体層および前記第3半導体層と導電接続され、かつ前記層間絶縁膜によって前記第4半導体層と電気的に絶縁された第1電極と、
前記第5半導体層と導電接続された第2電極と、
前記トレンチの内部に、前記トレンチの内壁に沿って設けられたゲート絶縁膜と、
前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられた第1ゲート電極と、
前記第4半導体層の、前記層間絶縁膜側に、前記トレンチと離れて設けられた溝と、
前記溝の内部に、前記第4半導体層を覆うように埋め込まれたLOCOS膜と、
前記LOCOS膜の内側に設けられた凹状部と、
前記凹状部の内側に設けられた第2ゲート電極と、
を備えることを特徴とする半導体装置。
【請求項2】
前記第2ゲート電極と前記層間絶縁膜との界面は、前記第2半導体層と前記第1電極との界面とほぼ等しい高さにあることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1ゲート電極と前記第2ゲート電極とは、前記トレンチと前記溝とが並ぶ方向に互いに分離されていることを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
第1導電型の第1半導体層と、
前記第1半導体層の一方の表面層に選択的に設けられた第2導電型の第2半導体層と、
前記第2半導体層の内部に選択的に設けられた第1導電型の第3半導体層と、
前記第2半導体層および前記第3半導体層を貫通して前記第1半導体層に達するトレンチと、
前記第1半導体層の一方の表面層に選択的に設けられ、前記トレンチによって前記第2半導体層と分離された第2導電型の第4半導体層と、
前記第4半導体層を覆う層間絶縁膜と、
前記第1半導体層の他方の表面層に設けられた第2導電型の第5半導体層と、
前記第2半導体層および前記第3半導体層と導電接続され、かつ前記層間絶縁膜によって前記第4半導体層と電気的に絶縁された第1電極と、
前記第5半導体層と導電接続された第2電極と、
前記トレンチの内部に、前記トレンチの内壁に沿って設けられたゲート絶縁膜と、
前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられた第1ゲート電極と、
前記第4半導体層上に、前記トレンチと離して設けられ、前記第4半導体層を覆うLOCOS膜と、
前記LOCOS膜の最も厚さが厚い肉厚部上に設けられた第2ゲート電極と、
を備え、
隣り合う前記LOCOS膜の端部と前記トレンチの側壁との間隔は、前記LOCOS膜の前記肉厚部の厚さ以上であることを特徴とする半導体装置。
【請求項5】
前記LOCOS膜の前記端部は、前記トレンチ側に近づくにつれて厚さが薄くなる傾斜を有し、
前記第2ゲート電極は、前記LOCOS膜の前記端部以外の厚さの厚い部分全体を覆うことを特徴とする請求項4に記載の半導体装置。
【請求項6】
前記第2ゲート電極の端部は、前記LOCOS膜の前記端部の傾斜と同じ方向に傾いて前記LOCOS膜の前記端部の傾斜になだらかにつながるテーパー状となっていることを特徴とする請求項5に記載の半導体装置。
【請求項7】
隣り合う前記LOCOS膜の前記端部と前記トレンチの側壁との間隔は1.0μm以上2.0μm以下であることを特徴とする請求項5に記載の半導体装置。」

(2)本件補正後の特許請求の範囲
「【請求項1】
第1導電型の第1半導体層と、
前記第1半導体層の一方の表面層に選択的に設けられた第2導電型の第2半導体層と、
前記第2半導体層の内部に選択的に設けられた第1導電型の第3半導体層と、
前記第2半導体層および前記第3半導体層を貫通して前記第1半導体層に達するトレンチと、
前記第1半導体層の一方の表面層に選択的に設けられ、前記トレンチによって前記第2半導体層と分離された第2導電型の第4半導体層と、
前記第4半導体層を覆う層間絶縁膜と、
前記第1半導体層の他方の表面層に設けられた第2導電型の第5半導体層と、
前記第2半導体層および前記第3半導体層と導電接続され、かつ前記層間絶縁膜によって前記第4半導体層と電気的に絶縁された第1電極と、
前記第5半導体層と導電接続された第2電極と、
前記トレンチの内部に、前記トレンチの内壁に沿って設けられたゲート絶縁膜と、
前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられた第1ゲート電極と、
前記第4半導体層の表面層に、隣り合う前記トレンチとの間に前記トレンチと離れて設けられた溝と、
前記溝の内部に、前記第4半導体層を覆うように埋め込まれたLOCOS膜と、
前記LOCOS膜の内側に設けられた、前記溝の内壁に沿う凹状部と、
前記凹状部の内側に設けられた第2ゲート電極と、
を備え、
前記第2ゲート電極は、前記第4半導体層の上部を覆うように設けられ、前記第1ゲート電極と電気的に接続されていることを特徴とする半導体装置。
【請求項2】
前記第2ゲート電極と前記層間絶縁膜との界面は、前記第2半導体層と前記第1電極との界面とほぼ等しい高さにあることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1ゲート電極と前記第2ゲート電極とは、前記トレンチと前記溝とが並ぶ方向に互いに分離されていることを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
隣り合う前記トレンチと前記溝との間隔は0.5μm以上3.0μm以下とする請求項1に記載の半導体装置。
【請求項5】
第1導電型の第1半導体層と、
前記第1半導体層の一方の表面層に選択的に設けられた第2導電型の第2半導体層と、
前記第2半導体層の内部に選択的に設けられた第1導電型の第3半導体層と、
前記第2半導体層および前記第3半導体層を貫通して前記第1半導体層に達するトレンチと、
前記第1半導体層の一方の表面層に選択的に設けられ、前記トレンチによって前記第2半導体層と分離された第2導電型の第4半導体層と、
前記第4半導体層を覆う層間絶縁膜と、
前記第1半導体層の他方の表面層に設けられた第2導電型の第5半導体層と、
前記第2半導体層および前記第3半導体層と導電接続され、かつ前記層間絶縁膜によって前記第4半導体層と電気的に絶縁された第1電極と、
前記第5半導体層と導電接続された第2電極と、
前記トレンチの内部に、前記トレンチの内壁に沿って設けられたゲート絶縁膜と、
前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられた第1ゲート電極と、
前記第4半導体層上において、隣り合う前記トレンチの間に前記トレンチと離して設けられ、前記第4半導体層を覆うLOCOS膜と、
前記LOCOS膜の最も厚さが厚い肉厚部上の全面に設けられた第2ゲート電極と、
を備え、
前記第2ゲート電極は、前記第1ゲート電極と電気的に接続され、
隣り合う前記LOCOS膜の端部と前記トレンチの側壁との間隔は、前記LOCOS膜の前記肉厚部の厚さ以上であることを特徴とする半導体装置。
【請求項6】
前記LOCOS膜の前記端部は、前記トレンチ側に近づくにつれて厚さが薄くなる傾斜を有し、
前記第2ゲート電極は、前記LOCOS膜の前記端部以外の厚さの厚い部分全体を覆うことを特徴とする請求項5に記載の半導体装置。
【請求項7】
前記第2ゲート電極の端部は、前記LOCOS膜の前記端部の傾斜と同じ方向に傾いて前記LOCOS膜の前記端部の傾斜になだらかにつながるテーパー状となっていることを特徴とする請求項6に記載の半導体装置。
【請求項8】
隣り合う前記LOCOS膜の前記端部と前記トレンチの側壁との間隔は1.0μm以上2.0μm以下であることを特徴とする請求項6に記載の半導体装置。」

2 補正の目的
本件補正により追加された請求項4は,「隣り合う前記トレンチと前記溝との間隔」について,「0.5μm以上3.0μm以下とする」との新たな発明特定事項を追加するものであり,また,請求項を増加するものであるから,特許請求の範囲の減縮を目的とするものではない。
また,請求項の削除,誤記の訂正,明りょうでない記載の釈明を目的とするものでもない。

3 むすび
以上のとおり,上記補正後の請求項4に係る補正事項を含む本件補正は,特許法第17条の2第5項の規定に違反するものであり,同法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下すべきものである。
よって,上記補正の却下の決定の結論のとおり決定する。

第3 原査定の概要
原査定(平成29年7月26日付け拒絶査定)の概要は次のとおりである。
1 この出願の請求項1ないし4に係る発明は,引用文献1及び2に記載された発明に基づいて,本願優先日前にその発明の属する技術分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
2 この出願の請求項4及び7に係る発明は,引用文献5に記載された発明に基づいて,本願優先日前にその発明の属する技術分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
3 この出願の請求項5及び6に係る発明は,引用文献5及び4に記載された発明に基づいて,本願優先日前にその発明の属する技術分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

引用文献1:特開2013-258190号公報
引用文献2:特開2008-053276号公報
引用文献4:特開2005-223228号公報
引用文献5:特開2009-194044号公報

第4 本願発明
本件補正は,上記「第2 補正の却下の決定」のとおり却下された。
したがって,本願の請求項に係る発明,平成29年6月15日付け手続補正書により補正された特許請求の範囲に記載された事項により特定される,以下のとおりのものである(以下,「本願発明1」ないし「本願発明7」という。)。(再掲)

「【請求項1】
第1導電型の第1半導体層と、
前記第1半導体層の一方の表面層に選択的に設けられた第2導電型の第2半導体層と、
前記第2半導体層の内部に選択的に設けられた第1導電型の第3半導体層と、
前記第2半導体層および前記第3半導体層を貫通して前記第1半導体層に達するトレンチと、
前記第1半導体層の一方の表面層に選択的に設けられ、前記トレンチによって前記第2半導体層と分離された第2導電型の第4半導体層と、
前記第4半導体層を覆う層間絶縁膜と、
前記第1半導体層の他方の表面層に設けられた第2導電型の第5半導体層と、
前記第2半導体層および前記第3半導体層と導電接続され、かつ前記層間絶縁膜によって前記第4半導体層と電気的に絶縁された第1電極と、
前記第5半導体層と導電接続された第2電極と、
前記トレンチの内部に、前記トレンチの内壁に沿って設けられたゲート絶縁膜と、
前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられた第1ゲート電極と、
前記第4半導体層の、前記層間絶縁膜側に、前記トレンチと離れて設けられた溝と、
前記溝の内部に、前記第4半導体層を覆うように埋め込まれたLOCOS膜と、
前記LOCOS膜の内側に設けられた凹状部と、
前記凹状部の内側に設けられた第2ゲート電極と、
を備えることを特徴とする半導体装置。
【請求項2】
前記第2ゲート電極と前記層間絶縁膜との界面は、前記第2半導体層と前記第1電極との界面とほぼ等しい高さにあることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1ゲート電極と前記第2ゲート電極とは、前記トレンチと前記溝とが並ぶ方向に互いに分離されていることを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
第1導電型の第1半導体層と、
前記第1半導体層の一方の表面層に選択的に設けられた第2導電型の第2半導体層と、
前記第2半導体層の内部に選択的に設けられた第1導電型の第3半導体層と、
前記第2半導体層および前記第3半導体層を貫通して前記第1半導体層に達するトレンチと、
前記第1半導体層の一方の表面層に選択的に設けられ、前記トレンチによって前記第2半導体層と分離された第2導電型の第4半導体層と、
前記第4半導体層を覆う層間絶縁膜と、
前記第1半導体層の他方の表面層に設けられた第2導電型の第5半導体層と、
前記第2半導体層および前記第3半導体層と導電接続され、かつ前記層間絶縁膜によって前記第4半導体層と電気的に絶縁された第1電極と、
前記第5半導体層と導電接続された第2電極と、
前記トレンチの内部に、前記トレンチの内壁に沿って設けられたゲート絶縁膜と、
前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられた第1ゲート電極と、
前記第4半導体層上に、前記トレンチと離して設けられ、前記第4半導体層を覆うLOCOS膜と、
前記LOCOS膜の最も厚さが厚い肉厚部上に設けられた第2ゲート電極と、
を備え、
隣り合う前記LOCOS膜の端部と前記トレンチの側壁との間隔は、前記LOCOS膜の前記肉厚部の厚さ以上であることを特徴とする半導体装置。
【請求項5】
前記LOCOS膜の前記端部は、前記トレンチ側に近づくにつれて厚さが薄くなる傾斜を有し、
前記第2ゲート電極は、前記LOCOS膜の前記端部以外の厚さの厚い部分全体を覆うことを特徴とする請求項4に記載の半導体装置。
【請求項6】
前記第2ゲート電極の端部は、前記LOCOS膜の前記端部の傾斜と同じ方向に傾いて前記LOCOS膜の前記端部の傾斜になだらかにつながるテーパー状となっていることを特徴とする請求項5に記載の半導体装置。
【請求項7】
隣り合う前記LOCOS膜の前記端部と前記トレンチの側壁との間隔は1.0μm以上2.0μm以下であることを特徴とする請求項5に記載の半導体装置。」

第5 引用文献の記載及び引用発明等
1 引用文献1
(1)引用文献1の記載
原査定の拒絶の理由に引用された引用文献1には,図面とともに次の事項が記載されている。(下線は当審で付加した。以下同じ。)

「【0001】
本願は、半導体装置(または半導体集積回路装置)および半導体装置(または半導体集積回路装置)の製造方法に関し、特にIGBTのデバイス技術およびIGBTの製造方法に適用して有効な技術に関する。」

「【0052】
1.本願の主要な実施の形態(変形例を含む)の狭アクティブセルIE型トレンチゲートIGBTにおけるデバイス構造のアウトラインの説明(主に図1から図4)
このセクションでは、具体的な例を示して、先の定義等を補足するとともに、本願の代表的具体例を抜き出して、その概要を説明するとともに、全体の予備的な説明を行う。なお、図2および3に於いては、広域図の簡潔性を確保するため、一部の不純物領域の構造を大幅に簡素化して図示している(詳細構造は、例えば、図4等参照)。
【0053】
図1は本願の主要な実施の形態(変形例を含む)の狭アクティブセルIE型トレンチゲートIGBTにおけるデバイス構造のアウトラインを説明するための狭アクティブセルIE型トレンチゲートIGBTデバイスチップのセル領域およびその周辺の上面模式レイアウト図である。図2は図1のセル領域端部切り出し領域R1のA-A’断面に対応するデバイス模式断面図である。図3は図1のセル領域内部切り出し領域R2のB-B’断面に対応するデバイス模式断面図である図4は本願の一実施の形態に関する図1の線状単位セル領域およびその周辺R5の拡大上面図である。これらに基づいて、本願の主要な実施の形態(変形例を含む)の狭アクティブセルIE型トレンチゲートIGBTにおけるデバイス構造のアウトラインを説明する。」

「【0056】
(2)狭アクティブセル型単位セルおよび交互配列方式の説明(主に図2):
次に、図1のセル領域端部切り出し領域R1のA-A’断面を図2に示す。図2に示すように、チップ2の裏面1b(半導体基板の裏側主面または第2の主面)の半導体領域(この例では、シリコン単結晶領域)には、P+型コレクタ領域18が設けられており、その表面にはメタルコレクタ電極17が設けられている。半導体基板2の主要部を構成するN-型ドリフト領域20(第1導電型のドリフト領域)とP+型コレクタ領域18(第2導電型コレクタ領域)との間には、N型フィールドストップ領域19(第1導電型フィールドストップ領域)が設けられている。
【0057】
一方、N-型ドリフト領域20の表面側1a(半導体基板の表側主面または第1の主面)の半導体領域には、多数のトレンチ21が設けられており、その中には、ゲート絶縁膜22を介して、トレンチゲート電極14が埋め込まれている。これらのトレンチゲート電極14は、メタルゲート配線7を介してメタルゲート電極5(図5参照)に接続されている。
【0058】
また、これらのトレンチ21は、各領域を区画する働きをしており、たとえば、ダミーセル領域34は、一対のトレンチ21によって両側から区画されており、その内の一つのトレンチ21によって、セル領域10とセル周辺接合領域35が区画されている。このセル周辺接合領域35は、P+型ボディコンタクト領域25ｐを介して、メタルエミッタ電極8と接続されている。なお、本願に於いては、特に断らない限り、トレンチのどの部分のゲート絶縁膜22の厚さもほぼ同じとしている(しかし、必要により、ある部分の厚さを他の部分と比較して、異ならせることを排除するものではない)。このように、セル周辺接合領域35およびダミーセル領域34に於いて、エミッタコンタクトを取ることによって、ダミーセル領域34等の幅をレイアウト上で変化させた場合に於いても、耐圧の低下を防止することができる。すなわち、設計自由度が向上する。
【0059】
セル周辺接合領域35の外側のN-型ドリフト領域20の表面側1aの半導体領域には、P型のフローティングフィールドリング36が設けられており、この表面1a上には、フィールドプレート4が設けられ、P+型ボディコンタクト領域25ｒを介して、フローティングフィールドリング36に接続されている。
【0060】
次に、セル領域10を更に説明する。ダミーセル領域34は、N+型エミッタ領域12を有さない以外は、構造およびサイズとも、基本的に線状アクティブセル領域40aと同じであり、P型ボディ領域15の表面に設けられたP+型ボディコンタクト領域25dは、メタルエミッタ電極8と接続されている。
【0061】
セル領域10の内部領域の大部分は、基本的に、線状単位セル領域40を単位格子とする並進対象の繰り返し構造(なお、厳密な意味での対象性を要求するものではない。以下同じ)をしている。単位格子としての線状単位セル領域40は、線状アクティブセル領域40aとその両側の半幅の線状インアクティブセル領域40iから構成されているが、具体的には、隣接する線状アクティブセル領域40aの間に全幅の線状インアクティブセル領域40iが配置されていると見ることができる(図4参照)。
【0062】
線状アクティブセル領域40aの半導体基板の表側主面1a(第1の主面)側半導体表面領域には、P型ボディ領域15が設けられており、その表面には、N+型エミッタ領域12(第1導電型のエミッタ領域)およびP+型ボディコンタクト領域25が設けられている。このN+型エミッタ領域12およびP+型ボディコンタクト領域25は、メタルエミッタ電極8と接続されている。線状アクティブセル領域40aにおいては、このP型ボディ領域15の下部のN-型ドリフト領域20に、N型ホールバリア領域24が設けられている。本願の各例に於いて、N型ホールバリア領域24が設けられているときは、原則として、平面的に言って、線状アクティブセル領域40aのほぼ全域に設けられている。なお、言うまでもないことであるが、このことは必須ではなく、必要に応じて、部分的に設けることもできる。
【0063】
一方、線状インアクティブセル領域40iの半導体基板の表側主面1a(第1の主面)側半導体表面領域には、同様に、P型ボディ領域15が設けられており、その下部のN-型ドリフト領域20には、両側のトレンチ21の下端部をカバーし、それよりも深いP型フローティング領域16(第2導電型フローティング領域)が設けられている。このようなP型フローティング領域16を設けることによって、耐圧の急激な低下を招くことなく、線状インアクティブセル領域の幅Wiを広くすることができる。例えば、ゲート容量やオン電圧、スイッチング特性などの特性最適化のために、レイアウトを調整したとしても耐圧低下の懸念がなく、設計自由度を確保できる。また、たとえば最適化のため、N型ホールバリア領域24の濃度を高めても、同様に耐圧への影響はほとんどない。これによって、ホール蓄積効果を有効に増強や制御をすることが可能となる。なお、IE型トレンチゲートIGBTにおいては、エミッタ電極8からP型フローティング領域16へのコンタクトは形成されていない。これは、P型フローティング領域16からエミッタ電極8への直接的なホール排出経路を遮断することによって、線状アクティブセル領域40aの下部のN-型ドリフト領域20(Nベース領域)のホール濃度を増加させているのである。その結果、IGBT内のMOSFETからNベース領域へ注入される電子濃度を向上させることによって、オン抵抗を下げようとするものである。」

「【0068】
(3)非交互配列方式の説明(主に図3):
次に、非交互配列方式の線状単位セル領域40の具体例を図3に示す。図3に示すように、図2の例では、隣接する線状アクティブセル領域40a間に挿入される線状インアクティブセル領域40iは一つであるが、図3の例では、隣接する線状アクティブセル領域40a間に挿入される線状インアクティブサブセル領域40iｓ(図2の線状インアクティブセル領域40iに対応するデバイス要素)が複数となっている。非交互配列方式の例においても、主に、線状アクティブセル領域40aの幅Waは、線状インアクティブサブセル領域40iｓの幅Wiｓよりも狭くされており、上と同様に、本願では、これを「狭アクティブセル型単位セル」と呼ぶ。すなわち、狭アクティブセル型単位セルの定義は、線状インアクティブセル領域40iの幅Wiではなく、線状インアクティブサブセル領域40iｓの幅Wiｓによって行われる。なお、隣接する線状アクティブセル領域40a間に挿入される線状インアクティブサブセル領域40iｓの数(以下「挿入数」という)は、一定である必要はなく、場所によって、1個から数個の間で変化させても良い。
【0069】
これと同様に、交互配列方式においても、一部に於いて、挿入数を複数としてもよい。なお、交互配列方式のメリットは、トレンチの数が少ないので、平面構造を比較的単純にすることが可能である。また、ゲート容量を不用意に増加させないメリットもある。一方、非交互配列方式のメリットは、ゲート容量を小さくさせすぎずに、耐圧を下げることなく、比較的広い線状インアクティブセル領域の幅Wiを設定できるところに有る。アプリケーションやゲートドライブ条件によっては、小さすぎるゲート容量では全体設計最適化が困難となる場合もありえるため、必要に応じてデバイス設計として調整できる手段を確保する事は、有効である。」

「【0072】
2.本願の一実施の形態(P型ディープフローティング＆ホールバリア組み合わせ構造)における狭アクティブセルIE型トレンチゲートIGBTのデバイス構造の説明(主に図5から図9)
このセクションでは、セクション1の説明を踏まえて、各実施の形態に共通な具体的チップ上面レイアウトおよび単位セル構造(アクティブセル1次元間引き構造)の一例(セクション1の図1、図2および図4に対応)を説明する。このセクションで説明するセル構造は、交互配列方式の狭アクティブセル型単位セルである。」

「【0087】
3.本願の前記一実施の形態の狭アクティブセルIE型トレンチゲートIGBTの製造方法に対応する主要製造プロセスの説明(主に図10から図24)
このセクションでは、セクション2で説明したデバイス構造に対する製造方法の一例を示す。以下では、セル領域10を中心に説明するが、周辺部等については、必要に応じて図1、図2、図4等を参照する。
【0088】
図10は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図7に対応する製造工程中(ホールバリア領域導入工程)におけるデバイス断面図である。図11は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図7に対応する製造工程中(P型フローティング領域導入工程)におけるデバイス断面図である。図12は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図7に対応する製造工程中(トレンチ加工用ハードマスク成膜工程)におけるデバイス断面図である。図13は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図7に対応する製造工程中(トレンチハードマスク加工工程)におけるデバイス断面図である。図14は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図7に対応する製造工程中(トレンチ加工工程)におけるデバイス断面図である。図15は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図7に対応する製造工程中(トレンチ加工用ハードマスク除去工程)におけるデバイス断面図である。図16は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図7に対応する製造工程中(引き伸ばし拡散およびゲート酸化工程)におけるデバイス断面図である。図17は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図7に対応する製造工程中(ゲートポリシリコンエッチバック工程)におけるデバイス断面図である。図18は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図7に対応する製造工程中(P型ボディ領域およびN+型エミッタ領域導入工程)におけるデバイス断面図である。図19は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図8に対応する製造工程中(P+型ボディコンタクト領域およびP+型埋め込みボディコンタクト領域導入工程)におけるデバイス断面図である。図20は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図7に対応する製造工程中(層間絶縁膜成膜工程)におけるデバイス断面図である。図21は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図7に対応する製造工程中(コンタクトホール形成工程)におけるデバイス断面図である。図22は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図7に対応する製造工程中(表面メタル成膜工程)におけるデバイス断面図である。図23は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図7に対応する製造工程中(裏面研削および裏面不純物導入工程)におけるデバイス断面図である。図24は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図7に対応する製造工程中(裏面メタル電極形成工程)におけるデバイス断面図である。これらに基づいて、本願の前記一実施の形態の狭アクティブセルIE型トレンチゲートIGBTの製造方法に対応する主要製造プロセスを説明する。
・・・ 中 略 ・・・
【0094】
次に、図12に示すように、半導体ウエハ1の表面1a上のほぼ全面に、たとえば、CVD(Chemical Vaｐｏｒ Deｐｏｓiｔiｏn)等により、酸化シリコン系絶縁膜等のトレンチ形成用ハードマスク膜32(例えば、厚さ450nm程度)を成膜する。
【0095】
次に、図13に示すように、半導体ウエハ1の表面1a上のほぼ全面に、トレンチハードマスク膜加工用レジスト膜33を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたトレンチハードマスク膜加工用レジスト膜33をマスクとして、たとえば、ドライエッチングにより、トレンチ形成用ハードマスク膜32をパターニングする。その後、アッシング等により、不要になったレジスト膜33を除去する。
【0096】
次に、図14に示すように、パターニングされたトレンチ形成用ハードマスク膜32を用いて、たとえば、異方性ドライエッチングにより、トレンチ21を形成する。この異方性ドライエッチングのガス系としては、たとえば、Cl_(2)/O_(2)系ガスを好適なものとして例示することができる。
【0097】
その後、図15に示すように、たとえば、弗酸系酸化シリコン膜エッチング液等を用いたウエットエッチングにより、不要になったトレンチ形成用ハードマスク膜32を除去する。
【0098】
次に、図16に示すように、P型フローティング領域16およびN型ホールバリア領域24に対する引き延ばし拡散(たとえば、摂氏1200度、30分程度)を実行する。このように、トレンチ形成後に、P型フローティング領域16およびN型ホールバリア領域24に対する引き延ばし拡散を実施することは、その深さおよび、その横方向の広がりを制御する上で有利である。
【0099】
続いて、たとえば、熱酸化もしくはCVD、もしくはその両方等により、半導体ウエハ1の表面1a上およびトレンチ21の内面のほぼ全面に、ゲート絶縁膜22(例えば、厚さ120nm程度)を形成する。
【0100】
次に、図17に示すように、トレンチ21を埋め込むように、ゲート絶縁膜22上の半導体ウエハ1の表面1a上およびトレンチ21の内面のほぼ全面に、たとえばCVD等により、燐がドープされたドープトポリシリコン(Dｏｐed Pｏlｙ-Silicｏn)膜27を成膜する(例えば、厚さ600nm程度)。次に、たとえば、ドライエチング等(たとえば、ガス系はSF_(6)等)により、ポリシリコン膜27をエッチバックすることにより、トレンチ21内にトレンチゲート電極14を形成する。
・・・ 中 略 ・・・
【0105】
次に、図20に示すように、半導体ウエハ1の表面1a上のほぼ全面に、たとえば、CVD等により、層間絶縁膜26として、たとえば、PSG(Phｏｓｐhｓilicaｔe Glaｓｓ)膜を成膜する(厚さは、たとえば、600nm程度)。この層間絶縁膜26の材料としては、PSG膜のほか、BPSG(Bｏｒｏｐhｏｓｐhｓilicaｔe Glaｓｓ)膜、NSG(Nｏn-dｏｐed Silicaｔe Glaｓｓ)膜、SOG(Sｐin-On-Glaｓｓ)膜または、これらの複合膜等を好適なものとして例示することができる。
【0106】
次に、図21に示すように、層間絶縁膜26上の半導体ウエハ1の表面1a上に、通常のリソグラフィにより、コンタクト溝形成用レジスト膜を形成する。続いて、たとえば、異方性ドライエッチング等(ガス系は、たとえば、Aｒ/CHF_(3)/CF_(4)等)により、コンタクト溝11(またはコンタクトホール)を形成する。その後、アッシング等により、不要になったレジスト膜を除去する。
【0107】
次に、図22に示すように、スパッタリング等により、たとえば、アルミニウム系電極膜8(メタルエミッタ電極8となる)を形成する。具体的には、たとえば、以下のような手順で実行する。まず、たとえばスパッタリング成膜より、半導体ウエハ1の表面1a上のほぼ全面にバリアメタル膜として、TiW膜を(たとえば、厚さ200nm程度)を形成する(TiW膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成して、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しない)。
【0108】
続いて、たとえば、窒素雰囲気、摂氏650度程度で、30分程度のシリサイドアニールを実行する。続いて、バリアメタル膜上のほぼ全面に、コンタクト溝11を埋め込むように、たとえばスパッタリング成膜より、アルミニウムを主要な成分とする(たとえば、数%シリコン添加、残りはアルミニウム)アルミニウム系メタル膜(たとえば、厚さ5マイクロメートル程度)を形成する。続いて、通常のリソグラフィによって、アルミニウム系メタル膜およびバリアメタル膜からなるメタルエミッタ電極8をパターニングする(ドライエッチングのガス系としては、たとえば、Cl2/BCl3等)。更に、ファイナルパッシベーション膜として、たとえば、ポリイミドを主要な成分とする有機膜(たとえば、厚さ2.5マイクロメートル程度)等をウエハ1のデバイス面1aのほぼ全面に塗布し、通常のリソグラフィによって、図5のエミッタパッド9、ゲートパッド6等を開口する。」

【図2】

【図3】

【図17】

【図22】

(2)引用文献1発明及び引用文献1記載事項
前記(1)では,図3に記載された発明の各構成が何であるか具体的に記載されていないが,図2に記載された発明については,前記(1)に記載されているように,各構成が何であるか具体的に記載されており,また,図3に記載された発明の各構成について,図2に記載された発明の各構成と同様の構成について同じ参照番号が付されていることから,図3に記載された発明の各構成において図2に記載された発明の各構成と同じ参照番号が付された構成については,図2に記載された発明において説明されたと同じ構成であると認められる。
そうすると,引用文献1図3には次の発明(以下,「引用文献1発明」という。)が記載されていると認められる。

「半導体基板2の主要部を構成するN-型ドリフト領域20と,
チップ2の裏面1b(半導体基板の裏側主面または第2の主面)の半導体領域2には,P+型コレクタ領域18が設けられており,その表面にはメタルコレクタ電極17が設けられ,
N-型ドリフト領域20の表面側1aの半導体領域には、多数のトレンチ21が設けられ,その中には,ゲート絶縁膜22を介して,トレンチゲート電極14が埋め込まれ,
これらのトレンチ21は,各領域を区画する働きをしており,
線状アクティブセル領域40aの半導体基板の表側主面1a側半導体表面領域には,P型ボディ領域15が設けられており,その表面には,N+型エミッタ領域12およびP+型ボディコンタクト領域25が設けられ,このN+型エミッタ領域12およびP+型ボディコンタクト領域25は,メタルエミッタ電極8と接続されており,
線状インアクティブセル領域40i,40iｓの半導体基板の表側主面1a側半導体表面領域には,同様に,P型ボディ領域15が設けられており,その下部のN-型ドリフト領域20には,両側のトレンチ21の下端部をカバーし,それよりも深いP型フローティング領域16が設けられ,
隣接する線状アクティブセル領域40a間に挿入される線状インアクティブサブセル領域が2つとなり,
P型ボディ領域15の表面全面に層間絶縁膜26を成膜された,
非交互配列方式の狭アクティブセルIE型トレンチゲートIGBT。」

また,上記(1)には,以下の事項(以下,「引用文献1記載事項」という。)が記載されていると認められる。

「P型ボディ領域15の表面に設けられた,N+型エミッタ領域12およびP+型ボディコンタクト領域25と,メタルエミッタ電極8とを接続する際,
ポリシリコン膜27をエッチバックすることにより,トレンチ21内にトレンチゲート電極14を形成した後に,
トレンチ21内にトレンチゲート電極14を形成した際に生じた段差を含む,半導体ウエハ1の表面1a上のほぼ全面に,層間絶縁膜26を成膜し,
層間絶縁膜26にコンタクト溝11を形成し,
層間絶縁膜26上に,メタルエミッタ電極8を形成し,その上面を平坦面とすること。」

2 引用文献2
(1)引用文献2の記載
原査定の拒絶の理由に引用された引用文献2には,図面とともに次の事項が記載されている。

「【0001】
本発明は、半導体装置の製造方法に関し、特にトレンチゲート構造を有する半導体装置の製造方法に関する。
【背景技術】
【0002】
近年では、半導体装置の集積度の向上に伴い、トレンチにゲート電極を埋め込む、所謂、トレンチゲート構造を有する半導体装置が注目されている。
【0003】
従来のトレンチゲート構造を有する半導体装置の製造方法の一例を図3,4を用いて説明する。
【0004】
図3,4は従来の半導体装置の製造工程におけるトレンチゲート構造の形成方法を模式的に示す縦断面図である。
【0005】
先ず、図3(a)に示すように、単結晶シリコンからなる半導体基板51上に酸化シリコン膜52aを形成する。
【0006】
次に、図3(b)に示すように、フォトリソグラフィ法およびエッチング法を用いて所定パターンの開口部53を設けて酸化シリコンからなるマスク52を得る。
【0007】
次に、図3(c)に示すように、そのマスク52をエッチングマスクとして用いて異方性エッチングを行い、半導体基板51にトレンチ54を形成する。
【0008】
その後、図3(d)に示すように、マスクを除去する。
【0009】
次に、図4(e)に示すように、トレンチ54の内壁面を含む半導体基板51上に熱酸化法により、酸化シリコンからなる500Å程度のゲート絶縁膜55を形成する。
【0010】
次に、図4(f)に示すように、半導体基板51上に、CVD法により、多結晶シリコンからなるゲート電極となる導電膜56を形成し、トレンチ54内部を充填する。
【0011】
その後、図4(g)に示すように、ゲート電極となる導電膜をドライエッチング法でエッチバックして、ゲート電極57を得る。(例えば、特許文献1参照)。
【特許文献1】特開2001-326273号公報 図16
【発明の開示】
【発明が解決しようとする課題】
【0012】
しかしながら、上記のような従来の製造方法では、ゲート電極となる導電膜56をエッチバックしてゲート電極57を得る際に、半導体基板51表面に導電膜56を残さないようにするため、どうしてもオーバエッチングする必要があった。
【0013】
そして、このオーバエッチングの際には、ゲート絶縁膜55がエッチングストッパの役目をするため、半導体基板51表面ではエッチングが停止状態となり、トレンチ54内の導電膜56のエッチングだけが進行した。
【0014】
このため、半導体基板51表面に対して、ゲート電極57の上面が一定深さだけ低くなる段差Lが生じることは避けられなかった。
【0015】
このような段差Lが生じると、後工程で半導体基板51表面に形成されるソース領域(図示せず)に対して、ゲート電極57の深さ位置が外れる格好となり、FETとして動作しなくなるおそれがあった。
【0016】
本発明の課題は、ゲート電極となる導電膜のエッチバックの際に生じる、半導体基板表面とゲート電極上面との間の段差の発生を防止できる半導体装置の製造方法を提供することである。」

「【実施例】
【0020】
本発明のトレンチゲート構造を有する半導体装置の製造方法の一例を図1,図2を用いて説明する。
【0021】
図1,2は本発明の半導体装置の製造工程におけるトレンチゲート構造の形成方法を模式的に示す縦断面図である。
【0022】
先ず、図1(a)に示すように、単結晶シリコンからなる半導体基板51上に、CVD法により、窒化シリコン膜102aを形成する。
【0023】
次に、図1(b)に示すように、フォトリソグラフィ法およびエッチング法を用いて所定パターンの開口部103を設けて窒化シリコンからなるマスク102を得る。
【0024】
次に、図1(c)に示すように、そのマスク102をエッチングマスクとして用いて異方性エッチングを行い、半導体基板51にトレンチ54を形成する。
【0025】
次に、図1(d)に示すように、窒化シリコンからなるマスク102を選択酸化マスクとして用いて、トレンチ54の内壁面に熱酸化法により酸化シリコンからなる500Å程度のゲート絶縁膜104を形成する。
【0026】
その後、図2(e)に示すように、窒化シリコンからなるマスク102を熱リン酸で除去する。
【0027】
これにより、トレンチ54の内壁面はゲート絶縁膜104で被覆され、半導体基板51表面は露出した状態となる。
【0028】
次に、図2(f)に示すように、半導体基板51上に、CVD法により、多結晶シリコンからなるゲート電極となる導電膜56を形成し、トレンチ54内部を充填する。
【0029】
その後、図2(g)に示すように、ゲート電極となる導電膜をドライエッチング法でエッチバックして、ゲート電極105を得る。
【0030】
尚、エッチバックは、半導体基板51表面に導電膜56が残らないように、半導体基板51表面が露出してなお、半導体基板51が一定深さだけ除去されるまでオーバーエッチングする。
【0031】
これにより、エッチングレートが小さいゲート絶縁膜104の先端部104aが半導体基板51表面から突出した格好となるため、この突出部は、フッ酸やフッ化アンモニウムを用いた等方性エッチングで除去するとよい。
【0032】
尚、上記では、突出部を等方性エッチングで除去することで説明したが、異方性エッチングで除去してもよい。
【0033】
上記のように、マスク102除去工程で、ゲート絶縁膜104(酸化シリコン)を除去しないエッチャントを用いると、トレンチ54内壁面にゲート絶縁膜104を形成した後、マスク102だけを除去でき、導電膜56をエッチバックする際に、エッチングストッパとなる絶縁膜(窒化シリコン)が半導体基板51表面に存在しない。
【0034】
このため、オーバーエッチングしても、エッチングレートが同じである、単結晶シリコンからなる半導体基板51と多結晶シリコンからなるトレンチ54内部の導電膜56とは共に同じ深さだけエッチングされ、半導体基板51表面とゲート電極105上面との間に段差は生じない。」

(2)引用文献2記載事項
前記(1)より,引用文献2には次の事項(以下,「引用文献2記載事項」という。)が記載されていると認められる。

「トレンチにゲート電極を埋め込む,所謂,トレンチゲート構造を有する半導体装置において,
単結晶シリコンからなる半導体基板51上に酸化シリコン膜52aを形成し,
所定パターンの開口部53を設けて酸化シリコンからなるマスク52を得,
そのマスク52をエッチングマスクとして用いて異方性エッチングを行い,半導体基板51にトレンチ54を形成し,
マスク52を除去し,
トレンチ54の内壁面を含む半導体基板51上に熱酸化法により,酸化シリコンからなるゲート絶縁膜55を形成し,
半導体基板51上に,多結晶シリコンからなるゲート電極となる導電膜56を形成し,トレンチ54内部を充填し,
ゲート電極となる導電膜をドライエッチング法でエッチバックして,ゲート電極57を形成する際に,半導体基板51表面に導電膜56を残さないようにするため,どうしてもオーバエッチングする必要があり,このため,半導体基板51表面に対して,ゲート電極57の上面が一定深さだけ低くなる段差Lが生じ,後工程で半導体基板51表面に形成されるソース領域に対して,ゲート電極57の深さ位置が外れる格好となり,FETとして動作しなくなるおそれがあったのを避けるために,
単結晶シリコンからなる半導体基板51上に,CVD法により,窒化シリコン膜102aを形成し,
所定パターンの開口部103を設けて窒化シリコンからなるマスク102を得,
そのマスク102をエッチングマスクとして用いて異方性エッチングを行い,半導体基板51にトレンチ54を形成し,
窒化シリコンからなるマスク102を選択酸化マスクとして用いて,トレンチ54の内壁面に熱酸化法により酸化シリコンからなるゲート絶縁膜104を形成し,
窒化シリコンからなるマスク102を除去し,
半導体基板51上に,多結晶シリコンからなるゲート電極となる導電膜56を形成し,トレンチ54内部を充填し,
ゲート電極となる導電膜をドライエッチング法でエッチバックして,ゲート電極105を得る際に,エッチバックは,半導体基板51表面に導電膜56が残らないように,半導体基板51表面が露出してなお,半導体基板51が一定深さだけ除去されるまでオーバーエッチングするとともに,エッチングレートが同じである,単結晶シリコンからなる半導体基板51と多結晶シリコンからなるトレンチ54内部の導電膜56とは共に同じ深さだけエッチングされ,半導体基板51表面とゲート電極105上面との間に段差は生じないようにすること。」

3 引用文献4
(1)引用文献4の記載
原査定の拒絶の理由に引用された引用文献4には,図面とともに次の事項が記載されている。

「【0001】
本発明は、半導体装置の製造方法に関し、特に半導体基板表面上に絶縁膜を介して堆積したポリシリコン膜を等方性ドライエッチングにより電極形状に加工する技術に関する。」

「【発明が解決しようとする課題】
【0006】
しかしながら、従来のケミカルドライエッチングでポリシリコン膜を加工すると、図19および図20に示すように、ゲートポリシリコン16の段差や終端となるエッジ部23,24がほぼ垂直に切り立った形状になるため、そのエッジ部23,24においてソース電極17との間の層間絶縁膜18が局所的に薄くなり、きれつが生じるなどして、デバイスの耐圧が低下するという問題点がある。
本発明は、上記問題点に鑑みてなされたものであって、等方性ドライエッチングによりポリシリコン膜をエッチングしてできた半導体装置の耐圧が低下するのを防ぐことができる半導体装置の製造方法を提供することを目的とする。」

「【0024】
図17は、本発明方法を適用して作製した横型絶縁ゲート型サイリスタの断面構成を示す図である。図17に示すように、n^(-)型ドリフト層44の表面層にｐ型ウエル領域43が選択的に形成されている。n^(+)型エミッタ領域42は、ｐ型ウエル領域43の表面層に選択的に形成されている。離間して設けられたn^(+)型エミッタ領域42の間の基板表面上には、ゲート絶縁膜15を介してゲートポリシリコン16が形成されている。
このゲートポリシリコン16は、ゲート絶縁膜15上に積層されたポリシリコン膜を、上述したエッチング条件で等方性ドライエッチングをおこなうことにより、形成される。したがって、ゲートポリシリコン16の両側のエッジ部56は、ゲートポリシリコン16がノンドープドポリシリコンの場合には41?65°、ドープドポリシリコンの場合には下限が30°以上の角度で傾斜した形状となる。
【0025】
エミッタ電極37は、ゲートポリシリコン16上に形成された層間絶縁膜18上に形成されており、n^(+)型エミッタ領域42およびｐ型ウエル領域43に接触している。エミッタ電極37とゲートポリシリコン16とは、層間絶縁膜18により絶縁されている。基板裏面側には、コレクタ電極39が形成されており、コレクタ電極39とn^(-)型ドリフト層44との間は、n^(-)型ドリフト層44側から順にn^(+)型バッファー層51およびｐ^(+)型コレクタ層40となっている。
上述した実施の形態によれば、等方性ドライエッチングにより、ポリシリコン膜2の終端または段差となるエッジ部7の傾斜角を41°以上65°以下の角度とするので、トレンチMOSFETやトレンチIGBTや横型絶縁ゲート型サイリスタなどを製造すると、ゲートポリシリコン16の終端または段差となるエッジ部25,26,56が、41°以上65°以下の角度で傾斜した形状となる。したがって、これらのデバイスにおいて、ゲートポリシリコン16上に積層された層間絶縁膜18が、ゲートポリシリコン16のエッジ部25,26,56において局所的に薄くなるのを回避することができるので、デバイスの耐圧低下を防ぐことができる。」

(2)引用文献4記載事項
前記(1)より,引用文献4には次の事項(以下,「引用文献4記載事項」という。)が記載されていると認められる。

「ポリシリコン膜を等方性ドライエッチングにより電極形状に加工する技術において,
ゲートポリシリコンの終端または段差となるエッジ部を、41°以上65°以下の角度で傾斜した形状とし,
ゲートポリシリコン上に積層された層間絶縁膜が、ゲートポリシリコンのエッジ部において局所的に薄くなるのを回避し、デバイスの耐圧低下を防ぐこと。」

4 引用文献5
(1)引用文献5の記載
原査定の拒絶の理由に引用された引用文献5には,図面とともに次の事項が記載されている。

「【0001】
本発明は、トレンチゲートを有する半導体装置の構造に関する。」

「【0018】
以上説明したように、フローティングｐ層(FP層)を容量を介してエミッタ電極に接続することにより低オン電圧とコレクタ-ゲート間容量の低減を同時に実現でき、IGBTの誤点弧を防止できるので、ゲートドライバーを小容量化できる、ノイズ対策を無くすか、もしくは、少なくでき、インバータを小型・軽量化・低コスト化できる。
【0019】
(実施例1)
図1に本実施例のトレンチゲート型半導体装置の断面構造図を示す。本実施例の半導体装置は、コレクタ電極100,ｐ導電型のコレクタ層101,n導電型のバッファ層102,n導電型のドリフト層103,ｐ導電型のベース層104,ゲート電極105,ゲート絶縁膜106,絶縁膜107,エミッタ電極109,ｐ導電型のコンタクト層110,n導電型のエミッタ層111,ゲート端子112,短絡抵抗207,エミッタ端子114,フローティング層115(以下FP層と略す),FP層115とエミッタ電極間の容量を構成する絶縁膜121,多結晶シリコン122,コレクタ端子116を備えている。
【0020】
コレクタ電極100は、半導体基板の一端部に形成される第1導電型の第1半導体層、たとえば、ｐ導電型のコレクタ層101に電気的に接続している。このコレクタ層101に隣接して第2導電型の第2半導体層、たとえば、n導電型の半導体層が設けられる。実施例では、この半導体層は、n+導電型のバッファ層102、バッファ層102に隣接し、バッファ層102よりも不純物濃度が低いn-導電型のドリフト層103からなっている。ドリフト層103に隣接して第1導電型の第3の半導体層、たとえば、ｐ導電型のベース層104が設けられる。
【0021】
ｐ導電型のベース層104の一主表面からベース層104を貫いて、n型の半導体層であるドリフト層103に達する複数のゲート電極105が設けられる。ゲート電極105の外周は、ゲート絶縁膜106により覆われている。
【0022】
ベース層104の主表面上には、絶縁膜107が設けられている。ベース層104は、複数のゲート電極105により第1の領域と第2の領域に区分される。第1領域に属するベース層104内には、ゲート電極105に接する第2導電型の第4半導体層、たとえば、n導電型のエミッタ層111が形成されている。エミッタ電極109は、n導電型のエミッタ層111に接続するとともに、ｐ導電型のコンタクト層110を介してベース層104に接続する。これによって、二つのゲート電極105の間にチャンネルが形成される。一方、第2領域に属するベース層104は、いずれの電極にも直接接続しないフローティング層115(以下FP層と略す)であり、絶縁膜121からなる容量と多結晶シリコン122を介してエミッタ電極109へ接続する。ゲート電極105,エミッタ電極109,コレクタ電極100は、それぞれゲート端子112,エミッタ端子114,コレクタ端子116を備えている。
【0023】
ゲート絶縁膜106と容量を構成する絶縁膜121は同一の熱酸化工程で形成しても良い。また、ゲート電極105と多結晶シリコン122は同一の成膜工程で堆積し、部分的にエッチングすることにより図1に示す構成としても良い。これらの酸化,製膜,エッチング工程を同一のものとすることはコスト的に有利である。
【0024】
絶縁膜107は一般的にCVDで製膜する。CVDで製膜した酸化膜は熱酸化膜よりも絶縁耐圧が低いので、ゲート-エミッタ間の絶縁耐圧を確保するために、一般的に5000Å以上とする。絶縁膜の厚さが大きいと容量が小さくなるので、絶縁膜107をFP層115とエミッタ電極109間の容量に用いるとインピーダンスが大きくなり、容量で短絡する効果が小さくなる。
【0025】
ゲート酸化膜106の膜厚は500?1500Å程度である。熱酸化膜の成長速度には0.75?1.3倍程度の面方位依存性があるので、トレンチゲートと主面の面方位によりゲート酸化膜106と絶縁膜121の膜厚は同じでない場合もあるが、ゲート酸化膜106の膜厚と面方位の選択により、絶縁膜121をゲート酸化膜106と同時に熱酸化することにより絶縁膜121の厚さを1500Å以下に出来る。
【0026】
次に図1に基づいて本実施例の動作を説明する。始めにコレクタ端子116とエミッタ端子114の間に数十ボルトから数千ボルト程度の電圧を加え、次にゲート端子112とエミッタ端子114の間に15ボルト程度の電圧を加える。ゲート端子112に加えられた15ボルトはゲート電極105に伝わり、ベース層104及びFP層115とゲート絶縁膜106との境界部分に反転層を形成する。ベース層104に形成される反転層はエミッタ層111とドリフト層103を電気的に接続し、チャネルが形成される。
【0027】
このチャネルを通って、電子がエミッタ層111からドリフト層103に注入され、この電子がコレクタ層101からのホールの注入を促す。コレクタ層101から注入されたホールはドリフト層103を通り、ベース層104を抜けてエミッタ電極109に流れ込む。
【0028】
ホール電流の一部はFP層115を抜けてFP層115とエミッタ電極109間の絶縁膜121からなる容量に充電される。
【0029】
しかし、容量の充電が完了した、即ち定常状態では、FP層115とエミッタ電極109は絶縁される。
【0030】
以上の様に、FP層115とエミッタ電極109間の容量の効果で、IGBTのオン/オフの遷移状態ではFP層115とエミッタ電極109間は低インピーダンスになる。これより、特開2004-39838号公報に記載された、従来技術の半導体装置の構造と同じようにFP層115とエミッタ電極109が電気的に接続されるのでコレクタ-ゲート間容量が低減出来る。
【0031】
一方、FP層115とエミッタ電極109間の容量が充分に充電された定常状態では、FP層115とエミッタ電極109間は高インピーダンスとなるため、FP層115は特開2000-307116号公報に記載された、従来技術の半導体装置の構造と同じようにフローティング状態になり、ホールをドリフト層から逃がさないためにホールがドリフト層に蓄積されてオン電圧が下がるという特徴を持つ。これにより、本実施例は定常状態では低いオン電圧を有する。一方、オン/オフの遷移状態ではコレクタ-ゲート間容量を低減する効果もある。」

【図1】

(2)引用文献5発明
前記(1)より,引用文献5には次の発明(以下,「引用文献5発明」という。)が記載されていると認められる。

「トレンチゲート型半導体装置であって,
コレクタ電極100,ｐ導電型のコレクタ層101,n導電型のバッファ層102,n導電型のドリフト層103,ｐ導電型のベース層104,ゲート電極105,ゲート絶縁膜106,絶縁膜107,エミッタ電極109,ｐ導電型のコンタクト層110,n導電型のエミッタ層111,ゲート端子112,短絡抵抗207,エミッタ端子114,ｐ導電型のフローティング層115(以下FP層と略す),FP層115とエミッタ電極間の容量を構成する絶縁膜121,多結晶シリコン122,コレクタ端子116を備え,
ｐ導電型のベース層104の一主表面からベース層104を貫いて,n型の半導体層であるドリフト層103に達する複数のトレンチと,トレンチの内部にゲート電極105が設けられ,ゲート電極105の外周は,ゲート絶縁膜106により覆われ,
ベース層104の主表面上に,絶縁膜107が設けられ,ベース層104は,複数のゲート電極105により第1の領域と第2の領域に区分され,
第1領域に属するベース層104内には,ゲート電極105に接するn導電型のエミッタ層111が形成され,エミッタ電極109は,n導電型のエミッタ層111に接続するとともに,ｐ導電型のコンタクト層110を介してベース層104に接続し,これによって,二つのゲート電極105の間にチャンネルが形成され,
第2領域に属するベース層104は,いずれの電極にも直接接続しないフローティング層115であり,熱酸化工程で形成された絶縁膜121からなる容量と多結晶シリコン122を介してエミッタ電極109へ接続している,
トレンチゲート型半導体装置。」

第6 対比・判断
1 本願発明1について
(1)本願発明1と引用文献1発明との対比
ア 引用文献1発明の「N-型ドリフト領域20」,「線状アクティブセル領域40a」に設けられた「P型ボディ領域15」,「N+型エミッタ領域12」,「線状インアクティブセル領域40i,40iｓ」に設けられた「P型ボディ領域15」,「層間絶縁膜26」,「P+型コレクタ領域18」,「メタルエミッタ電極8」,「メタルコレクタ電極17」及び「非交互配列方式の狭アクティブセルIE型トレンチゲートIGBT」は,それぞれ,本願発明1の「第1導電型の第1半導体層」,「第2導電型の第2半導体層」,「第1導電型の第3半導体層」,「第2導電型の第4半導体層」,「第4半導体層を覆う層間絶縁膜」,「第2導電型の第5半導体層」,「第1電極」,「第2電極」及び「半導体装置」に相当する。

イ 引用文献1発明の「トレンチ21」は,「線状アクティブセル領域40a」及び「線状インアクティブセル領域40i」を区画する働きをしており,その各「区画」には,「P型ボディ領域15」が設けられていることから,「線状アクティブセル領域40a」及び「線状インアクティブセル領域40i」を区画する「トレンチ21」のうち「線状アクティブセル領域40a」を区画する「トレンチ21」は,本願発明1の「前記第2半導体層および前記第3半導体層を貫通して前記第1半導体層に達するトレンチ」に相当する。
また,引用文献1発明の「線状アクティブセル領域40a」を区画する「トレンチ21」の中に形成された,「ゲート絶縁膜22」及び「トレンチゲート電極14」は,それぞれ,本願発明1の「前記トレンチの内部に、前記トレンチの内壁に沿って設けられたゲート絶縁膜」及び「前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられた第1ゲート電極」に相当する。

ウ 引用文献1発明の「隣接する線状アクティブセル領域40a間に挿入される」2つの「線状インアクティブサブセル領域」の間の「トレンチ21」は,その形状から「溝」であるということができるとともに,「線状インアクティブサブセル領域」の間の「トレンチ21」は,「線状アクティブセル領域40a」を区画する「トレンチ21」と離れていると認められる。
また,引用文献1発明の「層間絶縁膜26」は「P型ボディ領域15の表面全面」に成膜されており,「トレンチ21」は「P型ボディ領域15」の「層間絶縁膜26」側に設けられている。
そうすると,引用文献1発明の「隣接する線状アクティブセル領域40a間に挿入される」2つの「線状インアクティブサブセル領域」の間の「トレンチ21」は,本願発明1の「前記第4半導体層の、前記層間絶縁膜側に、前記トレンチと離れて設けられた溝」に相当する。

エ 引用文献1発明の「隣接する線状アクティブセル領域40a間に挿入される」2つの「線状インアクティブサブセル領域」の間の「トレンチ21」は,「P型ボディ領域15」に設けられ,「トレンチ21」の内部に「ゲート絶縁膜22」を有している。
そうすると,引用文献1発明の「隣接する線状アクティブセル領域40a間に挿入される」2つの「線状インアクティブサブセル領域」の間の「トレンチ21」に形成された「ゲート絶縁膜21」と,本願発明1の「前記溝の内部に、前記第4半導体層を覆うように埋め込まれたLOCOS膜」とは,「前記溝の内部に,前記第4半導体層を覆うように埋め込まれた」酸化膜である点で共通する。
また,引用文献1発明の「隣接する線状アクティブセル領域40a間に挿入される」2つの「線状インアクティブサブセル領域」の間の「トレンチ21」に形成された「ゲート絶縁膜21」は,「トレンチ21」の形状に沿っているから,その「トレンチゲート電極14」が埋め込まれる面(所謂,「内側」。)は「凹状部」となっており,その内部に「トレンチゲート電極14」がある。
してみると,引用文献1発明の「隣接する線状アクティブセル領域40a間に挿入される」2つの「線状インアクティブサブセル領域」の間の「トレンチ21」に形成された「ゲート絶縁膜21」の内側の「凹状部」と,本願発明1の「前記LOCOS膜の内側に設けられた凹状部」は,酸化膜の「内側に設けられた凹状部」である点で共通する。
加えて,引用文献1発明の前記「凹状部」に設けられた「トレンチゲート電極14」は,本願発明1の「前記凹状部の内側に設けられた第2ゲート電極」に対応する。

オ 上記アないしエから,本願発明1と引用文献1発明とは以下の点で一致し,また,相違する。

[一致点]
「第1導電型の第1半導体層と,
前記第1半導体層の一方の表面層に選択的に設けられた第2導電型の第2半導体層と,
前記第2半導体層の内部に選択的に設けられた第1導電型の第3半導体層と,
前記第2半導体層および前記第3半導体層を貫通して前記第1半導体層に達するトレンチと,
前記第1半導体層の一方の表面層に選択的に設けられ,前記トレンチによって前記第2半導体層と分離された第2導電型の第4半導体層と,
前記第4半導体層を覆う層間絶縁膜と,
前記第1半導体層の他方の表面層に設けられた第2導電型の第5半導体層と,
前記第2半導体層および前記第3半導体層と導電接続され,かつ前記層間絶縁膜によって前記第4半導体層と電気的に絶縁された第1電極と,
前記第5半導体層と導電接続された第2電極と,
前記トレンチの内部に,前記トレンチの内壁に沿って設けられたゲート絶縁膜と,
前記トレンチの内部の,前記ゲート絶縁膜の内側に設けられた第1ゲート電極と,
前記第4半導体層の,前記層間絶縁膜側に,前記トレンチと離れて設けられた溝と,
前記溝の内部に,前記第4半導体層を覆うように埋め込まれた酸化膜と,
前記酸化膜の内側に設けられた凹状部と,
前記凹状部の内側に設けられた第2ゲート電極と,
を備えることを特徴とする半導体装置。」

[相違点1]
前記溝の内部に,前記第4半導体層を覆うように埋め込まれた酸化膜について,本願発明1が「LOCOS膜」であるのに対して,引用文献1発明はそうでない点。

(2)相違点についての判断
本願発明1における「LOCOS膜」は,本願明細書に「フローティングｐ^(+)型領域と第2ゲート電極との間の絶縁層をLOCOSのような厚い絶縁層とすることにより、ミラー容量を小さくすることができる。」(段落【0033】)と記載されていることから,「厚い絶縁膜」であり,さらに,「n^(-)型半導体ウエハ1のおもて面および溝10,20の内壁に例えば350Åの厚さのスクリーン酸化膜32を形成」(段落【0040】)した上で,「熱処理により、溝10,20の内壁のシリコン部(シリコン窒化膜34の残部に覆われていない部分)を局部酸化(LOCOS)する」(段落【0042】)ものであり,「窒化膜(例えば窒化シリコン(SiN)膜)をマスクとして形成されるLOCOS膜41の、マスク下側にもぐり込むように成長した部分」(段落【0050】)である「LOCOSバーズビーク」を有するものである。
そして,このような「厚い絶縁膜」とすることで,ミラー容量を小さくすることができ,本願発明1のような課題(段落【0008】)を解決できるものと認められる。
してみると,本願発明1における「LOCOS膜」は,局所酸化によって形成され,「LOCOSバーズビーク」を有する程度に厚い絶縁膜と解される。
そして,[相違点1]に係る「LOCOS膜」は引用文献1及び2には記載も示唆もされていない。
引用文献2記載事項は「LOCOS膜」に関するものではないが,これをおくとしても,以下のとおり,引用文献発明1に引用文献2記載事項を採用する動機づけがない。
引用文献2記載事項にあるように,トレンチゲート電極に電極を埋め込む際に,トレンチの内壁面を含む半導体基板上に熱酸化法により,酸化シリコンからなるゲート絶縁膜を形成し,その後,ゲート電極となる導電膜を形成し,ゲート電極となる導電膜をドライエッチング法でエッチバックするとオーバーエッチングするために,ゲート電極の上面が一定深さだけ低くなる段差が生じる問題があったところ,トレンチゲート電極に電極を埋め込む際に,窒化窒化シリコン膜を用いて選択的に,熱酸化法により酸化シリコンからなるゲート絶縁膜を形成し,この段差を避けることは公知の技術であるが,該公知技術を引用文献1発明の「ゲート絶縁膜21」を形成する際に用いることは動機づけがない。
つまり,引用文献1記載事項にあるように,エッチバックために,トレンチゲート電極14は一定の深さだけ低くなる段差を有しているが(引用文献1図17参照。),この段差は,半導体ウエハ1の表面1a上のほぼ全面に,層間絶縁膜26およびメタルエミッタ電極8を形成することにより解消しており(引用文献1図22参照。),ゲート電極の上面が一定深さだけ低くなる段差が生じることを避けるという課題は,引用文献1発明には存在しない。そうすると,引用文献1発明に,引用例2記載事項を適用し,[相違点1]に係る構成を想起することはできない。
そして,本願発明1は,[相違点1]に係る構成を有することにより,「フローティングｐ^(+)型領域と第2ゲート電極との間の絶縁層をLOCOSのような厚い絶縁層とすることにより、ミラー容量を小さくすることができる。」(段落【0033】)という格別の効果を有するものである。
そうすると,[相違点1]に係る構成は,引用例1及び2に記載された発明に基づいて当業者が容易に想到したものであるとは言えない。

(3)まとめ
したがって,本願発明1は,引用文献1及び2に記載された発明に基づいて,当業者が容易に発明をすることができたものではない。

2 本願発明2及び3について
本願発明2及び3は,本願発明1を引用するものであり,本願発明1の発明特定事項を全て備えるから,前記「1」と同様の理由により,引用文献1及び2に記載された発明に基づいて,当業者が容易に発明することができたものではない。

3 本願発明4について
(1)本願発明4と引用文献1発明について
ア 本願発明4と引用文献1発明との対比
(ア)引用文献1発明の「N-型ドリフト領域20」,「線状アクティブセル領域40a」に設けられた「P型ボディ領域15」,「N+型エミッタ領域12」,「線状インアクティブセル領域40i,40iｓ」に設けられた「P型ボディ領域15」,「層間絶縁膜26」,「P+型コレクタ領域18」,「メタルエミッタ電極8」,「メタルコレクタ電極17」及び「非交互配列方式の狭アクティブセルIE型トレンチゲートIGBT」は,それぞれ,本願発明4の「第1導電型の第1半導体層」,「第2導電型の第2半導体層」,「第1導電型の第3半導体層」,「第2導電型の第4半導体層」,「第4半導体層を覆う層間絶縁膜」,「第2導電型の第5半導体層」,「第1電極」,「第2電極」及び「半導体装置」に相当する。

(イ)引用文献1発明の「トレンチ21」は,「線状アクティブセル領域40a」及び「線状インアクティブセル領域40i」を区画する働きをしており,その各「区画」には,「P型ボディ領域15」が設けられていることから,「線状アクティブセル領域40a」を区画する「トレンチ21」のうち「線状アクティブセル領域40a」を区画する「トレンチ21」は,本願発明4の「前記第2半導体層および前記第3半導体層を貫通して前記第1半導体層に達するトレンチ」に相当する。
また,引用文献1発明の「線状アクティブセル領域40a」を区画する「トレンチ21」の中に形成された「ゲート絶縁膜22」及び「トレンチゲート電極14」は,それぞれ,本願発明4の「前記トレンチの内部に、前記トレンチの内壁に沿って設けられたゲート絶縁膜」及び「前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられた第1ゲート電極」に相当する。

(ウ)上記(ア)及び(イ)から,本願発明4と引用文献1発明とは以下の点で一致し,また,相違する。

[一致点]
「第1導電型の第1半導体層と,
前記第1半導体層の一方の表面層に選択的に設けられた第2導電型の第2半導体層と,
前記第2半導体層の内部に選択的に設けられた第1導電型の第3半導体層と,
前記第2半導体層および前記第3半導体層を貫通して前記第1半導体層に達するトレンチと,
前記第1半導体層の一方の表面層に選択的に設けられ、前記トレンチによって前記第2半導体層と分離された第2導電型の第4半導体層と,
前記第4半導体層を覆う層間絶縁膜と,
前記第1半導体層の他方の表面層に設けられた第2導電型の第5半導体層と,
前記第2半導体層および前記第3半導体層と導電接続され、かつ前記層間絶縁膜によって前記第4半導体層と電気的に絶縁された第1電極と,
前記第5半導体層と導電接続された第2電極と,
前記トレンチの内部に,前記トレンチの内壁に沿って設けられたゲート絶縁膜と,
前記トレンチの内部の,前記ゲート絶縁膜の内側に設けられた第1ゲート電極と,
を備える,半導体装置。」

[相違点2]
本願発明4は,「前記第4半導体層上に、前記トレンチと離して設けられ、前記第4半導体層を覆うLOCOS膜と、前記LOCOS膜の最も厚さが厚い肉厚部上に設けられた第2ゲート電極と、を備え、隣り合う前記LOCOS膜の端部と前記トレンチの側壁との間隔は、前記LOCOS膜の前記肉厚部の厚さ以上であることを特徴」としているが,引用文献1発明は,対応する構成を有していない点。

イ 相違点についての判断
原査定に引用されたいずれの文献にも,ミラー容量を小さくするために,フローティングｐ^(+)型領域と第2ゲート電極との間の絶縁層をLOCOS膜のような厚い絶縁層とすることは記載も示唆もされていないから,引用文献1発明に引用文献2を適用し,[相違点2]に係る構成を想起することはできない。
そして,本願発明4は,[相違点2]に係る構成を有することにより,「フローティングｐ^(+)型領域と第2ゲート電極との間の絶縁層をLOCOSのような厚い絶縁層とすることにより、ミラー容量を小さくすることができる。」(段落【0033】)という格別の効果を有するものである。
そうすると,[相違点2]に係る構成は,引用例1及び2に記載された発明に基づいて当業者が容易に想到したものであるとは言えない。

ウ まとめ
したがって,本願発明4は,引用文献1及び2に記載された発明に基づいて,当業者が容易に発明をすることができたものではない。

(2)本願発明4と引用文献5発明について
ア 本願発明4と引用文献5発明との対比
(ア)引用文献5発明の「n導電型のドリフト層103」,「n導電型のエミッタ層111」,「トレンチ」,「絶縁膜107」,「ｐ導電型のコレクタ層101」,「コレクタ電極100」,「ゲート絶縁膜106」及び「ゲート電極105」は,それぞれ,本願発明4の「第1導電型の第1半導体層」,「第1導電型の第3半導体層」,「トレンチ」,「層間絶縁膜」,「第2導電型の第5半導体層」,「第2電極」,「ゲート絶縁膜」及び「第1ゲート電極」に相当する。

(イ)引用文献5発明の「ｐ導電型のベース層104」は,「トレンチ」の内部に形成された「複数のゲート電極105により第1の領域と第2の領域に区分され」,それぞれを「第1領域」及び「第2領域」とし,「第1領域」には「n導電型のエミッタ層111」が形成され,「第2領域」には「絶縁膜121」が形成されているから,引用文献5発明の「ｐ導電型のベース層104」の「第1領域」及び「第2領域」は,それぞれ,本願発明4の「前記第1半導体層の一方の表面層に選択的に設けられた第2導電型の第2半導体層」及び「前記第1半導体層の一方の表面層に選択的に設けられ、前記トレンチによって前記第2半導体層と分離された第2導電型の第4半導体層」に相当する。

(ウ)引用文献5発明の「エミッタ電極109」は,「n導電型のエミッタ層111に接続するとともに、ｐ導電型のコンタクト層110を介してベース層104に接続し」ているから,引用文献5発明の「エミッタ電極109」と,本願発明4の「前記第2半導体層および前記第3半導体層と導電接続され、かつ前記層間絶縁膜によって前記第4半導体層と電気的に絶縁された第1電極」は,「前記第2半導体層および前記第3半導体層と導電接続され」た電極である点で共通する。

(エ)引用文献5発明の「絶縁膜121」は,【図1】を参照すると,「ゲート電極105」が設けられた「トレンチ」と離れて形成されており,また,「第2領域」である「いずれの電極にも直接接続しないフローティング層115」の上に形成された膜であるから,引用文献5発明の「絶縁膜121」と,本願発明4の「前記第4半導体層上に、前記トレンチと離して設けられ、前記第4半導体層を覆うLOCOS膜」は,「前記第4半導体層上に,前記トレンチと離して設けられ,前記第4半導体層を覆う」絶縁膜である点で共通する。

(オ)引用文献5発明の「エミッタ電極109」は,「n導電型のエミッタ層111に接続するとともに,ｐ導電型のコンタクト層110を介してベース層104に接続し」ているから,本願発明4の「第1電極」の「前記第2半導体層および前記第3半導体層と導電接続され」ると同様の関係を有していると認められる。
さらに,引用文献5発明の「エミッタ電極109」は,「第2領域に属するベース層104は,いずれの電極にも直接接続しないフローティング層115であり,熱酸化工程で形成された絶縁膜121からなる容量と多結晶シリコン122を介してエミッタ電極109へ接続している」から,本願発明4の「第1電極」の「前記層間絶縁膜によって前記第4半導体層と電気的に絶縁され」ることと,「前記第4半導体層と電気的に絶縁され」ている点で一致する。
そうすると,引用文献5発明の「エミッタ電極109」と本願発明4の「第1電極」は,「前記第2半導体層および前記第3半導体層と導電接続され,かつ」「前記第4半導体層と電気的に絶縁された」「電極」である点で共通する。

(カ)上記(ア)ないし(オ)から,本願発明4と引用文献5発明とは,以下の点で一致し,又,相違する。
[一致点]
「第1導電型の第1半導体層と,
前記第1半導体層の一方の表面層に選択的に設けられた第2導電型の第2半導体層と,
前記第2半導体層の内部に選択的に設けられた第1導電型の第3半導体層と,
前記第2半導体層および前記第3半導体層を貫通して前記第1半導体層に達するトレンチと,
前記第1半導体層の一方の表面層に選択的に設けられ,前記トレンチによって前記第2半導体層と分離された第2導電型の第4半導体層と,
前記第4半導体層を覆う層間絶縁膜と,
前記第1半導体層の他方の表面層に設けられた第2導電型の第5半導体層と,
前記第2半導体層および前記第3半導体層と導電接続され,かつ前記第4半導体層と電気的に絶縁された電極と,
前記第5半導体層と導電接続された第2電極と,
前記トレンチの内部に,前記トレンチの内壁に沿って設けられたゲート絶縁膜と,
前記トレンチの内部の,前記ゲート絶縁膜の内側に設けられた第1ゲート電極と,
前記第4半導体層上に,前記トレンチと離して設けられ,前記第4半導体層を覆う絶縁膜と,
を備えることを特徴とする半導体装置。」

[相違点A]
「前記第4半導体層と電気的に絶縁された電極」について,本願発明4は「前記層間絶縁膜によって前記第4半導体層と電気的に絶縁された第1電極」であるのに対して,引用文献5発明の「エミッタ電極109」はそのようになっていない点。

[相違点B]
「前記第4半導体層上に,前記トレンチと離して設けられ,前記第4半導体層を覆う」絶縁膜について,本願発明4は「LOCOS膜」であるのに対して,引用文献5発明の「絶縁膜121」はそうでない点。

[相違点C]
本願発明4は「前記LOCOS膜の最も厚さが厚い肉厚部上に」「第2ゲート電極」を設けているのに対して,引用文献5発明はそのようになっていない点。

[相違点D]
本願発明4は「隣り合う前記LOCOS膜の端部と前記トレンチの側壁との間隔は、前記LOCOS膜の前記肉厚部の厚さ以上である」のに対して,引用文献5発明は「絶縁膜121」の端部と「トレンチ」の側壁との間隔と,「絶縁膜121」の厚さとの関係が不明である点。

イ 相違点についての判断
[相違点C]について
引用文献5発明は,「第2領域に属するベース層104は,いずれの電極にも直接接続しないフローティング層115であり、熱酸化工程で形成された絶縁膜121からなる容量と多結晶シリコン122を介してエミッタ電極109へ接続して」いるから,本願発明4の「LOCOS膜」に対応する構成である「絶縁膜121」の上に形成された「多結晶シリコン122」は「エミッタ電極109」に接続されており,ゲート電極であるということはできない。
また,引用文献5発明の「エミッタ電極109」に接続された「多結晶シリコン122」に対応する構成をゲート電極とすることは,原査定に引用されたいずれの文献にも記載されていない。
そして,引用文献5は「以上説明したように、フローティングｐ層(FP層)を容量を介してエミッタ電極に接続することにより低オン電圧とコレクタ-ゲート間容量の低減を同時に実現でき、IGBTの誤点弧を防止できるので、ゲートドライバーを小容量化できる、ノイズ対策を無くすか、もしくは、少なくでき、インバータを小型・軽量化・低コスト化できる。」(段落【0018】)ことを目的としているから,引用文献5発明の「多結晶シリコン122」を「エミッタ電極109」へ接続することに代えて,「ゲート電極」に接続し「多結晶シリコン122」を「ゲート電極」とすることは,引用文献5発明の目的に反することになり,阻害要因があると言える。

ウ まとめ
したがって,他の相違点について検討するまでもなく,本願発明4は,引用文献5に記載された発明に基づいて,当業者が容易に発明をすることができたものではない。

4 本願発明5ないし7
本願発明5ないし7は,本願発明4を引用するものであり,本願発明4の発明特定事項を全て備えるから,前記「3(2)」と同様の理由により,引用文献5及び4に記載された発明に基づいて,当業者が容易に発明することができたものではない。

第7 原査定について
前記「第6 対比・判断」のとおりであるから,本願発明1ないし4は,引用文献1及び2に記載された発明に基づいて,当業者が容易に発明をすることができたものではない。
また,前記「第6 対比・判断」のとおりであるから,本願発明4及び7は,引用文献5に記載された発明に基づいて,当業者が容易に発明をすることができたものではない。
さらに,前記「第6 対比・判断」のとおりであるから,本願発明5及び6は,引用文献5及び4に記載された発明に基づいて,当業者が容易に発明をすることができたものではない。
したがって,原査定の理由によって,本願を拒絶することはできない。

第8 結言
以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり,審決する。
 
審決日 2018-11-20 
出願番号 特願2016-508590(P2016-508590)
審決分類 P 1 8・ 571- WY (H01L)
P 1 8・ 574- WY (H01L)
P 1 8・ 121- WY (H01L)
P 1 8・ 573- WY (H01L)
P 1 8・ 572- WY (H01L)
最終処分 成立  
前審関与審査官 綿引 隆  
特許庁審判長 深沢 正志
特許庁審判官 加藤 浩一
小田 浩
発明の名称 半導体装置  
代理人 酒井 昭徳  

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