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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 G11C
管理番号 1346465
審判番号 不服2018-4528  
総通号数 229 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-01-25 
種別 拒絶査定不服の審決 
審判請求日 2018-04-04 
確定日 2018-12-17 
事件の表示 特願2016-180394「半導体メモリ装置」拒絶査定不服審判事件〔平成29年 1月19日出願公開、特開2017- 16727、請求項の数(21)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯

本願は,平成25年2月20日に出願した特願2013-30742号(パリ条約による優先権主張2012年2月28日,韓国)の一部を平成28年9月15日に新たな特許出願としたものであって,平成29年8月28日付けで拒絶の理由が通知され,同年12月1日に手続補正書が提出され,同年12月11日付けで拒絶査定(原査定)(謄本送達日同年12月18日)がなされ,これに対して平成30年4月4日に審判請求がなされると共に手続補正がなされ,同年4月27日付けで審査官により特許法164条3項の規定に基づく報告がなされ,同年9月7日に上申書が提出されたものである。


第2 原査定の概要

原査定(平成29年12月11日付け拒絶査定)の概要は次のとおりである。

(進歩性)この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)

・請求項1-21
・引用文献等1-7

＜引用文献等一覧＞
1.特開2011-134435号公報
2.特開2010-73300号公報
3.特開平9-320258号公報
4.特開平10-223000号公報
(以下省略)


第3 審判請求時の補正について

審判請求時の補正は,特許法17条の2第3項から第6項までの要件に違反しているものとはいえない。
審判請求時の補正によって請求項1,13及び16に「内部コマンド信号である」という事項を追加する補正,及び「前記第2の内部記録イネーブル信号とデータ信号とに応答」を,「前記第2の内部記録イネーブル信号とデータ信号とを演算」と変更する補正(以上をまとめて「補正事項」という。)は,特許請求の範囲の減縮を目的とするものであるか,また,補正事項は,当初明細書の段落71及び77並びに図9Bに記載されているから,当該補正は新規事項を追加するものではないかについて検討すると,当初明細書の段落71の「内部コマンド信号(例えば、内部記録イネーブル信号LWE)を受信し」との記載に基づき,審判請求時の補正前の「第1の内部記録イネーブル信号」(請求項1)を,「内部コマンド信号である第1の内部記録イネーブル信号」とする補正は,特許請求の範囲の減縮を目的とするものである。
また,当初図面の図9Bには,「第2内部記録イネーブル信号」に相当する“LWE’”及び“LWE’B”と,「データ信号」に相当する“DATA’”及び“DATA’B”とを,「NAND923」及び「NAND925」,並びに「NOR924」及び「NOR926」に入力し,演算することが記載されていることから,「前記第2の内部記録イネーブル信号とデータ信号とに応答」を,「前記第2の内部記録イネーブル信号とデータ信号とを演算」と変更する補正は当初明細書等に記載された事項であり,新規事項を追加するものではないといえる。
そして,「第4 本願発明」から「第6 対比・判断」までに示すように,補正後の請求項1乃至21に係る発明は,独立特許要件を満たすものである。

図9B(平成29年12月1日付けの手続補正書による)

第4 本願発明

本願請求項1乃至21に係る発明(以下「本願発明1」乃至「本願発明21」という。)は,平成30年4月4日付けの手続補正で補正された特許請求の範囲の請求項1乃至21に記載された,次のとおりのものと認める。

「 【請求項1】
第1領域に位置する複数のメモリバンクと、
第2領域に位置し、入力データ信号が入力されるデータ端子と、
前記入力データ信号が反転されたか否かを示す反転制御信号に応答して、前記入力データ信号を反転または非反転して出力するように構成される反転回路と、
内部コマンド信号である第1の内部記録イネーブル信号と、マスキング制御信号を演算し、第2の内部記録イネーブル信号を生成し、前記入力データ信号に対応するデータが記録されないように構成されるデータマスキング回路を備え、
前記複数のメモリバンクそれぞれに少なくとも1つの前記反転回路が配され、
制御信号生成回路がデータビット毎に配置され、
前記制御信号生成回路はモードレジストセット信号によって、反転制御およびマスキング制御を示す外部から入力される一本の入力制御信号に基づいて反転制御信号および前記マスキング制御信号を生成するように構成され、
記録駆動回路は、前記第2の内部記録イネーブル信号とデータ信号とを演算して、前記メモリバンクにデータを記録することを特徴とする半導体メモリ装置。
【請求項2】
前記反転回路は、前記第1領域内に配されることを特徴とする請求項1に記載の半導体メモリ装置。
【請求項3】
前記反転回路は、前記第2領域に隣接して配されることを特徴とする請求項1に記載の半導体メモリ装置。
【請求項4】
前記第2領域に位置して入力制御信号を受信する制御端子と、をさらに備えることを特徴とする請求項1に記載の半導体メモリ装置。
【請求項5】
前記制御信号生成回路は、前記モードレジストセット信号によって、前記入力制御信号と同じ前記反転制御信号を前記反転回路に提供するか、または、前記入力データ信号が反転しないように不活性化信号を前記反転制御信号として前記反転回路に提供することを特徴とする請求項4に記載の半導体メモリ装置。
【請求項6】
前記複数のメモリバンクそれぞれに、少なくとも1つの前記制御信号生成回路が配されることを特徴とする請求項4に記載の半導体メモリ装置。
【請求項7】
前記データマスキング回路は、前記マスキング制御信号に応答して、前記入力データ信号に対応するデータが前記複数のメモリバンクに記録されないように構成されることを特徴とする請求項4に記載の半導体メモリ装置。
【請求項8】
前記制御信号生成回路は、前記モードレジストセット信号によって、前記入力制御信号と同じ前記マスキング制御信号を前記データマスキング回路に提供するか、または前記入力データ信号がマスキングされないように、不活性化信号を前記マスキング制御信号として前記データマスキング回路に提供することを特徴とする請求項7に記載の半導体メモリ装置。
【請求項9】
前記制御信号生成回路は、前記モードレジストセット信号によって、前記反転回路に前記入力制御信号と同じ前記反転制御信号を提供し、前記データマスキング回路に、前記入力データ信号がマスキングされないように不活性化信号を前記マスキング制御信号として提供するか、または前記反転回路に、前記入力データ信号が反転しないように不活性化信号を前記反転制御信号として提供し、前記データマスキング回路に前記入力制御信号と同じ前記マスキング制御信号を提供することを特徴とする請求項7に記載の半導体メモリ装置。
【請求項10】
前記複数のメモリバンクそれぞれに、少なくとも1つのデータマスキング回路が配されることを特徴とする請求項7に記載の半導体メモリ装置。
【請求項11】
前記複数のメモリバンクそれぞれは、ロウ方向とカラム方向とに配列されたメモリサブブロックを備え、前記少なくとも1つの反転回路は、各カラムのメモリサブブロックごとに配されることを特徴とする請求項1に記載の半導体メモリ装置。
【請求項12】
前記複数のメモリバンクは、複数のメモリセルを備え、前記複数のメモリセルそれぞれは、スイッチング素子及びキャパシタを備えることを特徴とする請求項1に記載の半導体メモリ装置。
【請求項13】
第1チップを備える半導体メモリパッケージであり、
前記第1チップは、
第1領域に位置する複数のメモリバンクと、
第2領域に位置し、入力データ信号が入力されるデータ端子と、
前記入力データ信号が反転されたか否かを示す反転制御信号に応答して、前記入力データ信号を反転または非反転するように構成される反転回路と、
内部コマンド信号である第1の内部記録イネーブル信号と、マスキング制御信号を演算し、第2の内部記録イネーブル信号を生成し、前記入力データ信号に対応するデータが記録されないように構成されるデータマスキング回路を備え、
前記複数のメモリバンクそれぞれに少なくとも1つの前記反転回路が配され、
制御信号生成回路がデータビット毎に配置され、
前記制御信号生成回路はモードレジストセット信号によって、反転制御およびマスキング制御を示す外部から入力される一本の入力制御信号に基づいて反転制御信号および前記マスキング制御信号を生成するように構成され、
記録駆動回路は、前記第2の内部記録イネーブル信号とデータ信号とを演算して、前記メモリバンクにデータを記録することを特徴とする半導体メモリパッケージ。
【請求項14】
前記第1チップの上に積層された第2チップをさらに備えることを特徴とする請求項13に記載の半導体メモリパッケージ。
【請求項15】
前記第1チップは、前記第1チップを貫通する貫通シリコンビアをさらに備え、
前記貫通シリコンビアは、前記データ端子と連結されることを特徴とする請求項13に記載の半導体メモリパッケージ。
【請求項16】
第1領域内の複数のメモリバンクと、
第2領域内に配され、かつ入力データ信号が入力されるデータ端子と、
前記入力データ信号が反転されたか否かを示す反転制御信号に応答して、前記入力データ信号を反転または非反転させる反転回路と、内部コマンド信号である第1の内部記録イネーブル信号と、マスキング制御信号を演算し、第2の内部記録イネーブル信号を生成し、前記入力データ信号に対応するデータが記録されないように構成されるデータマスキング回路と、前記第2の内部記録イネーブル信号とデータ信号とを演算して、前記メモリバンクにデータを記録する記録駆動回路を備える記録回路と、を備え、
前記メモリバンクそれぞれに対して、少なくとも1つの記録回路が、対応するメモリバンクに隣接して第1領域内に配され、
制御信号生成回路がデータビット毎に配置され、
前記記録回路は、モードレジストセット信号によって、反転制御およびマスキング制御を示す外部から入力される一本の入力制御信号に基づいて反転制御信号およびマスキング制御信号を生成するように構成される前記制御信号生成回路を含むことを特徴とする半導体メモリ装置。
【請求項17】
前記少なくとも1つの記録回路は、前記対応するメモリバンクの少なくとも一側面に直ぐ隣接して配されることを特徴とする請求項16に記載の半導体メモリ装置。
【請求項18】
前記第2領域に位置して入力制御信号を受信する制御端子をさらに備えることを特徴とする請求項16に記載の半導体メモリ装置。
【請求項19】
前記データマスキング回路は、前記マスキング制御信号に応答して、前記入力データ信号に対応するデータを前記複数のメモリバンクに記録させないことを特徴とする請求項18に記載の半導体メモリ装置。
【請求項20】
前記入力データ信号は、前記反転制御信号によって反転または非反転されて発生されることを特徴とする請求項1に記載の半導体メモリ装置。
【請求項21】
前記複数のメモリバンクそれぞれは複数のメモリセルを備え、
前記複数のメモリセルそれぞれは、スイッチング素子とマグネティック-トンネルジャンクション構造を含むことを特徴とする請求項1に記載の半導体メモリ装置。」


第5 引用例

1 引用例1に記載された事項及び引用発明
原査定の拒絶の理由において引用した,本願の原出願(特願2013-30742)の第一国出願前に既に公知である,特開2011-134435号公報(平成23年7月7日公開。以下,これを「引用例1」という。)には,関連する図面と共に,次の事項が記載されている。(下線は,説明のために当審で付加。以下同様。)

A 「【0118】
図7は、本発明の技術的思想による他の一実施例に係る半導体装置700のブロック図である。
【0119】
図7を参照すれば、半導体装置700は、第1パッドP1及びデータ制御部750を備えうる。
【0120】
第1パッドP1は、データ制御部750と連結され、第1信号SIG_1及び第2信号SIG_2のうち、1つを入出力しうる。第1信号SIG_1は、データ反転フラッグ、エラーチェックフラッグまたはマスキング信号であり、第2信号SIG_2は、第1信号SIG_1とは異なる信号であって、前記データ反転フラッグ、前記エラーチェックフラッグまたは、前記マスキング信号でありうる。前記データ反転フラッグ、前記エラーチェックフラッグ及び前記マスキング信号は、図1のデータ反転フラッグINV_FLAG、エラーチェックフラッグERR_FLAG及びマスキング信号MASKと同じ信号であるために、詳細な説明は省略する。
【0121】
データ制御部750は、選択情報SEL及び第1パッドP1の出力信号のうち、少なくとも1つの信号に応答して入力されるデータを制御しうる。データ制御部750の具体的な動作については、以下で図8ないし図22Bを参照して説明する。
【0122】
図7の実施例の場合、半導体装置700は、複数の第2パッドP2及びメモリセルアレイ770をさらに具備しうる。
【0123】
第2パッドP2は、データ制御部750と連結され、nビット(nは、2以上の自然数)のデータD1,...,Dnを入出力しうる。すなわち、第2パッドP2は、半導体装置700の外部から受信されるデータD1,...,Dnをデータ制御部750に伝送するか、メモリセルアレイ770でリードされてデータ制御部750で制御されたデータD1,...,Dnを半導体装置700の外部に伝送しうる。
【0124】
以下、図8ないし図22Bを参照して、図7の半導体装置700の構成及び動作についての一実施例を詳細に説明する。図8ないし図12Bの実施例は、第1信号SIG_1がデータ反転フラッグINV_FLAGであり、第2信号SIG_2がエラーチェックフラッグERR_FLAGである場合についてのものであり、図13ないし図17Bの実施例は、第1信号SIG_1がデータ反転フラッグINV_FLAGであり、第2信号SIG_2がマスキング信号MASKである場合についてのものである。また、図18ないし図22Bの実施例は、第1信号SIG_1がエラーチェックフラッグERR_FLAGであり、第2信号SIG_2がマスキング信号MASKである場合についてのものである。」

B 「【0217】
図15は、図7の半導体装置700の他の一実施例による半導体装置1500についてのブロック図である。
【0218】
図15の第1パッドP1、複数の第2パッドP2及びメモリセルアレイ770は、図7と関連して説明したので、詳細な説明は省略する。
【0219】
図7及び図15を参照すれば、データ制御部750は、制御信号生成部1540、複数のバッファ部1550,…、複数の駆動部1565,…、複数のセンスアンプ部1567,…、データバス反転部1510及びデータマスキング部1520を備えうる。
【0220】
半導体装置1500がライト動作を行う場合、制御信号生成部1540は、選択情報SEL及び第1パッドP1の出力信号に応答して第1制御信号CON_1及び第2制御信号CON_2のうち、1つの信号を生成しうる。すなわち、半導体装置1500がライト動作を行う場合、制御信号生成部1540は、選択情報SEL及びデータ反転フラッグINV_FLAGに応答して、第1制御信号CON_1を生成し、選択情報SEL及びマスキング信号MASKに応答して、第2制御信号CON_2を生成しうる。半導体装置1500がリード動作を行う場合、制御信号生成部1540は、図13及び図14の制御信号生成部1340、1440と同様に選択情報SELに応答して第1制御信号CON_1を生成しうる。前述したように、本発明では、半導体装置1500がリード動作を行う場合、データ制御部750は、前記リードされたデータをマスキングしないと仮定したので、半導体装置1500がリード動作を行う場合、制御信号生成部740は、第2制御信号CON_2を生成しない。
【0221】
選択情報SELは、レジスタ1590に保存されている情報でありうる。例えば、レジスタ1590に保存されているMRS(Mｏde Regiｓｔｏｒ Seｔ)命令によって選択情報SELが定義されうる。すなわち、制御信号生成部1540は、レジスタ1590に保存されている前記MRS命令に応答して、第1制御信号CON_1及び第2制御信号CON_2のうち、1つの信号を生成しうる。
【0222】
複数のバッファ部1550,…、複数の駆動部1565,…及び複数のセンスアンプ部1567,…については、図13の複数のバッファ部1350,…、複数の駆動部1365,…及び複数のセンスアンプ部1367,…と実質的に同一なので、以下詳細な説明は省略する。また、半導体装置1500がリード動作を行う場合、図15のデータバス反転部510及びデータマスキング部1520は、図13のデータバス反転部1310及びデータマスキング部1320と同様に動作するので、以下、半導体装置1500がリード動作を行う場合、データバス反転部1510及びデータマスキング部1520の動作についての説明は省略する。
【0223】
データバス反転部1510は、図13と関連して説明した前記データ反転スキームを使用する場合に用いられるブロックである。データバス反転部1510は、半導体装置1500がライト動作を行う場合、第1制御信号CON_1に応答して入力バッファ1555で出力したデータを反転して駆動部1565に出力しうる。すなわち、データバス反転部1510は、第1制御信号CON_1に応答してイネーブルまたはディセーブルされうる。
【0224】
データマスキング部1520は、図13と関連して説明した前記データマスキングスキームを使用する場合に用いられるブロックである。データマスキング部1520は、半導体装置1500がライト動作を行う場合、第2制御信号CON_2に応答して入力バッファ1555で出力したデータを駆動部1565に伝達しない。すなわち、データマスキング部1520は、第2制御信号CON_2に応答してイネーブルまたはディセーブルされうる。
【0225】
以下、本発明の技術的思想による一実施例に係る図15の半導体装置1500の動作について具体的に説明する。以下、説明の便宜上、図13と関連して仮定した前記データ反転モード及び前記データマスキングモードの場合について説明する。
【0226】
まず、半導体装置1500が前記データ反転モードでライト動作を行う場合について説明する。前記データ反転モードである場合、制御信号生成部1540は選択情報SEL及び第1パッドP1の出力信号に応答して第1制御信号CON_1を生成しうる。すなわち、前記データ反転モードで第1パッドP1を通じて制御信号生成部1540にデータ反転フラッグINV_FLAGが入力された場合、制御信号生成部1540は、データバス反転部1510が前記入力されたデータを反転して出力するように制御する第1制御信号CON_1を生成しうる。もし、前記データ反転モードで第1パッドP1を通じて制御信号生成部1540にデータ反転フラッグINV_FLAGが入力されない場合、制御信号生成部1540は、データバス反転部1510が前記入力されたデータを反転せずに出力するように制御する第1制御信号CON_1を生成しうる。制御信号生成部1540は、第2制御信号CON_2を生成しないので、データマスキング部1520はディセーブルされる。
【0227】
1ビットのデータD1が第2パッドP2及び入力バッファ1555を通じてデータバス反転部1510に入力され、データ反転フラッグINV_FLAGが第1パッドP1を通じて制御信号生成部1540に入力される場合、データバス反転部1510は、第1制御信号CON_1に応答して、前記入力されたデータを反転した反転データを駆動部1565に伝送する。もし、データ反転フラッグINV_FLAGが第1パッドP1を通じて制御信号生成部1540に入力されない場合、データバス反転部1510は、第1制御信号CON_1に応答して、前記入力されたデータを反転せず、駆動部1565に伝送する。駆動部1565は、前記伝送されたデータをメモリセルアレイ770の対応するメモリセルにライトする。
【0228】
次いで、半導体装置1500が前記データマスキングモードでライト動作を行う場合について説明する。前記データマスキングモードである場合、制御信号生成部1540は選択情報SEL及び第1パッドP1の出力信号に応答して第2制御信号CON_2を生成しうる。すなわち、前記データマスキングモードで第1パッドP1を通じて制御信号生成部1540にマスキング信号MASKが入力された場合、制御信号生成部1540は、データマスキング部1520が前記入力されたデータを伝送しないように制御できる第2制御信号CON_2を生成しうる。もし、前記データマスキングモードで第1パッドP1を通じて制御信号生成部1540にマスキング信号MASKが入力されない場合、制御信号生成部1540は、データマスキング部1520が前記入力されたデータを伝送するように制御する第2制御信号CON_2を生成しうる。制御信号生成部1540は、第1制御信号CON_1を生成しないので、データバス反転部1510はディセーブルされる。
【0229】
1ビットのデータD1が第2パッドP2及び入力バッファ1555を通じてデータマスキング部1520に入力され、マスキング信号MASKが第1パッドP1を通じて制御信号生成部1540に入力される場合、データマスキング部1520は、第2制御信号CON_2に応答して、前記入力されたデータを伝送しない。もし、マスキング信号MASKが第1パッドP1を通じて制御信号生成部1540に入力されない場合、データマスキング部1520は、第2制御信号CON_2に応答して、前記入力されたデータを駆動部1565に伝送する。駆動部1565は、前記伝送されたデータをメモリセルアレイ770の対応するメモリセルにライトする。」

C

図15

上記図15の「P1」に入力されている,「INV_FLAG/MASK」は,この信号が1つの制御信号であることを表しているといえること,及び上記記載事項A及びBより,引用例1には次の発明(以下,「引用発明」という。)が記載されているといえる。

「第1パッドP1及びデータ制御部750を備える半導体装置であって,
第1パッドP1は,データ制御部750と連結され,第1信号SIG_1及び第2信号SIG_2のうち,1つを入出力し,
データ制御部750は,選択情報SEL及び第1パッドP1の出力信号のうち,少なくとも1つの信号に応答して入力されるデータを制御し,
前記半導体装置は,複数の第2パッドP2及びメモリセルアレイ770をさらに具備し,
第2パッドP2は,データ制御部750と連結され,nビット(nは,2以上の自然数)のデータD1,...,Dnを入出力し,前記半導体装置の外部から受信されるデータD1,...,Dnをデータ制御部750に伝送し,
前記データ制御部750は,制御信号生成部1540,複数のバッファ部1550,…,複数の駆動部1565,…,複数のセンスアンプ部1567,…,データバス反転部1510及びデータマスキング部1520を備え,
第1パッドP1には,1つの制御信号であるINV_FLAG/MASKが入力され,
前記半導体装置がライト動作を行う場合,前記制御信号生成部1540は,選択情報SEL及びデータ反転フラッグINV_FLAGに応答して,第1制御信号CON_1を生成し,選択情報SEL及びマスキング信号MASKに応答して,第2制御信号CON_2を生成し,
前記選択情報SELは,レジスタ1590に保存されている情報であり,レジスタ1590に保存されているMRS(Mｏde Regiｓｔｏｒ Seｔ)命令によって選択情報SELが定義され,
前記制御信号生成部1540は,レジスタ1590に保存されている前記MRS命令に応答して,第1制御信号CON_1及び第2制御信号CON_2のうち,1つの信号を生成し,
前記データバス反転部1510は,前記半導体装置がライト動作を行う場合,第1制御信号CON_1に応答して入力バッファ1555で出力したデータを反転して駆動部1565に出力し,データバス反転部1510は,第1制御信号CON_1に応答してイネーブルまたはディセーブルされ,
前記データマスキング部1520は,前記半導体装置がライト動作を行う場合,第2制御信号CON_2に応答して入力バッファ1555で出力したデータを駆動部1565に伝達せず,データマスキング部1520は,第2制御信号CON_2に応答してイネーブルまたはディセーブルされ,
前記駆動部1565は,前記伝送されたデータをメモリセルアレイ770の対応するメモリセルにライトする
半導体装置。」

2 引用例2に記載された事項
原査定の拒絶の理由において引用した,本願の原出願(特願2013-30742)の第一国出願前に既に公知である,特開2010-73300号公報(平成22年4月2日公開。以下,これを「引用例2」という。)には,関連する図面と共に,次の事項が記載されている。

D 「【0007】
図2は、データ入力回路とバンクとの間でデータ及びインバージョン情報が交換されることを示す図面である(1つのクォータのみを図示)。
【0008】
図面のDQと称されたブロック210?280は、データピンごとに備えられるデータ入力回路及びデータ出力回路が備えられたブロックを意味する。また、図面のDBIと称されたブロック290は、DBIピンに備えられるインバージョン入力回路及びインバージョン出力回路が備えられたブロックを意味する。
【0009】
まず、メモリ装置の読み出し/書き込み動作時におけるデータの流れについて説明する。
【0010】
書き込み動作時、メモリ装置のデータピンには直列に連続してデータが入力される。各々のデータピンには、データ入力回路(210?280内に備えられ、以下、便宜上210?280で表記)が備えられるが、データ入力回路210?280は、直列に入力されるデータを並列に整列(ソート)してグローバルラインGIO0＜0:7＞?GIO7＜0:7＞に伝達(送信、転送)する。メモリ装置が8ビットプリフェッチスキーム(8biｔ ｐｒefeｔchｓcheme)を使用する場合、データ入力回路210?280は、直列に入力される8個のデータを並列に整列してグローバルラインGIO0＜0:7＞?GIO7＜0:7＞に伝達する。すなわち、1つのデータピン(例えば、DQ0ピン)に入力されるデータは、並列に変換されてから8個のグローバルライン(例えば、GIO0＜0:7＞)に載せられる(送信される)。そして、このようなグローバルラインGIO0＜0:7＞?GIO7＜0:7＞は、全てのバンクのYブロック11、21、31、41と接続し、バンクアドレスにより選択されたバンク10?40のうちの1つに並列にデータを書き込む。
【0011】
読み出し動作時、バンクアドレスにより選択されたバンク10?40のうちの1つからは並列にデータが出力される。各々のデータピンにはデータ出力回路(210?280内に備えられ、以下、便宜上210?280で表記)が備えられるが、データ出力回路210?280は、グローバルラインGIO0＜0:7＞?GIO7＜0:7＞を介して並列に伝達されるデータを直列に整列し、データピンを介してチップの外部に出力する。メモリ装置が8ビットプリフェッチスキームを使用した場合、データ出力回路(例えば、210)は8個のグローバルライン(例えば、GIO0＜0:7＞)に伝達されるデータを直列に整列してデータピンを用いて出力する。
【0012】
図2には、グローバルラインGIO0＜0:7＞?GIO7＜0:7＞が読み出し経路のデータ及び書き込み経路のデータのすべてを伝達する場合について図示したが、メモリ装置によって読み出し経路のデータを伝達するグローバルライン及び書き込み経路のデータを伝達するグローバルラインが別々に備えられることもあり得る。例えば、GIOがRGIOとWGIOとに分けられる場合もある。
【0013】
次に、メモリ装置の読み出し/書き込み動作時のインバージョン情報DBIの流れについて説明する。
【0014】
書き込み動作時、インバージョンピンには書き込みインバージョン情報WDBIが直列に連続して入力される。書き込みインバージョン情報WDBIとは、書き込み時メモリ外部から入力されるデータが反転されたデータであるか否かを表す情報を指す。インバージョン入力回路(290内に備えられ、以下、便宜上290で表記)は、直列に入力される書き込みインバージョン情報WDBIを並列に整列して書き込みインバージョンバスWDBI＜0:7＞に伝達する。書き込みインバージョン情報もデータと同じプリフェッチスキームを使用する。したがって、メモリ装置が8ビットプリフェッチスキームを使用した場合、インバージョン入力回路290は、直列に入力される8個の書き込みインバージョン情報WDBIを並列に整列して書き込みインバージョンバスWDBI＜0:7＞に伝達する。書き込みインバージョンバスWDBI＜0:7＞は8個のラインから構成される。
【0015】
書き込みインバージョンバスWDBI＜0:7＞は、書き込みインバージョン情報を各バンクのYブロック11、21、31、41に伝達する。バンクのYブロック11、21、31、41内にはグローバルラインGIO0＜0:7＞?GIO7＜0:7＞のデータをバンク10、20、30、40内のローカルラインLIO/LIOBに伝達するための書き込みドライバWTDRV(ｗｒiｔe dｒiｖeｒ)が備えられる。このような書き込みドライバは、書き込みインバージョン情報WDBI＜0:7＞に応じてグローバルラインGIO0＜0:7＞?GIO7＜0:7＞のデータを反転/非反転してローカルラインに伝達する。各々のバンク10、20、30、40内には、グローバルラインGIO0＜0:7＞?GIO7＜0:7＞の個数と同じローカルラインLIO/LIOBが配置されるため、各々のバンク10、20、30、40ごとにグローバルラインGIO0＜0:7＞?GIO7＜0:7＞の個数に対応する書き込みドライバが備えられる。例えば、Yブロック11には、64個の書き込みドライバが備えられる。
【0016】
読み出し動作時、読み出しインバージョン情報RDBI＜0:7＞は、メモリ装置内のインバージョン生成部300で生成される。読み出し動作時には、メモリ装置自体が保存していたデータを出力するため、メモリ装置自身が読み出しインバージョン情報RDBI＜0:7＞を生成し、これに応じてデータを反転または非反転して出力しなければならない。インバージョン生成部300は、DCモードでは8個のデータGIO0＜0＞?GIO7＜0＞の中の5個以上のデータが「0」のとき、読み出しインバージョン情報RDBI＜0＞を「1」として生成し、ACモードでは前のデータと比較した場合遷移したデータGIO0＜0＞?GIO7＜0＞が5個以上のとき、読み出しインバージョン情報RDBI＜0＞を「1」として生成する(残りの＜1＞?＜7＞の添字も同様)。インバージョン生成部300が読み出しインバージョン情報RDBI＜0:7＞をどのように生成すべきであるかに対してはスペック(ｓｐec)で規定された事項に該当するため、これ以上の説明は省略する。
【0017】
インバージョン生成部300で生成された読み出しインバージョン情報は、読み出しインバージョンバスRDBI＜0:7＞に送信されて各々のデータ出力回路210?280に伝達される。データ出力回路210?280は、読み出しインバージョン情報RDBI＜0:7＞に応じて自身が出力するデータを反転/非反転して出力する。
【0018】
読み出しインバージョンバスRDBI＜0:7＞は、インバージョン出力部290にも読み出しインバージョン情報を伝達する。読み出し動作時にはメモリ装置が外部に読み出しインバージョン情報を出力しなければならないためである。
【0019】
図面の場合、クォータバンクの構造を有するメモリ装置におけるクォータ1つのみを示したため、各々のバンクのYブロック11、21、31、41には8個のデータピンに対応するグローバルラインGIO0＜0:7＞?GIO7＜0:7＞が接続していることを例示した。図面に示していない残りのバンクにも各々8個のデータピンに対応するグローバルラインが接続されるべきである。例えば、バンク50、60、70、80には8?15番目のデータピンに対応するグローバルラインが接続される。また、インバージョンピンの1つは8個のデータピンに入出力されるデータのインバージョン情報を担当することから、残りのクォータにもインバージョンピンが各々1つずつ配置される。」

E 「【0040】
図6は、Yブロック11(図2の場合)または入/出力部12(図3の場合)に備えられる書き込みドライバなど、及びその前端に備えられた書き込みインバージョン部を示す図面である。
【0041】
書き込みドライバ621?628の前端には、書き込みインバージョン部610が備えられる。書き込みインバージョン部610は、書き込みインバージョンバスWDBI＜0:7＞を介して伝達された書き込みインバージョン情報に応じてメモリ装置内に保存されるデータGIO0＜0:7＞を反転または非反転する。書き込みインバージョン情報WDBI＜0:7＞が「1」であればデータを反転し、書き込みインバージョン情報WDBI＜0:7＞が「0」であればデータを反転しない。書き込みインバージョン部610は、読み出しインバージョン部423と同様に排他的ORゲートを備える。
【0042】
書き込みドライバ621?628は、書き込みインバージョン部610により書き込みインバージョン情報RDBI＜0:7＞の反映されたデータをバンク内のローカルラインLIO/LIOB0＜0:7＞に伝達する。書き込みドライバ621?628に入力される書き込みイネーブル信号WTENは、書き込み動作時イネーブルされる信号であって、読み出し動作時には書き込みドライバ621?628が動作しないよう制御する。
【0043】
図面には1つのデータピンDQ0に入力されたデータGIO0＜0:7＞をローカルラインLIO/LIOB0＜0:7＞に伝達する書き込みドライバ621?628のみを図示した。メモリ装置がクォータバンクの構造を有するとき、1つのYブロック11、21、31、41または入/出力部12、22、32、42には書き込みドライバが64個が備えられ、書き込みインバージョン部610にも排他的ORゲートが64個備えられる。」

F 「【0060】
仮に、書き込みインバージョン部731?734がバンクの入/出力部内に位置した場合、書き込みインバージョン部731?734はバンクの個数だけ配置される。もちろん、クォータバンクの構造を有するメモリ装置の全体ではバンク数×4個の書き込みインバージョン部が備えられるであろう。」

G

図2

H

図6

3 引用例3に記載された事項
原査定の拒絶の理由において引用した,本願の原出願(特願2013-30742)の第一国出願前に既に公知である,特開平9-320258号公報(平成9年12月12日公開。以下,これを「引用例3」という。)には,関連する図面と共に,次の事項が記載されている。

I 「【0016】図6に示されるパリティ用SDRAM15は、特に制限されないが、公知の半導体集積回路製造技術によって単結晶シリコン基板のような一つの半導体基板に形成され、メモリバンクAを構成するメモリアレイ200AとメモリバンクBを構成するメモリアレイ200Bを備える。それぞれのメモリアレイ200A,200Bは、マトリクス配置されたダイナミック型のメモリセルを備え、図に従えば、同一列に配置されたメモリセルの選択端子は列毎のワード線(図示せず)に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線(図示せず)に結合される。
【0017】上記メモリアレイ200Aの図示しないワード線はロウデコーダ201Aによるロウアドレス信号のデコード結果に従って1本が選択レベルに駆動される。メモリアレイ200Aの図示しない相補データ線はセンスアンプ及びカラム選択回路202Aに結合される。センスアンプ及びカラム選択回路202Aにおけるセンスアンプは、メモリセルからのデータ読出しによってそれぞれの相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラムスイッチ回路は、相補データ線を各別に選択して相補共通データ線に導通させるためのスイッチ回路である。カラムスイッチ回路はカラムデコーダ203Aによるカラムアドレス信号のデコード結果に従って選択動作される。メモリアレイ200B側にも同様にロウデコーダ201B,センスアンプ及びカラム選択回路202B,カラムデコーダ203Bが設けられる。上記相補共通データ線204は、入出力部210を介してデータ入出力端子I/O0?I/O3に接続される。また、この入出力部210には、外部からデータマスク信号を取込むためのデータマスク信号端子DQM0?DQM3が設けられている。尚、入出力部210については後に詳述する。外部から上記データマスク信号端子DQM0?DQM3に与えられた信号の論理に応じて、対応するデータ入出力端子からのデータ入出力が制御されるようになっている。例えば、上記データマスク信号端子DQM0?DQM3のいずれかがローレベルにされると、入出力端子I/O0?I/O3のうち該当するビットでのデータ入出力が制限される。」

J 「【0026】図2には上記入出力部210の構成例が示される。
【0027】入出力部210は、データ入出力端子I/O0?I/O3にそれぞれ対応してデータ入力バッファ200?203、データ出力バッファ300?301、入力ゲート400?403、出力ゲート500?503が設けられる。また、データ入出力端子I/O0?I/O3に対応して、データマスク端子DQM0?DQM3が設けられ、このデータマスク端子DQM0?DQM3に対応して、DQMバッファ600?603、入力制御回路700?703、出力制御回路800?803が設けられる。尚、図2においては入出力端子I/O2に対応する回路、及びデータマスク端子DQM2に対応する回路が省略されている。
【0028】データ入出力端子I/O0?I/O3に対応する回路、及びデータマスク端子DQM0?DQM3に対応する回路は、それぞれ同一構成とされるため、以下の説明では、データ入出力端子I/O0に対応する回路、及びデータマスク端子DQM0に対応する回路について詳述する。
【0029】データ入出力端子I/O0にはデータ入力バッファ200の入力端子及びデータ出力バッファ300の出力端子が結合される。データ入出力端子I/O0から入力されたデータはデータ入力バッファ200を介してゲート400に伝達される。ゲート500の出力データはデータ出力バッファ300を介して入出力端子I/O0から外部出力される。データマスク信号は、DQMバッファ600を介して入力回路700、及び出力制御回路800に伝達される。データ入力バッファ200、データ出力バッファ300、DQMバッファ600にはクロック信号CLKが入力され、データの取込み、データ出力、及びデータマスク信号の取込みが上記クロック信号CLKに同期して行われる。また、この入力回路700、及び出力制御回路800には、上記コントローラ212からのリード信号φR、及びライト信号φWが入力されるようになっている。
【0030】データマスク端子DQM0に与えられたデータマスク信号がハイレベルの場合において、もし、コントローラ212からのリード信号φRがハイレベルのとき、出力制御回路800の出力信号DOE0がハイレベルにされて、ゲート500が活性化される。このとき、図6に示されるセンスアンプ及びカラム選択回路202A又は202Bからの出力データDｏｕｔ0が、ゲート500及びデータ出力バッファ300を介してデータ入出力端子I/O0から外部出力される。しかし、データマスク端子DQM0に与えられたデータマスク信号がローレベルの場合には、出力制御回路800からの出力信号DOE0がローレベルとなり、ゲート500が閉じた状態とされるので、上記センスアンプ及びカラム選択回路202A又は202Bからの出力データDｏｕｔ0は外部出力されない。データ入出力端子I/O0からのデータ取込みの場合も同様に制御される。すなわち、データマスク端子DQM0がハイレベルの場合において、もし、コントローラ212からのライト信号φWがハイレベルのとき、入力制御回路700の出力信号WTE0がハイレベルにされてゲート400が開かれる。このとき、データ入出力端子I/O0から入力されたデータが、データ入力バッファ200を介してゲート400入力され、さらに入力データDin0として、図6に示されるセンスアンプ及びカラム選択回路202A又は202Bに伝達される。
【0031】同様に、データ入出力端子I/O1?I/O3に対応する回路、及びデータマスク端子DQM1?DQM3に対応する回路においても、上記の場合と同様に作用する。」

K

図2

L

図6

4 引用例4に記載された事項
原査定の拒絶の理由において引用した,本願の原出願(特願2013-30742)の第一国出願前に既に公知である,特開平10-223000号公報(平成10年8月21日公開。以下,これを「引用例4」という。)には,関連する図面と共に,次の事項が記載されている。

M 「【0011】図3は、入力データ用スクランブル回路9の構成を示す図である。入力データ用スクランブル回路9では、メモリセルアレイ5に所定のパターン(チェッカーパターン、ストライプパターン、モノパターン)状に”H”又は”L”のデータが書き込まれるように、入力データ信号WD1?WD4に対してスクランブル処理を施す。なお、テストモードの設定時、入力データ信号WD1?WD4は、全てデータ信号RDF1である。また、テストモードの設定時、データ信号WDF1は、”H”又は”L”の何れか一方の値に固定されている。入力データ用スクランブル回路9は、4つの入力データスクランブルロジック部50、80、85、90と、同一構成の4つのデータスクランブル制御部60、81、86、91よりなる。入力データスクランブルロジック部50,80,85,90は、入力されるXアドレス及びYアドレスに応じて、3種類のスクランブルデータを出力する。このスクランブルデータは、メモリセルアレイ5における論理アドレスの配置順序と物理アドレスの配置順序と等しくなるように、入力データ信号WD1?WD4のデータの値を選択的に反転させるデータである。データスクランブル制御部60、81、86、91は、入力データスクランブルロジック部50、80、85、90より出力される3種類のスクランブルデータより、クロック発生・制御部1より入力される制御信号ZDTSCR1?3の内”H”である1つの制御信号により特定される所定のスクランブルデータを、EXORゲート70、82、87、92の一方の入力端子に出力する。各EXORゲート70、82、87、92の残りの入力端子には、データ信号WD1?WD4が入力される。このEXORゲート70、82、87、92において、入力データ信号WD1?WD4のスクランブル処理が実行される。即ち、各EXORゲートは、データスクランブル制御部より出力されるスクランブルデータが“H"であれば、データ信号WDnを反転したデータをデータ信号WDGnとして出力し、“L"であれば、データ信号WDnをそのままデータ信号WDGnとして出力する。」

N

図3


第6 対比・判断

1 本願発明1について
(1)対比
本願発明1と引用発明とを対比する。
(あ)引用発明の「半導体装置」は,「メモリセルアレイ770」を具備していることから,本願発明1の「半導体メモリ装置」に対応する。

(い)引用発明の「メモリセルアレイ770」と,本願発明1の「メモリバンク」とは,データを記憶する“メモリ”である点で共通する。
本願発明1の「入力データ信号が入力されるデータ端子」については,本願明細書段落37の「周辺領域PERIには、例えば、図1に示したタイミングレジスタ102、アドレスレジスタ120、データ入力レジスタ132、データ出力レジスタ112、データ入出力端子DQなどが配される。図2では、アドレス信号が入力されるアドレス入力端子及びコメント信号が入力されるコマンド入力端子が配されるアドレス/コマンドパッドアレイADD/COM PAD Aｒｒaｙ、及びデータ信号が入出力されるデータ入出力端子が配される入出力パッドアレイI/O PAD Aｒｒaｙが周辺領域PERIに配される。」との記載に照らすと,周辺領域PERIに存在するデータ信号が入出力されるデータ入出力端子が,「入力データ信号が入力されるデータ端子」に対応するものであるものと解される。
一方,引用発明は「データ制御部750と連結され,nビット(nは,2以上の自然数)のデータD1,...,Dnを入出力し,前記半導体装置の外部から受信されるデータD1,...,Dnをデータ制御部750に伝送」する「第2パッドP2」を有するが,当該「第2パッドP2」に接続されるなんらかの端子が存在することは自明である。そして,当該端子は,引用発明の「メモリセルアレイ770」とは別の領域に配置されることは,物理配置上当然であり,また,引用発明の「前記半導体装置の外部から受信されるデータD1,...,Dn」は,本願発明1の「入力データ信号」に相当するので,引用発明と本願発明1とは,下記の点(相違点1)で相違するものの,“第1領域に位置するメモリ”と,“第2領域に位置し,入力データ信号が入力されるデータ端子”とを備える点で一致する。

(う)引用発明の「レジスタ1590に保存されている情報」である「選択情報SEL」は,「レジスタ1590に保存されているMRS(Mｏde Regiｓｔｏｒ Seｔ)命令」によって「定義され」ているが,「制御信号生成部1540」によって,当該「選択情報SEL」は「データ反転フラッグINV_FLAG」とともに「第1制御信号CON_1」の生成に関与し,さらに「マスキング信号MASK」とともに「第2制御信号CON_2」の生成にも関与するものであることから,本願発明1の「入力データ信号が反転されたか否かを示す反転制御信号」に相当するものといえる。
また,引用発明の「データ制御部750」に備えられる「データバス反転部1510」は,「入力バッファ1555で出力したデータを反転して駆動部1565に出力」するものであることから,本願発明1の「入力データ信号を反転または非反転して出力するように構成される反転回路」に相当する。
そして,引用発明の「第1制御信号CON_1」は,「制御信号生成部1540」によって,「レジスタ1590に保存されている前記MRS命令に応答して」生成され,「データバス反転部1510」によって,当該「第1制御信号CON_1」に応答して「入力バッファ1555で出力したデータを反転して駆動部1565に出力」されることから,本願発明1の「前記入力データ信号が反転されたか否かを示す反転制御信号」に相当する。したがって引用発明と本願発明1とは,“前記入力データ信号が反転されたか否かを示す反転制御信号に応答して,前記入力データ信号を反転または非反転して出力するように構成される反転回路”を備える点で一致する。

(え)引用発明の「データバス反転部1510」は,「データ制御部750」が備えるものであるが,当該「データ制御部750」はまた,「第2パッドP2」に「連結され」ており,「nビット(nは,2以上の自然数)のデータD1,...,Dnを入出力し,前記半導体装置の外部から受信されるデータD1,...,Dn」が当該「データ制御部750」に伝送されるものであり,「前記半導体装置がライト動作を行う場合,第1制御信号CON_1に応答して入力バッファ1555で出力したデータを反転して駆動部1565に出力」するとともに,「駆動部1565は,前記伝送されたデータをメモリセルアレイ770の対応するメモリセルにライトする」ことから,下記の点(相違点1)で相違するものの,引用発明と本願発明1とは,“前記メモリに少なくとも1つの前記反転回路が配され”ている点で一致する。(上記記載事項Cの図15も参照。)

(お)引用発明の「データマスキング部1520」は,「前記半導体装置がライト動作を行う場合,第2制御信号CON_2に応答して入力バッファ1555で出力したデータを駆動部1565に伝達せず,データマスキング部1520は,第2制御信号CON_2に応答してイネーブルまたはディセーブルされ」るものであることから,「第2制御信号CON_2」に応答して,“入力データ信号に対応するデータが記録されないように構成”されているといえ,本願発明1の「内部コマンド信号である第1の内部記録イネーブル信号と、マスキング制御信号を演算し、第2の内部記録イネーブル信号を生成し、前記入力データ信号に対応するデータが記録されないように構成されるデータマスキング回路」とは,下記の点(相違点2)で相違するものの,“前記入力データ信号に対応するデータが記録されないように構成されるデータマスキング回路”である点で一致する。

(か)引用発明の「レジスタ1590に保存されているMRS(Mｏde Regiｓｔｏｒ Seｔ)命令」によって「定義され」ている「レジスタ1590に保存されている情報」である「選択情報SEL」は,「制御信号生成部1540」が,「半導体装置がライト動作を行う場合」,「選択情報SEL及びデータ反転フラッグINV_FLAGに応答して,第1制御信号CON_1を生成し,選択情報SEL及びマスキング信号MASKに応答して,第2制御信号CON_2を生成」する際に用いられる信号であることから,本願発明1の「モードレジストセット信号」に相当する。
引用発明の「制御信号生成部1540」は,「半導体装置がライト動作を行う場合」,「選択情報SEL及びデータ反転フラッグINV_FLAGに応答して,第1制御信号CON_1を生成し,選択情報SEL及びマスキング信号MASKに応答して,第2制御信号CON_2を生成」するとともに,「レジスタ1590に保存されている前記MRS命令に応答して,第1制御信号CON_1及び第2制御信号CON_2のうち,1つの信号を生成」するものである。また,「第1パッドP1には,1つの制御信号であるINV_FLAG/MASKが入力され」ていて,当該「INV_FLAG/MASK」は,「データ反転フラッグINV_FLAG」及び「マスキング信号MASK」のいずれかの信号を意味するものと解されることから,当該「INV_FLAG/MASK」の信号は,本願発明1の「反転制御およびマスキング制御を示す外部から入力される一本の入力制御信号」に相当する。
また,引用発明の当該「制御信号生成部1540」は,上記のとおり「第1制御信号CON_1」及び「第2制御信号CON_2」を生成するものであるが,これらはそれぞれ本願発明1の「反転制御信号」及び「マスキング制御信号」に相当し,「反転制御信号および前記マスキング制御信号を生成するように構成され」ている,本願発明1の「制御信号生成回路」に相当するから,引用発明と本願発明1とは,“制御信号生成回路はモードレジストセット信号によって,反転制御およびマスキング制御を示す外部から入力される一本の入力制御信号に基づいて反転制御信号および前記マスキング制御信号を生成するように構成され”ている点で一致する。

(き)引用発明の「駆動部1565」は,「前記伝送されたデータをメモリセルアレイ770の対応するメモリセルにライトする」ものであることから,本願発明1の「前記第2の内部記録イネーブル信号とデータ信号とを演算して、前記メモリバンクにデータを記録」する「記録駆動回路」とは、下記の点(相違点4)で相違するものの,“記録駆動回路は,前記メモリにデータを記録する”点で一致する。

(く)以上,(あ)乃至(き)の検討から,引用発明と本願発明1とは,次の一致点及び相違点を有する。

〈一致点〉
第1領域に位置するメモリと,
第2領域に位置し,入力データ信号が入力されるデータ端子と,
前記入力データ信号が反転されたか否かを示す反転制御信号に応答して,前記入力データ信号を反転または非反転して出力するように構成される反転回路と,
前記入力データ信号に対応するデータが記録されないように構成されるデータマスキング回路を備え,
前記メモリに少なくとも1つの前記反転回路が配され,
制御信号生成回路はモードレジストセット信号によって,反転制御およびマスキング制御を示す外部から入力される一本の入力制御信号に基づいて反転制御信号および前記マスキング制御信号を生成するように構成され,
記録駆動回路は,前記メモリにデータを記録することを特徴とする半導体メモリ装置。

〈相違点1〉
本願発明1が,「複数のメモリバンク」を備えるものであるのに対し,引用発明は,複数のメモリバンクを備えることが特定されていない点。

〈相違点2〉
本願発明1の「データマスキング回路」が,「内部コマンド信号である第1の内部記録イネーブル信号と、マスキング制御信号を演算し、第2の内部記録イネーブル信号を生成」するものであるのに対し,引用発明の「データマスキング部1520」は,入力データ信号をマスクしているものの,そのように特定されていない点。

〈相違点3〉
本願発明1が,「制御信号生成回路がデータビット毎に配置され」たものであるのに対し,引用発明の「制御信号生成部1540」は,それがデータビット毎に複数設けられたものであるとの特定がされていない点。

〈相違点4〉
本願発明1の「記録駆動回路」が「前記第2の内部記録イネーブル信号とデータ信号とを演算して,メモリバンクにデータを記録する」ものであるのに対し,引用発明の「駆動部1565」は,単に「前記伝送されたデータをメモリセルアレイ770の対応するメモリセルにライトする」ものである点。

(2)相違点についての判断
事案に鑑み,先に相違点2について検討する。
まず,本願発明1の「内部コマンド信号である第1の内部記録イネーブル信号」について検討するに,本願明細書の段落71には,「データマスキング回路850は、内部コマンド信号(例えば、内部記録イネーブル信号LWE)を受信し、制御信号生成回路830から提供されるマスキング制御信号SDMに応答して、例えば、内部記録イネーブル信号LWE’を生成する。」と記載され,「内部コマンド信号である第1の内部記録イネーブル信号」とは,当該「内部記録イネーブル信号LWE」のことを意味するものと解される。更に当該「内部記録イネーブル信号LWE」については,本願明細書段落23に,「タイミングレジスタ102は、外部からクロック信号CLK、クロックイネーブル信号CKE、チップ選択信号CS/、ロウアドレスストロボ信号RAS/、カラムアドレスストロボ信号CAS/、記録イネーブル信号WE/及びデータ制御信号DCONなどのコマンド信号を受信する。タイミングレジスタ102は、受信した前記コマンド信号を処理して、前記回路ブロックを制御するための各種内部コマンド信号LRAS、LCBR、LWE、LCAS、LWCBR、LDCONを生成する。」と記載されていることから,当該「内部記録イネーブル信号LWE」は,外部から入力されるコマンド信号「記録イネーブル信号WE/」を,「タイミングレジスタ102」によって処理し,内部コマンド信号として生成されるものと解される。
そして,当該コマンド信号「記録イネーブル信号WE/」は,その内容からして,半導体メモリ装置に対する書き込みを指示する,「Wｒiｔe Enable」信号を意味するものと解される。
一方,引用発明は,半導体装置であって,「メモリセルアレイ770」を有する半導体メモリ装置であることから,当該メモリに何らかの情報を書き込む制御を行うために,本願発明1と同様な内部記録イネーブル信号(WE/)を用いることまでは当業者に明らかであったといえるものの,その信号を,引用発明の「データマスキング部1520」における,データマスク処理の際に用いることについては一切の開示がないため,相違点2に係る,「内部コマンド信号である第1の内部記録イネーブル信号と、マスキング制御信号を演算し、第2の内部記録イネーブル信号を生成」する動機付けを欠くものであることから,引用発明,さらに引用例1の上記記載事項A乃至C以外の記載に接した当業者といえども,上記相違点2に係る構成を想起することは容易であったとまではいうことはできない。
さらに,相違点2に係る構成は,その他引用例2乃至4の上記記載事項D乃至Nにおいても開示されていない。
したがって、上記その余の相違点について判断するまでもなく、本願発明1は、当業者であっても、引用発明及び引用例2乃至4に記載された技術的事項に基づいて容易に発明できたものとはいえない。

2 本願発明13及び16ついて
本願発明13及び16も,本願発明1の上記相違点2に係る構成を備えるものであるから,本願発明1と同じ理由により,当業者であっても,引用発明及び引用例2乃至4に記載された技術的事項に基づいて容易に発明できたものとはいえない。

3 本願発明2乃至12,本願発明14乃至15及び本願発明17乃至21について
本願発明2乃至12,本願発明14乃至15及び本願発明17乃至21はそれぞれ,本願発明1,本願発明13及び本願発明16を直接乃至間接的に引用するものであるから,本願発明1と同じ理由により,当業者であっても,引用発明及び引用例2乃至4に記載された技術的事項に基づいて容易に発明できたものとはいえない。


第7 原査定について

＜特許法29条2項について＞
審判請求時の補正により,本願発明1乃至21は「内部コマンド信号である第1の内部記録イネーブル信号と、マスキング制御信号を演算し、第2の内部記録イネーブル信号を生成し、前記入力データ信号に対応するデータが記録されないように構成されるデータマスキング回路を備え」るという事項を有するものとなっており,当業者であっても,拒絶査定において引用された引用文献1乃至4に基づいて,容易に発明できたものとはいえない。したがって,原査定の理由を維持することはできない。


第8 むすび

以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2018-11-30 
出願番号 特願2016-180394(P2016-180394)
審決分類 P 1 8・ 121- WY (G11C)
最終処分 成立  
前審関与審査官 後藤 彰  
特許庁審判長 辻本 泰隆
特許庁審判官 須田 勝巳
山崎 慎一
発明の名称 半導体メモリ装置  
代理人 崔 允辰  
代理人 実広 信哉  
代理人 阿部 達彦  
代理人 木内 敬二  

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