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審決分類 審判 査定不服 5項独立特許用件 取り消して特許、登録 H01L
審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 1項3号刊行物記載 取り消して特許、登録 H01L
審判 査定不服 特174条1項 取り消して特許、登録 H01L
管理番号 1346528
審判番号 不服2018-1315  
総通号数 229 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-01-25 
種別 拒絶査定不服の審決 
審判請求日 2018-01-31 
確定日 2018-12-10 
事件の表示 特願2013-164297「最外フィンの外側表面上のエピタキシャル成長バリアを含むマルチフィンFINFET装置及び関連方法」拒絶査定不服審判事件〔平成26年 3月 6日出願公開、特開2014- 42021、請求項の数(35)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成25年(2013年)8月7日の出願(パリ条約による優先権主張 2012年8月21日 米国,以下,「本願優先日」という。)であって,その手続の経緯は以下のとおりである。
平成29年 3月 7日 拒絶理由通知
平成29年 5月24日 意見書・手続補正
平成29年10月16日 拒絶査定(以下,「原査定」という。)
平成30年 1月31日 審判請求・手続補正

第2 原査定の概要
原査定の理由の概要は以下のとおりである。
理由1(新規性)この出願の下記の請求項に係る発明は,本願優先日前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから,特許法第29条第1項第3号に該当し,特許を受けることができない。
理由2(進歩性)この出願の下記の請求項に係る発明は,本願優先日前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,本願優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
記 (引用文献等については引用文献等一覧参照)
●理由1(特許法第29条第1項第3号)について
・請求項1?3,8,13,14,17,18
・引用文献等1
●理由2(特許法第29条第2項)について
・請求項4?7,9?12,15,19?22
・引用文献等1
＜引用文献等一覧＞
1.特開2008-277416号公報

第3 審判請求時の補正について
審判請求時の補正は,特許法第17条の2第3項から第6項までの要件に違反しているものとはいえない。
審判請求時の補正によって,請求項1,8,13,23及び33に,それぞれ「前記第1及び第2端部上には前記エピタキシャル成長バリアを有していない」又はこれと同旨の技術的事項(以下,まとめて「本技術的事項」という。)が追加された。
出願当初の明細書段落0018の記載及び図4より,2方向からのイオン注入をゲート37n,37ｐの長手方向と平行に行うことが読める(そうでないと,ゲート37n,37ｐの陰になった,最外フィンの外側表面上にエピタキシャル成長バリアが形成されない。)から,ゲート37n,37ｐの長手方向と平行な各半導体フィンの第1及び第2端部にイオン注入されることが無いことが理解でき,本技術的事項は,当業者が出願当初の明細書及び図面の記載を総合することにより導くことができるものである。
よって,本技術的事項を追加する補正は,新規事項を追加するものではない。
また,下記第4から第6に示すとおり,補正後の請求項1ないし35に記載された発明は独立特許要件を満たすものである。

第4 本願発明
本願の請求項1ないし35に係る発明(以下,それぞれ「本願発明1」ないし「本願発明35」という。)は,審判請求時の補正により補正された特許請求の範囲の請求項1ないし35に記載された事項により特定される発明であり,以下のとおりである。
「【請求項1】
マルチフィンFINFET装置において,
基板,
前記基板から上方へ延在しており且つ該基板に沿って離隔されている複数個の半導体フィンであって,各半導体フィンが両側の第1及び第2端部とそれらの間の中間部分とを具備しており,前記複数個の半導体フィンの最外フィンがその外側表面及び上部表面上並びに該上部表面に隣接するその内側表面の一部の上にエピタキシャル成長バリアを有しているが前記第1及び第2端部上には前記エピタキシャル成長バリアを有していない,複数個の半導体フィン,
前記半導体フィンの該中間部分の上側にある少なくとも1個のゲート,
その第1端部に隣接し前記半導体フィン間の複数個の隆起型エピタキシャル半導体ソース領域,
その第2端部に隣接し前記半導体フィン間の複数個の隆起型エピタキシャル半導体ドレイン領域,
を有しているマルチフィンFINFET装置。
【請求項2】
請求項1において,前記エピタキシャル成長バリアが,半導体と炭素及びフッ素の内の少なくとも一つとを有する組成物を有しているマルチフィンFINFET装置。
【請求項3】
請求項1において,前記複数個の半導体フィンがシリコンを有しているマルチフィンFINFET装置。
【請求項4】
請求項1において,前記複数個の半導体フィンが,相補的金属酸化物半導体(CMOS)FINFETを画定するために,第1組のPチャンネルフィンと,該第1組のPチャンネルフィンから離隔されている第2組のNチャンネルフィンと,を有しているマルチフィンFINFET装置。
【請求項5】
請求項4において,前記少なくとも1個のゲートが,前記第1組のPチャンネルフィン及び前記第2組のNチャンネルフィンの各々に対して夫々のゲートを有しているマルチフィンFINFET装置。
【請求項6】
請求項1において,更に,前記ゲートへ結合されており且つ前記基板から上方へ延在しており且つ前記半導体フィンから離隔されているゲートコンタクト領域を有しているマルチフィンFINFET装置。
【請求項7】
請求項1において,更に,
前記複数個の半導体フィンの第1端部に結合されているソースコンタクト領域,
前記複数個の半導体フィンの第2端部に結合されているドレインコンタクト領域,
を有しているマルチフィンFINFET装置。
【請求項8】
マルチフィンFINFET装置において,
基板,
前記基板から上方へ延在しており且つ前記基板に沿って離隔されている複数個のシリコンフィンであって,各シリコンフィンが両側の第1及び第2端部とそれらの間の中間部分とを有しており,前記複数個のシリコンフィンの最外フィンはその外側表面及び上部表面上並びに該上部表面に隣接するその内側表面の一部の上にエピタキシャル成長バリアを有しているが前記第1及び第2端部上には前記エピタキシャル成長バリアを有しておらず,
且つ前記エピタキシャル成長バリアはシリコンと炭素及びフッ素の内の少なくとも一つとを有する組成物を有している,複数個のシリコンフィン,
前記シリコンフィンの中間部分の上側の少なくとも1個のゲート,
その第1端部に隣接した前記シリコンフィン間の複数個の隆起型エピタキシャル半導体ソース領域,
その第2端部に隣接した前記シリコンフィン間の複数個の隆起型エピタキシャル半導体ドレイン領域,
を有するマルチフィンFINFET装置。
【請求項9】
請求項8において,前記複数個のシリコンフィンが,相補的金属酸化物半導体(CMOS)FINFETを画定するために,第1組のPチャンネルフィンと,前記第1組のPチャンネルフィンから離隔されている第2組のNチャンネルフィンと,を有しているマルチフィンFINFET装置。
【請求項10】
請求項9において,前記少なくとも1個のゲートが,前記第1組のPチャンネルフィン及び前記第2組のNチャンネルフィンの各々に対する夫々のゲートを有しているマルチフィンFINFET装置。
【請求項11】
請求項8において,更に,前記ゲートに結合されており且つ前記基板から上方へ延在しており且つ前記シリコンフィンから離隔されているゲートコンタクト領域を有しているマルチフィンFINFET装置。
【請求項12】
請求項8において,更に,
前記複数個のシリコンフィンの第1端部に結合されているソースコンタクト領域,
前記複数個のシリコンフィンの第2端部に結合されているドレインコンタクト領域,
を有しているマルチフィンFINFET装置。
【請求項13】
マルチフィンFINFET装置を製造する方法において,
基板から上方へ延在しており且つ前記基板に沿って離隔されている複数個の半導体フィンであって,各半導体フィンが両側の第1及び第2端部とそれらの間の中間部分とを有している,前記複数個の半導体フィンを形成し,
前記半導体フィンの前記中間部分の上側の少なくとも1個のゲートを形成し,
前記複数個の半導体フィンの最外フィンの外側表面及び上部表面上並びに該上部表面に隣接するその内側表面の一部の上にエピタキシャル成長バリアを形成するが前記第1及び第2端部上には前記エピタキシャル成長バリアを形成せず,
その第1端部に隣接して前記半導体フィン間に複数個の隆起型エピタキシャル半導体ソース領域を形成し,
その第2端部に隣接して前記半導体フィン間に複数個の隆起型エピタキシャル半導体ドレイン領域を形成する,
ことを包含している方法。
【請求項14】
請求項13において,前記エピタキシャル成長バリアを形成する場合に,前記基板に対する垂線からオフセットした角度でイオン注入を行う方法。
【請求項15】
請求項14において,前記角度が30乃至60度の範囲内である方法。
【請求項16】
請求項14において,前記イオン注入を行う場合に,炭素?フッ素ガスを使用して反応性イオンエッチング(RIE)を行う方法。
【請求項17】
請求項13において,前記エピタキシャル成長バリアを形成する場合に,半導体と炭素及びフッ素の内の少なくとも一つとを有するエピタキシャル成長バリアを形成する方法。
【請求項18】
請求項13において,前記複数個の半導体フィンを形成する場合に,複数個のシリコンフィンを形成する方法。
【請求項19】
請求項13において,前記複数個の半導体フィンを形成する場合に,相補的金属酸化物半導体(CMOS)FINFETを画定するために,第1組のPチャンネルフィンと,前記第1組のPチャンネルフィンから離隔されている第2組のNチャンネルフィンと,を形成する方法。
【請求項20】
請求項19において,前記少なくとも1個のゲートを形成する場合に,前記第1組のPチャンネルフィンと前記第2組のNチャンネルフィンの各々に対する夫々のゲートを形成する方法。
【請求項21】
請求項13において,更に,前記基板から上方へ延在しており且つ前記半導体フィンから離隔されており且つ前記ゲートへ結合されているゲートコンタクト領域を形成することを包含している方法。
【請求項22】
請求項13において,更に,
前記複数個の半導体フィンの第1端部に結合されているソースコンタクト領域を形成し,
前記複数個の半導体フィンの第2端部に結合されているドレインコンタクト領域を形成する,
ことを包含している方法。
【請求項23】
マルチフィンFINFET装置を製造する方法において,
基板から上方へ延在しており且つ前記基板に沿って離隔されている複数個の半導体フィンであって,各半導体フィンが両側の第1及び第2端部とそれらの間の中間部分とを有しており,前記複数個の半導体フィンの最外フィンがその外側表面及び上部表面上並びに該上部表面に隣接するその内側表面の一部の上にエピタキシャル成長バリアを有しているが前記第1及び第2端部上には前記エピタキシャル成長バリアを有していない前記複数個の半導体フィンを形成し,
前記半導体フィンと関連する少なくとも1個のゲートを形成し,
該半導体フィン間と関連する複数個の隆起型エピタキシャル半導体ソース領域及び複数個の隆起型エピタキシャル半導体ドレイン領域を形成する,
ことを包含している方法。
【請求項24】
請求項23において,前記エピタキシャル成長バリアを形成する場合に,前記基板に対する垂線からオフセットした角度でイオン注入を行う方法。
【請求項25】
請求項24において,前記角度が30乃至60度の範囲内である方法。
【請求項26】
請求項24において,前記イオン注入を行う場合に,炭素?フッ素ガスを使用して反応性イオンエッチング(RIE)を行う方法。
【請求項27】
請求項23において,前記エピタキシャル成長バリアを形成する場合に,半導体と炭素及びフッ素の内の少なくとも一つとを有するエピタキシャル成長バリアを形成する方法。
【請求項28】
請求項23において,前記複数個の半導体フィンを形成する場合に,複数個のシリコンフィンを形成する方法。
【請求項29】
請求項23において,前記複数個の半導体フィンを形成する場合に,相補的金属酸化物半導体(CMOS)FINFETを画定するために,第1組のPチャンネルフィンと,前記第1組のPチャンネルフィンから離隔されている第2組のNチャンネルフィンと,を形成する方法。
【請求項30】
請求項29において,前記少なくとも1個のゲートを形成する場合に,前記第1組のPチャンネルフィンと前記第2組のNチャンネルフィンの各々に対する夫々のゲートを形成する方法。
【請求項31】
請求項23において,更に,前記基板から上方へ延在しており且つ前記半導体フィンから離隔されており且つ前記ゲートへ結合されているゲートコンタクト領域を形成することを包含している方法。
【請求項32】
請求項23において,更に,
前記複数個の半導体フィンの第1端部に結合されているソースコンタクト領域を形成し,
前記複数個の半導体フィンの第2端部に結合されているドレインコンタクト領域を形成する,
ことを包含している方法。
【請求項33】
マルチフィンFINFET装置を製造する方法において,
基板から上方へ延在しており且つ前記基板に沿って離隔されている複数個の半導体フィンであって,各半導体フィンが両側の第1及び第2端部とそれらの間の中間部分とを有している,前記複数個の半導体フィンを形成し,
前記半導体フィンの前記中間部分の上側の少なくとも1個のゲートを形成し,
少なくとも前記基板に対する垂線から30乃至60度のオフセット範囲内における二重角度で且つ前記第1及び第2端部に入射することが無い様にイオン注入を行うことによって前記第1及び第2端部上には形成すること無しに少なくとも前記複数個の半導体フィンの最外フィンの外側表面上にエピタキシャル成長バリアを形成し,
その第1端部に隣接して前記半導体フィン間に複数個の隆起型エピタキシャル半導体ソース領域を形成し,
その第2端部に隣接して前記半導体フィン間に複数個の隆起型エピタキシャル半導体ドレイン領域を形成する,
ことを包含している方法。
【請求項34】
請求項33において,前記複数個の半導体フィンを形成する場合に,相補的金属酸化物半導体(CMOS)FINFETを画定するために,第1組のPチャンネルフィンと,前記第1組のPチャンネルフィンから離隔されている第2組のNチャンネルフィンと,を形成する方法。
【請求項35】
請求項34において,前記少なくとも1個のゲートを形成する場合に,前記第1組のPチャンネルフィンと前記第2組のNチャンネルフィンの各々に対する夫々のゲートを形成する方法。」

第5 引用文献及び引用発明
1 引用文献1について
(1)引用文献1の記載
原査定の拒絶の理由に引用された引用文献1には,図面とともに次の事項が記載されている。(下線は当審で付加した。以下同じ。)
ア 「【技術分野】
【0001】
本発明は,フィン構造を有する半導体装置に関する。
【背景技術】
【0002】
ゲート電極による電流の制御性を高めるために,チャネル領域をゲート電極で挟んだ構造を有するダブルゲート型トランジスタの1つに,フィン構造を有するトランジスタであるFinFET(Fin Field Effect Transistor)がある。FinFETにおいては,完全空乏型のチャネル構造を形成する必要があるため,フィンの幅を薄くすることが重要である。
【0003】
しかし,従来の構造のFinFETはフィンの幅が薄いために,フィン表面にシリサイド層を形成する際にフィン全体がシリサイド化されてしまい,寄生抵抗が増加してしまうという問題がある。薄いフィンの表面近傍のみをシリサイド化することは困難であり,また,仮にそれが成功したとしても,薄いシリサイド層ではトランジスタの製造工程における熱処理の際に凝集が生じるおそれがある。
【0004】
そこで,シリコンからなるフィンの表面にシリコン等の結晶をエピタキシャル成長させ,そのエピタキシャル結晶の表面にシリサイド層を形成することにより,フィン全体がシリサイド化されることを防ぐ技術がある(例えば,特許文献1参照)。
【0005】
一方,ゲート幅を稼いで十分な電流を得るために,平行に配置した複数のフィンを用いるFinFETが知られている。(例えば,特許文献2参照)。
【0006】
しかし,複数のフィンを用いるFinFETは,フィンの数が多い分だけ基板上に必要とする領域が大きく,フィン全体のシリサイド化を防ぐためにフィンの表面にエピタキシャル結晶を形成した場合は,その大きさが肥大化し,隣接する他の素子と接触してショート等を起こすおそれがある。
【特許文献1】特開2005-86024号公報
【特許文献2】特開2002-9289号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
本発明の目的は,複数のフィンと,これらフィン側面の半導体層を有しつつ,隣接する他の素子への接触を防止しうる半導体装置を提供することにある。」
イ 「【0010】
〔第1の実施の形態〕
(半導体装置の構成)
図1は,本発明の第1の実施の形態に係る半導体装置の斜視図である。また,図2Aは,図1における断面II-IIを矢印の方向に見た断面図である。また,図2Bは,図2Aにおけるソース・ドレイン領域5およびそのエクステンション領域5aの図示を省略した断面図である。また,図3Aは,図1における断面III-IIIを矢印の方向に見た断面図である。また,図3Bは,図3Aにおけるソース・ドレイン領域5の図示を省略した断面図である。
【0011】
半導体装置1は,半導体基板2と,半導体基板上に所定の間隔を置いて互いに略平行に配置されたフィン3a,3b,3cと,複数のフィン3a,3b,3cの各々の両側面をゲート絶縁膜7を介して挟むように形成されたゲート電極4と,フィン3a,3b,3cの上面およびフィン3aとフィン3bの間,およびフィン3bとフィン3cの間に形成されたエピタキシャル層9と,フィン3a,3b,3cおよびエピタキシャル層9の露出した表面に形成されたシリサイド層10と,ゲート電極4の上面に形成されたゲートシリサイド層12と,を有して概略構成される。ここで,略平行な配置とは,平行および平行に準じた配置を指し,厳密に平行である必要がない旨を示す。なお,図1においては,シリサイド層10の形状を簡略化して示す。
(中略)
【0020】
フィン3a,3b,3cの厚さ方向に平行な側面,および3枚のフィンのうちの両端に位置するフィンであるフィン3a,3cのそれぞれフィン3bと反対側の側面には,結晶のエピタキシャル成長を抑制する成長抑制領域8が形成されている。成長抑制領域8は,例えば,イオン注入法を用いてフィン3a,3b,3cにCやGe等の,フィン3a,3b,3cを構成するSi系結晶の格子に歪みを生じさせることのできる元素を注入することにより形成される。なお,フィン3a,3cのそれぞれフィン3b側の側面,およびフィン3bのフィン3a,3c側の側面においても,フィン3a,3b,3cの端部から僅かな領域にかけて成長抑制領域8が形成されている。
【0021】
本実施の形態においては,成長抑制領域8上にはエピタキシャル層9が形成されない。そのため,エピタキシャル層9のフィン3a,3cのフィン3bと反対側の側面上に位置する領域における厚さは0である。一方,フィン3a,3cのそれぞれフィン3b側の側面上,およびフィン3bのフィン3a,3c側の側面上(成長抑制領域8が形成された僅かな領域を除く)における厚さは,エピタキシャル層9がフィン3a,3b,3cの間をほぼ完全に埋めているため,フィン3a,3b,3cの配置間隔の約半分に相当する。
(中略)
【0023】
ソース・ドレイン領域5,およびそのエクステンション領域5aは,例えば,イオン注入法を用いてフィン3a,3b,3c,およびエピタキシャル層9内に導電型不純物を注入することにより形成される。導電型不純物には,ｐ型トランジスタの場合はB,BF_(2)等のｐ型不純物イオン,n型トランジスタの場合はAｓ,P等のn型不純物イオンが用いられる。」
ウ 「【0025】
(半導体装置の製造方法)
図4?12は,本発明の第1の実施の形態に係る半導体装置の製造方法を示す図である。
【0026】
まず,図4に示すように,半導体基板2上に,フィン3a,3b,3cおよび第1のキャップ層20を形成する。
【0027】
フィン3a,3b,3cおよび第1のキャップ層20は,半導体基板2上に,CVD(Chemical Vapor Deposition)法等を用いて単結晶Si膜等のフィン3a,3b,3cの前駆体膜,およびSiN,SiO_(2)等の第1のキャップ層20の前駆体膜の積層構造を形成した後,これらを例えばフォトリソグラフィ技術とRIE(Reactive Ion Etching)法を用いてパターニングすることにより形成される。
【0028】
次に,図5に示すように,ゲート電極4,第2のキャップ層22,およびゲート絶縁膜7を形成する。
【0029】
ゲート電極4,第2のキャップ層22,およびゲート絶縁膜7は,以下のような工程で形成する。まず,フィン3a,3b,3cの表面に酸化処理を施して酸化膜を形成する。次に,半導体基板2上に,CVD法等を用いて多結晶Si膜等のゲート電極4の前駆体膜を堆積した後,CMP(Chemical Mechanical Polishing)等により平坦化する。次に,平坦化したゲート電極4の前駆体膜上にSiN,SiO_(2)等の第2のキャップ層22の前駆体膜を堆積させる。次に,ゲート電極4の前駆体膜,第2のキャップ層22の前駆体膜,およびフィン3a,3b,3c表面の酸化膜を,例えばフォトリソグラフィ技術とRIE法を用いてパターニングすることにより,それぞれゲート電極4,第2のキャップ層22,およびゲート絶縁膜7に加工する。なお,ゲート電極4の前駆体膜を平坦化する工程は省略してもよい。
【0030】
次に,図6に示すように,イオン注入法を用いて導電型不純物をフィン3a,3b,3cの両側面に鉛直方向から所定の角度をもって注入することにより,ソース・ドレイン領域5のエクステンション領域5aを形成する。なお,図6は,図2A,2Bに示した断面に対応する断面を表す。
【0031】
ここで,所定の角度は,フィンへの導電型不純物の注入が隣接するフィンに遮蔽されずに,エクステンション領域5aを形成する領域に達することができる角度とする。その後,アニールを施すことにより,エクステンション領域5a中の導電型不純物を活性化させる。
【0032】
次に,CVD法等を用いて半導体基板2上にゲート側壁6の前駆体膜である絶縁膜23を堆積させ,ゲート側壁6に加工するためにエッチングを施す。
【0033】
図7は,絶縁膜23をエッチングする工程の途中の状態を表した図である。フィン3a,3b,3cおよび第1のキャップ膜20の側面と,ゲート電極4および第2のキャップ
膜22の側面に絶縁膜23が残っているが,ゲート電極4および第2のキャップ膜22の高さがフィン3a,3b,3cおよび第1のキャップ膜20の高さよりも大きいため,側面に残った絶縁膜23の高さおよび厚さが大きい。
【0034】
図8は,絶縁膜23のエッチングをさらに進めた状態を表す図である。絶縁膜23は,ゲート電極4の側面に位置するゲート側壁6に加工され,フィン3a,3b,3cの側面には残らない。このとき,第1のキャップ膜20および第2のキャップ膜22は除去されずに残っていることが好ましい。そのため,第1のキャップ膜20および第2のキャップ膜22は十分な厚さを有するか,またはゲート側壁6とは異なる材料から形成されることが好ましい。
【0035】
次に,図9A,9B,9Cに示すように,イオン注入法を用いて例えば方向A?Dの4方向からC等の不純物をフィン3a,3b,3cの表面に注入することにより,成長抑制領域8を形成する。なお,図9Aは,図2A,2Bに示した断面に対応する断面を表す。また,図9Bは,図9A中の円γに囲まれた領域を拡大した図である。また,図9Cは,図3A,3Bに示した断面に対応する断面を表す。
【0036】
不純物を注入する角度は,図9A,9Bに示すように,ｚ軸に平行な方向から見ると,ｙ軸に平行な方向からαだけ傾斜した角度である。また,図9Cに示すように,ｙ軸に平行な方向から見ると,ｘ軸に平行な方向からβだけ傾斜した角度である。なお,不純物の注入濃度は,1.0×10^(17)iｏnｓ/cm^(3)?1.0×10^(21)iｏnｓ/cm^(3)であることが好ましい。
【0037】
上記のような角度で不純物をフィン3a,3b,3cの表面に注入することにより,フィン3a,3b,3cの厚さ方向に平行な側面,およびフィン3a,3cのそれぞれフィン3bと反対側の側面に成長抑制領域8が形成される。
【0038】
また,フィン3aのフィン3b側の側面,フィン3bのフィン3a側およびフィン3c側の側面,フィン3cのフィン3b側の側面にも,僅かな領域のみ成長抑制領域8が形成される。ｚ軸に平行な方向から見ると,図9Bに示すように,フィン3a,3b,3cの配置間隔をLとした場合,この成長抑制領域8が形成される僅かな領域は,フィン3a,3b,3cの端部からL/ｔanαの距離までの領域である。この領域は小さい方がよいので,可能な範囲で不純物の注入角度αを大きくすることが好ましい。
【0039】
また,ｙ軸に平行な方向から見ると,図9Cに示すように,フィン3aのフィン3b側の側面,フィン3bのフィン3a側およびフィン3c側の側面,フィン3cのフィン3b側の側面に成長抑制領域8が形成されないような角度βで不純物を注入することが好ましい。具体的には,フィン3a,3b,3c上のキャップ層20の間隔をLc,第1のキャップ層20の高さをHとした場合,ｔanβ≦H/Lcを満たす角度βで不純物を注入すればよい。
【0040】
なお,C等の不純物をフィン3a,3b,3cの表面に注入する際に,既にフィン3a,3b,3c上の第1のキャップ層20が除去されている場合,フィン3aのフィン3b側の側面,フィン3bのフィン3a側およびフィン3c側の側面,フィン3cのフィン3b側の側面にも,上端から僅かな領域のみ成長抑制領域8が形成される。フィン3a,3b,3cの配置間隔をLとした場合,この成長抑制領域8が形成される僅かな領域は,フィン3a,3b,3cの上端からL・ｔanβの距離までの領域である。この領域は小さい方がよいので,可能な範囲で不純物の注入角度βを小さくすることが好ましい。
【0041】
ここで,成長抑制領域8においては,注入されたC等の不純物により結晶格子に歪みが生じているため,エピタキシャル結晶成長の下地となりにくい。
【0042】
次に,図10に示すように,希フッ酸等を用いたウェットエッチングによりフィン3a,3b,3c上の第1のキャップ層20の露出部分,および第2のキャップ層22を除去する。なお,第2のキャップ層22は除去されなくてもよい。また,第1のキャップ層20についても除去しなくてもよいが,その場合,後の工程においてフィン3a,3b,3cの上面にエピタキシャル層9が形成されない。
【0043】
次に,図11A,11B,11Cに示すように,フィン3a,3b,3cの露出した表面を下地として結晶をエピタキシャル成長させ,エピタキシャル層9を形成する。なお,図11Bは,図2A,2Bに示した断面に対応する断面を表す。また,図11Cは,図3A,3Bに示した断面に対応する断面を表す。なお,図11Aにおいては,エピタキシャル層9の形状を簡略化して示す。
【0044】
このとき,フィン3a,3b,3c表面の成長抑制領域8が形成された領域においては,成長抑制領域8が形成されていない領域と比較して結晶の格子定数が異なっており,結晶の成長速度が遅い。選択エピタキシャル成長プロセスでは,エピタキシャル成長した膜のエッチングも同時に行われており,成長抑制領域8では成長速度に比べてエッチング速度が速くなる条件に制御することにより,フィン3a,3b,3c表面の成長抑制領域8が形成されていない領域にのみエピタキシャル層9を形成することができる。なお,ゲート電極4の上面にもエピタキシャル層9が形成されてもよい。
(中略)
【0047】
ゲート電極4の上面に第2のキャップ膜22が残っている場合は,キャップ膜22をウェットエッチングにより除去する。次に,図12に示すように,イオン注入法を用いて導電型不純物をエピタキシャル層9およびフィン3a,3b,3cに注入することにより,ソース・ドレイン領域5を形成する。なお,図12は,図2A,2Bに示した断面に対応する断面を表す。その後,アニールを施すことにより,ソース・ドレイン領域5中の導電型不純物を活性化させる。
【0048】
その後,フィン3a,3b,3c,およびエピタキシャル層9の露出した表面にシリサイド層10,ゲート電極4の上面にゲートシリサイド層12を形成することにより,図1,2A,2B,3A,3Bに示した半導体装置1を得る。」
エ 図5には,3枚のフィン3a,3b,3cの中間部分にゲート電極4及びゲート絶縁膜7が形成されること,が記載されている
(2)引用装置発明
前記(1)より,引用文献1には次の発明(以下,「引用装置発明」という。)が記載されていると認められる。
「半導体装置であって,
半導体基板と,半導体基板上に所定の間隔を置いて互いに略平行に配置された3枚のフィンと,3枚のフィンの各々の両側面をゲート絶縁膜を介して挟むように形成されたゲート電極と,フィンとフィンの間に形成されたエピタキシャル層と,を有し,
不純物をフィンの表面に注入することにより,3枚のフィンの厚さ方向に平行な側面,および3枚のフィンのうちの両端に位置するフィンのそれぞれ中央のフィンと反対側の側面には,成長抑制領域が形成されており,両端に位置するフィンのそれぞれ中央のフィン側の側面においても,フィンの端部から僅かな領域にかけて成長抑制領域が形成され,不純物をフィンの表面に注入する際に既にフィン上のキャップ層が除去されており,
ソース・ドレイン領域はフィン及びエピタキシャル層内に導電型不純物を注入することにより形成されること。」
(3)引用方法発明
前記(1)より,引用文献1には次の発明(以下,「引用方法発明」という。)が記載されていると認められる。
「半導体装置の製造方法であって,
半導体基板上に,所定の間隔を置いて互いに略平行に配置された3枚のフィンを形成し,
3枚のフィンの各々の両側面をゲート絶縁膜を介して挟むようにゲート電極およびゲート絶縁膜を形成し,
不純物をフィンの表面に注入することにより,3枚のフィンの厚さ方向に平行な側面,および3枚のフィンのうちの両端に位置するフィンのそれぞれ中央のフィンと反対側の側面に成長抑制領域が形成され,両端に位置するフィンのそれぞれ中央のフィン側の側面にも,僅かな領域のみ成長抑制領域が形成され,不純物をフィンの表面に注入する際に,既にフィン上のキャップ層が除去されており,
フィンの表面の成長抑制領域が形成されていない領域のみエピタキシャル層を形成し,
導電型不純物をエピタキシャル層及びフィンに注入することにより,ソース・ドレイン領域を形成すること。」

第6 対比及び判断
1 本願発明1について
(1)本願発明1と引用装置発明との対比
ア 引用装置発明の「半導体装置」は,「複数のフィンを用いるFinFET」を前提とする(前記第5の1(1)ア【0006】)から,本願発明1の「マルチフィンFINFET装置」に相当する。
イ 引用装置発明の「半導体基板」は,本願発明1の「基板」に相当し,引用装置発明の「半導体基板上に所定の間隔を置いて互いに略平行に配置された3枚のフィン」は,本願発明1の「前記基板から上方へ延在しており且つ該基板に沿って離隔されている複数個の半導体フィン」に相当する。
ウ さらに,引用装置発明の「フィン」は「厚さ方向に平行な側面」を有し,また2つの「厚さ方向に平行な側面」の間に中間部分が存在することは自明であるから,このことは本願発明1の「各半導体フィンが両側の第1及び第2端部とそれらの間の中間部分とを具備しており」に相当する。
エ 引用装置発明の「成長抑制領域」は本願発明1の「エピタキシャル成長バリア」に相当し,引用装置発明では「不純物をフィンの表面に注入することにより」「3枚のフィンのうちの両端に位置するフィンのそれぞれ中央のフィンと反対側の側面には,成長抑制領域が形成されており,両端に位置するフィンのそれぞれ中央のフィン側の側面においても,フィンの端部から僅かな領域にかけて成長抑制領域が形成され,不純物をフィンの表面に注入する際に既にフィン上のキャップ層が除去されており」,ここで,フィン上のキャップ層を除去して不純物をフィンの表面に注入すれば,フィンの上部表面上に成長抑制領域が形成されることになるから,結局,「前記複数個の半導体フィンの最外フィンがその外側表面及び上部表面上並びに該上部表面に隣接するその内側表面の一部の上にエピタキシャル成長バリアを有している」ことになる。
オ 引用装置発明における「3枚のフィンの各々の両側面をゲート絶縁膜を介して挟むように形成されたゲート電極」は,3枚のフィンの中間部分に形成される(前記第5の1(1)エ)から,本願発明1の「前記半導体フィンの該中間部分の上側にある少なくとも1個のゲート」と,「前記半導体フィンの該中間部分にある少なくとも1個のゲート」という点で共通する。
カ 引用装置発明の「フィンとフィンの間に形成されたエピタキシャル層」は,「エピタキシャル層内に導電型不純物を注入することにより形成され」る「ソース・ドレイン領域」となるものであるから,本願発明1の「その第1端部に隣接し前記半導体フィン間の複数個の隆起型エピタキシャル半導体ソース領域」及び「その第2端部に隣接し前記半導体フィン間の複数個の隆起型エピタキシャル半導体ドレイン領域」に相当する。
キ すると,本願発明1と引用装置発明とは,下記クの点で一致し,下記ケの点で相違する。
ク 一致点
「マルチフィンFINFET装置において,
基板,
前記基板から上方へ延在しており且つ該基板に沿って離隔されている複数個の半導体フィンであって,各半導体フィンが両側の第1及び第2端部とそれらの間の中間部分とを具備しており,前記複数個の半導体フィンの最外フィンがその外側表面及び上部表面上並びに該上部表面に隣接するその内側表面の一部の上にエピタキシャル成長バリアを有している,複数個の半導体フィン,
前記半導体フィンの該中間部分にある少なくとも1個のゲート,
その第1端部に隣接し前記半導体フィン間の複数個の隆起型エピタキシャル半導体ソース領域,
その第2端部に隣接し前記半導体フィン間の複数個の隆起型エピタキシャル半導体ドレイン領域,
を有しているマルチフィンFINFET装置。」
ケ 相違点
(ア)相違点1
本願発明1では「前記第1及び第2端部上には前記エピタキシャル成長バリアを有して」いないのに対し,引用装置発明では「3枚のフィンの厚さ方向に平行な側面」に「成長抑制領域が形成されて」いる点。
(イ)相違点2
本願発明1では「ゲート」が「前記半導体フィンの該中間部分の上側にある」のに対し,引用装置発明では「ゲート電極」は「3枚のフィンの各々の両側面をゲート絶縁膜を介して挟むように形成されて」いる点。
(2)相違点についての判断
相違点1について検討する。
引用装置発明の目的は,「複数のフィンと,これらフィン側面の半導体層を有しつつ,隣接する他の素子への接触を防止」(前記第5の1(1)ア【0007】)するものである。
引用装置発明において,「3枚のフィンの厚さ方向に平行な側面」に「成長抑制領域が形成されて」いるところ,これを形成しないものとして相違点1を解消しようとすると,3枚のフィンの厚さ方向に平行な側面に「エピタキシャル層」が成長し,隣接する他の素子への接触の危険が生じるから,引用装置発明の目的に反することになり,相違点1の解消には阻害要因があるというべきである。
(3)まとめ
したがって,他の相違点について検討するまでもなく,本願発明1は,引用文献1に記載された発明に基づいて,当業者が容易に発明をすることができたものではない。
2 本願発明2ないし7について
本願発明2ないし7は,本願発明1を引用するものであり,本願発明1の発明特定事項を全て備えるから,前記1と同様の理由により,引用文献1に記載された発明に基づいて,当業者が容易に発明をすることができたものではない。
3 本願発明8について
(1)本願発明8と引用装置発明との対比
ア 引用装置発明は「シリコンからなるフィン」を前提とする(前記第5の1(1)ア【0004】)ものであり,また,「成長抑制領域においては,注入されたC等の不純物により結晶格子に歪みが生じている」(前記第5の1(1)ウ【0041】)ものである。
その余の点は,前記1(1)アないしカと同様である。
イ すると,本願発明8と引用装置発明とは,下記ウの点で一致し,下記エの点で相違する。
ウ 一致点
「マルチフィンFINFET装置において,
基板,
前記基板から上方へ延在しており且つ前記基板に沿って離隔されている複数個のシリコンフィンであって,各シリコンフィンが両側の第1及び第2端部とそれらの間の中間部分とを有しており,前記複数個のシリコンフィンの最外フィンはその外側表面及び上部表面上並びに該上部表面に隣接するその内側表面の一部の上にエピタキシャル成長バリアを有しており,且つ前記エピタキシャル成長バリアはシリコンと炭素及びフッ素の内の少なくとも一つとを有する組成物を有している,複数個のシリコンフィン,
前記シリコンフィンの中間部分の少なくとも1個のゲート,
その第1端部に隣接した前記シリコンフィン間の複数個の隆起型エピタキシャル半導体ソース領域,
その第2端部に隣接した前記シリコンフィン間の複数個の隆起型エピタキシャル半導体ドレイン領域,
を有するマルチフィンFINFET装置。」
オ 相違点
(ア)相違点3
本願発明8では「前記第1及び第2端部上には前記エピタキシャル成長バリアを有して」いないのに対し,引用装置発明では「3枚のフィンの厚さ方向に平行な側面」に「成長抑制領域が形成されて」いる点。
(イ)相違点4
本願発明8では「ゲート」が「前記シリコンフィンの中間部分の上側」であるのに対し,引用装置発明では「ゲート電極」は「3枚のフィンの各々の両側面をゲート絶縁膜を介して挟むように形成されて」いる点。
(2)相違点についての判断
相違点3について検討する。
引用装置発明の目的は,「複数のフィンと,これらフィン側面の半導体層を有しつつ,隣接する他の素子への接触を防止」(前記第5の1(1)ア【0007】)するものである。
引用装置発明において,「3枚のフィンの厚さ方向に平行な側面」に「成長抑制領域が形成されて」いるところ,これを形成しないものとして相違点3を解消しようとすると,3枚のフィンの厚さ方向に平行な側面に「エピタキシャル層」が成長し,隣接する他の素子への接触の危険が生じるから,引用装置発明の目的に反することになり,相違点3の解消には阻害要因があるというべきである。
(3)まとめ
したがって,他の相違点について検討するまでもなく,本願発明8は,引用文献1に記載された発明に基づいて,当業者が容易に発明をすることができたものではない。
4 本願発明9ないし12について
本願発明9ないし12は,本願発明8を引用するものであり,本願発明8の発明特定事項を全て備えるから,前記3と同様の理由により,引用文献1に記載された発明に基づいて,当業者が容易に発明をすることができたものではない。
5 本願発明13について
(1)本願発明13と引用方法発明との対比
ア 引用方法発明の「半導体装置」は,「複数のフィンを用いるFinFET」を前提とする(前記第5の1(1)ア【0006】)から,引用方法発明の「半導体装置の製造方法」は本願発明13の「マルチフィンFINFET装置を製造する方法」に相当する。
イ 引用方法発明の「半導体基板」は,本願発明13の「基板」に相当し,引用方法発明の「半導体基板上に,所定の間隔を置いて互いに略平行に配置された3枚のフィンを形成し」は,本願発明13の「基板から上方へ延在しており且つ前記基板に沿って離隔されている複数個の半導体フィンであって」「前記複数個の半導体フィンを形成し」に相当する。
ウ さらに,引用方法発明の「フィン」は「厚さ方向に平行な側面」を有し,また2つの「厚さ方向に平行な側面」の間に中間部分が存在することは自明であるから,このことは本願発明13の「各半導体フィンが両側の第1及び第2端部とそれらの間の中間部分とを有している」に相当する。
エ 引用方法発明における「ゲート電極」は,3枚のフィンの中間部分に形成される(前記第5の1(1)エ)から,引用方法発明の「3枚のフィンの各々の両側面をゲート絶縁膜を介して挟むようにゲート電極およびゲート絶縁膜を形成し」と本願発明13の「前記半導体フィンの前記中間部分の上側の少なくとも1個のゲートを形成し」とは,「前記半導体フィンの前記中間部分の少なくとも1個のゲートを形成し」という点で共通する。
オ 引用方法発明の「成長抑制領域」は本願発明13の「エピタキシャル成長バリア」に相当し,引用方法発明では「不純物をフィンの表面に注入することにより」「3枚のフィンのうちの両端に位置するフィンのそれぞれ中央のフィンと反対側の側面に成長抑制領域が形成され,両端に位置するフィンのそれぞれ中央のフィン側の側面にも,僅かな領域のみ成長抑制領域が形成され,不純物をフィンの表面に注入する際に,既にフィン上のキャップ層が除去されており,」ここで,フィン上のキャップ層を除去して不純物をフィンの表面に注入すれば,フィンの上部表面上に成長抑制領域が形成されることになるから,結局,「前記複数個の半導体フィンの最外フィンの外側表面及び上部表面上並びに該上部表面に隣接するその内側表面の一部の上にエピタキシャル成長バリアを形成する」ことになる。
カ 引用方法発明の「フィンの表面の成長抑制領域が形成されていない領域のみエピタキシャル層を形成し,導電型不純物をエピタキシャル層及びフィンに注入することにより,ソース・ドレイン領域を形成する」は,前記オを考慮すると,本願発明13の「その第1端部に隣接して前記半導体フィン間に複数個の隆起型エピタキシャル半導体ソース領域を形成し」,「その第2端部に隣接して前記半導体フィン間に複数個の隆起型エピタキシャル半導体ドレイン領域を形成する」に相当する。
キ すると,本願発明13と引用方法発明とは,下記クの点で一致し,下記ケの点で相違する。
ク 一致点
「マルチフィンFINFET装置を製造する方法において,
基板から上方へ延在しており且つ前記基板に沿って離隔されている複数個の半導体フィンであって,各半導体フィンが両側の第1及び第2端部とそれらの間の中間部分とを有している,前記複数個の半導体フィンを形成し,
前記半導体フィンの前記中間部分の少なくとも1個のゲートを形成し,
前記複数個の半導体フィンの最外フィンの外側表面及び上部表面上並びに該上部表面に隣接するその内側表面の一部の上にエピタキシャル成長バリアを形成し,
その第1端部に隣接して前記半導体フィン間に複数個の隆起型エピタキシャル半導体ソース領域を形成し,
その第2端部に隣接して前記半導体フィン間に複数個の隆起型エピタキシャル半導体ドレイン領域を形成する,
ことを包含している方法。」
ケ 相違点
(ア)相違点5
本願発明13では「前記半導体フィンの前記中間部分の上側の」「ゲートを形成」するのに対し,引用方法発明では「3枚のフィンの各々の両側面をゲート絶縁膜を介して挟むようにゲート電極およびゲート絶縁膜を形成」する点。
(イ)相違点6
本願発明13では「前記第1及び第2端部上には前記エピタキシャル成長バリアを形成」しないのに対し,引用方法発明では「3枚のフィンの厚さ方向に平行な側面」に「成長抑制領域が形成され」る点。
(2)相違点についての判断
相違点6について検討する。
引用方法発明の目的は,「複数のフィンと,これらフィン側面の半導体層を有しつつ,隣接する他の素子への接触を防止」(前記第5の1(1)ア【0007】)するものである。
引用方法発明において,「3枚のフィンの厚さ方向に平行な側面」に「成長抑制領域が形成され」るところ,これを形成しないものとして相違点6を解消しようとすると,3枚のフィンの厚さ方向に平行な側面に「エピタキシャル層」が成長し,隣接する他の素子への接触の危険が生じるから,引用方法発明の目的に反することになり,相違点6の解消には阻害要因があるというべきである。
(3)まとめ
したがって,他の相違点について検討するまでもなく,本願発明13は,引用文献1に記載された発明に基づいて,当業者が容易に発明をすることができたものではない。
6 本願発明14ないし22について
本願発明14ないし22は,本願発明13を引用するものであり,本願発明13の発明特定事項を全て備えるから,前記5と同様の理由により,引用文献1に記載された発明に基づいて,当業者が容易に発明をすることができたものではない。
7 本願発明23について
(1)本願発明23と引用方法発明との対比
ア 前記5(1)アないしカと同様であるから,本願発明23と引用方法発明とは,下記イの点で一致し,下記ウの点で相違する。
イ 一致点
「マルチフィンFINFET装置を製造する方法において,
基板から上方へ延在しており且つ前記基板に沿って離隔されている複数個の半導体フィンであって,各半導体フィンが両側の第1及び第2端部とそれらの間の中間部分とを有しており,前記複数個の半導体フィンの最外フィンがその外側表面及び上部表面上並びに該上部表面に隣接するその内側表面の一部の上にエピタキシャル成長バリアを有している前記複数個の半導体フィンを形成し,
前記半導体フィンと関連する少なくとも1個のゲートを形成し,
該半導体フィン間と関連する複数個の隆起型エピタキシャル半導体ソース領域及び複数個の隆起型エピタキシャル半導体ドレイン領域を形成する,
ことを包含している方法。」
ウ 相違点7
本願発明23では「前記第1及び第2端部上には前記エピタキシャル成長バリアを有していない」のに対し,引用方法発明では「3枚のフィンの厚さ方向に平行な側面」に「成長抑制領域が形成され」る点。
(2)相違点についての判断
相違点7について検討する。
引用方法発明の目的は,「複数のフィンと,これらフィン側面の半導体層を有しつつ,隣接する他の素子への接触を防止」(前記第5の1(1)ア【0007】)するものである。
引用方法発明において,「3枚のフィンの厚さ方向に平行な側面」に「成長抑制領域が形成され」るところ,これを形成しないものとして相違点7を解消しようとすると,3枚のフィンの厚さ方向に平行な側面に「エピタキシャル層」が成長し,隣接する他の素子への接触の危険が生じるから,引用方法発明の目的に反することになり,相違点7の解消には阻害要因があるというべきである。
(3)まとめ
したがって,本願発明23は,引用文献1に記載された発明に基づいて,当業者が容易に発明をすることができたものではない。
8 本願発明24ないし32について
本願発明24ないし32は,本願発明23を引用するものであり,本願発明23の発明特定事項を全て備えるから,前記7と同様の理由により,引用文献1に記載された発明に基づいて,当業者が容易に発明をすることができたものではない。
9 本願発明33について
(1)本願発明33と引用方法発明との対比
ア 前記5(1)アないしカと同様であるから,本願発明33と引用方法発明とは,下記イの点で一致し,下記ウの点で相違する。
イ 一致点
「マルチフィンFINFET装置を製造する方法において,
基板から上方へ延在しており且つ前記基板に沿って離隔されている複数個の半導体フィンであって,各半導体フィンが両側の第1及び第2端部とそれらの間の中間部分とを有している,前記複数個の半導体フィンを形成し,
前記半導体フィンの前記中間部分の少なくとも1個のゲートを形成し,
少なくとも前記複数個の半導体フィンの最外フィンの外側表面上にエピタキシャル成長バリアを形成し,
その第1端部に隣接して前記半導体フィン間に複数個の隆起型エピタキシャル半導体ソース領域を形成し,
その第2端部に隣接して前記半導体フィン間に複数個の隆起型エピタキシャル半導体ドレイン領域を形成する,
ことを包含している方法。」
ウ 相違点
(ア)相違点8
本願発明33では「前記半導体フィンの前記中間部分の上側の」「ゲートを形成」するのに対し,引用方法発明では「複数のフィンの各々の両側面をゲート絶縁膜を介して挟むようにゲート電極およびゲート絶縁膜を形成」する点。
(イ)相違点9
本願発明33では「少なくとも前記基板に対する垂線から30乃至60度のオフセット範囲内における二重角度で且つ前記第1及び第2端部に入射することが無い様にイオン注入を行うことによって前記第1及び第2端部上には形成すること無しに」「エピタキシャル成長バリアを形成」するのに対し,引用方法発明では「3枚のフィンの厚さ方向に平行な側面」に「成長抑制領域が形成され」る点。
(2)相違点についての判断
相違点9について検討する。
引用方法発明の目的は,「複数のフィンと,これらフィン側面の半導体層を有しつつ,隣接する他の素子への接触を防止」(前記第5の1(1)ア【0007】)するものである。
引用方法発明において,「3枚のフィンの厚さ方向に平行な側面」に「成長抑制領域が形成され」るところ,これを形成しないものとして相違点9を解消しようとすると,3枚のフィンの厚さ方向に平行な側面に「エピタキシャル層」が成長し,隣接する他の素子への接触の危険が生じるから,引用方法発明の目的に反することになり,相違点9の解消には阻害要因があるというべきである。
(3)まとめ
したがって,他の相違点について検討するまでもなく,本願発明33は,引用文献1に記載された発明に基づいて,当業者が容易に発明をすることができたものではない。
10 本願発明34及び35について
本願発明34及び35は,本願発明33を引用するものであり,本願発明33の発明特定事項を全て備えるから,前記9と同様の理由により,引用文献1に記載された発明に基づいて,当業者が容易に発明をすることができたものではない。

第7 原査定について
前記「第6 対比及び判断」のとおりであるから,本願発明1ないし3,8,13,14,17及び18は,引用文献1に記載された発明と対比して相違点があり,引用文献1に記載された発明ではない。
また,前記「第6 対比及び判断」のとおりであるから,本願発明4ないし7,9ないし12,15,19ないし22は,引用文献1に記載された発明に基づいて,当業者が容易に発明をすることができたものではない。
したがって,原査定の理由によって,本願を拒絶することはできない。

第8 結言
以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2018-11-15 
出願番号 特願2013-164297(P2013-164297)
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 113- WY (H01L)
P 1 8・ 55- WY (H01L)
P 1 8・ 575- WY (H01L)
最終処分 成立  
前審関与審査官 戸次 一夫、綿引 隆、宇多川 勉  
特許庁審判長 恩田 春香
特許庁審判官 小田 浩
深沢 正志
発明の名称 最外フィンの外側表面上のエピタキシャル成長バリアを含むマルチフィンFINFET装置及び関連方法  
代理人 小橋 正明  

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