• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 G06F
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 G06F
審判 査定不服 特39条先願 取り消して特許、登録 G06F
管理番号 1347333
審判番号 不服2017-11111  
総通号数 230 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-02-22 
種別 拒絶査定不服の審決 
審判請求日 2017-07-26 
確定日 2019-01-08 
事件の表示 特願2016- 68954「コンピューティングデバイス、コンピューティングシステム、方法、データ処理システム、非一時的な機械可読媒体、およびプログラム」拒絶査定不服審判事件〔平成28年 8月12日出願公開、特開2016-146201、請求項の数(21)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯

本願は,2013年6月13日(パリ条約による優先権主張2012年8月17日(以下,「優先日」という。);米国)を国際出願日とする出願である特願2015-527456号の一部を,新たな出願として平成28年3月30日に出願された特許出願であって,平成29年2月24日付けで拒絶理由通知がされ,平成29年5月29日に意見書が提出され,平成29年6月8日付けで拒絶査定(原査定)がされ,これに対し,平成29年7月26日に拒絶査定不服審判の請求がされ,平成30年3月22日付けで拒絶理由通知がされ,平成30年6月25日に意見書が提出されるとともに手続補正がされ,平成30年8月1日付けで最後の拒絶理由通知(以下,「当審拒絶理由」という。)がされ,平成30年10月30日に意見書が提出されるとともに手続補正がされたものである。


第2 原査定の理由の概要

原査定(平成29年6月8日付け拒絶査定)の概要は次のとおりである。

本願請求項1-21に係る発明は,以下の引用文献A,Bに基づいて,その発明の属する技術の分野における通常の知識を有する者(以下,「当業者」という。)が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができない。

引用文献等一覧
A.特表2011-515001号公報
B.特開平1-291343号公報


第3 当審拒絶理由の概要

当審拒絶理由の概要は次のとおりである。

1 本願出願は,請求項1-5に係る特許請求の範囲の記載が,特許法第36条第6項第2号に規定する要件を満たしていない。

2 本願請求項1-21に係る発明は,以下の引用文献1-4に基づいて,当業者が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができない。

引用文献等一覧
1.特表2008-544426号公報
2.特表2011-515001号公報(原査定時の引用文献A)
3.特開平1-291343号公報(原査定時の引用文献B)
4.特開2010-9580号公報


第4 本願発明

本願請求項1-21に係る発明(以下,それぞれ「本願発明1」-「本願発明21」という。)は,平成30年10月30日付けの手続補正で補正された特許請求の範囲の請求項1-21に記載された事項により特定される発明であり,以下のとおりの発明である。

「 【請求項1】
第1のプロセッサと,
前記第1のプロセッサに結合された第2のプロセッサと,
前記第1のプロセッサと前記第2のプロセッサとの間で共有されたラストレベルキャッシュ(LLC)とを備え,
前記第1のプロセッサと前記第2のプロセッサとは同じダイ上にあり,
前記第1のプロセッサまたは前記第2のプロセッサの一方は,グラフィックスプロセッサであり,
前記第1のプロセッサは,物理メモリ内で面を割り当て,
前記面は,前記第1のプロセッサと前記第2のプロセッサとの間で直接共有され,
前記面上のデータは,データをコピーすることなく,自動的に可視とされ,
前記第1のプロセッサは,前記面を,前記第1のプロセッサのアドレス空間内の複数の仮想メモリアドレスにマッピングし,前記面を,前記第2のプロセッサのアドレス空間内の複数の仮想メモリアドレスにマッピングし,
前記面内の複数の位置から前記LLCにキャッシュされたデータは,前記第1のプロセッサと前記第2のプロセッサとによりアクセス可能である
コンピューティングデバイス。
【請求項2】
前記第1のプロセッサは,第1の仮想メモリアドレスから前記データにアクセスし,
前記第2のプロセッサは,第2の仮想メモリアドレスから前記データにアクセスし,
前記第1の仮想メモリアドレスおよび前記第2の仮想メモリアドレスは,前記面にマッピングされ,
前記第2の仮想メモリアドレスから前記データに対する前記第2のプロセッサによる要求に応じて,前記LLCは,前記LLCに前記データが格納されていない場合に,他のキャッシュから前記データを取り出すためのものであり,前記他のキャッシュは,前記第2のプロセッサによりアクセス可能ではない
請求項1に記載のコンピューティングデバイス。
【請求項3】
前記第1のプロセッサ,前記第2のプロセッサ,または前記第1および前記第2のプロセッサに結合された少なくとも1つのメモリ管理ユニット(MMU)をさらに備え,
前記MMUは,前記第1のプロセッサ,前記第2のプロセッサ,または前記第1および前記第2のプロセッサのための仮想メモリアドレスのセットへの,物理メモリに割り当てられたデータに対する物理メモリアドレスのセットのマッピングを管理する
請求項1に記載のコンピューティングデバイス。
【請求項4】
前記少なくとも1つのMMUは,前記第1のプロセッサに関連付けられた第1のページテーブルおよび前記第2のプロセッサに関連付けられた第2のページテーブルへの1または複数のマッピングを含む
請求項3に記載のコンピューティングデバイス。
【請求項5】
前記第1のプロセッサは,前記面を,前記第1のページテーブルの複数の仮想メモリアドレスにマッピングし,前記面を,前記第2のページテーブルの複数の仮想メモリアドレスにマッピングする
請求項4に記載のコンピューティングデバイス。
【請求項6】
第1のプロセッサと,
前記第1のプロセッサに結合された第2のプロセッサであって,前記第1のプロセッサと前記第2のプロセッサとは同じダイ上にあり,前記第1のプロセッサまたは前記第2のプロセッサの一方は,グラフィックスプロセッサである,前記第2のプロセッサと,
前記第1のプロセッサと前記第2のプロセッサとの間で共有されたラストレベルキャッシュ(LLC)であって,前記LLC内のデータは,前記第1のプロセッサと前記第2のプロセッサとによりアクセス可能である,前記LLCと,
出力データを表示するディスプレイデバイスと,
複数の命令を記憶する記憶デバイスと,を備え,
前記複数の命令は,実行された場合に,
物理メモリ内で面を割り当てる段階であって,前記面は,前記第1のプロセッサと前記第2のプロセッサとの間で直接共有され,前記面上のデータは,データをコピーすることなく,自動的に可視とされる,前記割り当てる段階と,
前記面を,前記第1のプロセッサのアドレス空間内の複数の仮想メモリアドレスにマッピングする段階と,
前記面を,前記第2のプロセッサのアドレス空間内の複数の仮想メモリアドレスにマッピングする段階と,
前記面内の複数の位置からキャッシュされたデータが前記LLCにキャッシュされるように,前記面を,LLCキャッシュ可能と指定する段階と,
前記面内の複数の位置から前記LLCへデータをキャッシュする段階とを,
前記第1のプロセッサ,前記第2のプロセッサ,または前記第1および前記第2のプロセッサに実行させる
コンピューティングシステム。
【請求項7】
前記第1のプロセッサは,第1の仮想メモリアドレスから前記データにアクセスし,
前記第2のプロセッサは,第2の仮想メモリアドレスから前記データにアクセスし,
前記第1の仮想メモリアドレスおよび前記第2の仮想メモリアドレスは,前記面にマッピングされ,
前記第2の仮想メモリアドレスからデータに対する前記第2のプロセッサによる要求に応じて,前記LLCは,前記LLCに前記データが格納されていない場合に,他のキャッシュから前記データを取り出すためのものであり,前記他のキャッシュは,前記第2のプロセッサによりアクセス可能ではない
請求項6に記載のコンピューティングシステム。
【請求項8】
前記第1のプロセッサ,前記第2のプロセッサ,または前記第1および前記第2のプロセッサに結合された少なくとも1つのメモリ管理ユニット(MMU)をさらに備え,
前記MMUは,前記第1のプロセッサ,前記第2のプロセッサ,または前記第1および前記第2のプロセッサのための仮想メモリアドレスのセットへの,物理メモリに割り当てられたデータに対する物理メモリアドレスのセットのマッピングを管理する
請求項6に記載のコンピューティングシステム。
【請求項9】
前記少なくとも1つのMMUは,前記第1のプロセッサに関連付けられた第1のページテーブルおよび前記第2のプロセッサに関連付けられた第2のページテーブルを含むメモリへの1または複数のマッピングを含む
請求項8に記載のコンピューティングシステム。
【請求項10】
前記記憶デバイス上の前記複数の命令は,前記第1のプロセッサまたは前記第2のプロセッサに,前記面を,前記第1のページテーブルの複数の仮想メモリアドレスにマッピングさせ,前記面を,前記第2のページテーブルの複数の仮想メモリアドレスにマッピングさせる
請求項9に記載のコンピューティングシステム。
【請求項11】
コンピューティングデバイスの複数のプロセッサ間でメモリを共有する方法であって,
前記コンピューティングデバイスに関連付けられたメモリ内で面を割り当てる段階であって,前記面は,前記コンピューティングデバイスの第1のプロセッサと第2のプロセッサとの間で直接共有され,前記面上のデータは,前記第1のプロセッサのメモリから前記第2のプロセッサのメモリへデータをコピーすることなく自動的に可視とされ,前記第1のプロセッサまたは前記第2のプロセッサの一方は,グラフィックスプロセッサである,前記割り当てる段階と,
前記面を,前記第1のプロセッサのアドレス空間内の複数の仮想メモリアドレスにマッピングする段階と,
前記面を,前記第2のプロセッサのアドレス空間内の複数の仮想メモリアドレスにマッピングする段階と,
前記面内の複数の位置からキャッシュされたデータがラストレベルキャッシュ(LLC)にキャッシュされるように,前記面を,LLCキャッシュ可能と指定する段階と,
前記LLCへ,前記面内の複数の位置からデータをキャッシュする段階であって,前記LLC内のデータは,前記第1のプロセッサと前記第2のプロセッサとによりアクセス可能である,段階と
を備える方法。
【請求項12】
前記第1のプロセッサに関連付けられた第1のページテーブルおよび前記第2のプロセッサに関連付けられた第2のページテーブルを,1または複数のメモリ管理ユニット(MMU)へマッピングする段階をさらに備える
請求項11に記載の方法。
【請求項13】
前記第1のページテーブル内の第1のセットの仮想メモリアドレスを複数の物理アドレスに変換する段階と,
前記第2のページテーブル内の第2のセットの仮想メモリアドレスを複数の物理アドレスに変換する段階と,
前記第1のセットの仮想メモリアドレスおよび前記第2のセットの仮想メモリアドレスを,前記面内の物理アドレスにマッピングする段階と
をさらに備える
請求項12に記載の方法。
【請求項14】
前記第1のプロセッサで,第1の仮想メモリアドレスからデータにアクセスする段階と,
前記第2のプロセッサで,第2の仮想メモリアドレスからデータにアクセスする段階と,
前記第2の仮想メモリアドレスから前記第2のプロセッサによりアクセスされたデータが前記LLCに格納されていない場合に,他のキャッシュからデータを取り出す段階と,
前記第2のプロセッサによるアクセスのために,前記他のキャッシュから取り出された前記データを,前記LLCに格納する段階であって,前記他のキャッシュは,前記第2のプロセッサによりアクセス可能ではない,段階と
をさらに備え,
前記第1の仮想メモリアドレスおよび前記第2の仮想メモリアドレスの各々は,前記面にマッピングされる
請求項13に記載の方法。
【請求項15】
請求項11から14のいずれか1項に記載の方法を実行するための手段を備えるデータ処理システム。
【請求項16】
コンピューティングデバイスの1または複数のプロセッサによって実行された場合に,請求項11から14のいずれか1項に記載の方法を,前記1または複数のプロセッサに実行させる複数の命令を格納する,非一時的な機械可読媒体。
【請求項17】
面を割り当てる手段であって,前記面は,第1のプロセッサと第2のプロセッサとの間で直接共有され,前記面上のデータは,前記第1のプロセッサのメモリから前記第2のプロセッサのメモリへデータをコピーすることなく自動的に可視とされ,前記第1のプロセッサまたは前記第2のプロセッサの一方は,グラフィックスプロセッサである,前記割り当てる手段と,
前記面を,前記第1のプロセッサのアドレス空間内の複数の仮想メモリアドレスにマッピングする手段と,
前記面を,前記第2のプロセッサのアドレス空間内の複数の仮想メモリアドレスにマッピングする手段と,
前記面内の複数の位置からキャッシュされたデータがラストレベルキャッシュ(LLC)にキャッシュされるように,前記面を,LLCキャッシュ可能と指定する手段と,
前記LLCへ,前記面内の複数の位置からデータをキャッシュする手段であって,前記LLC内のデータは,前記第1のプロセッサと前記第2のプロセッサとによりアクセス可能である,手段と
を備えるコンピューティングデバイス。
【請求項18】
前記第1のプロセッサに関連付けられた第1のページテーブルおよび前記第2のプロセッサに関連付けられた第2のページテーブルを,1または複数のメモリ管理ユニット(MMU)へマッピングする手段をさらに備える
請求項17に記載のコンピューティングデバイス。
【請求項19】
前記第1のページテーブル内の第1のセットの仮想メモリアドレスを複数の物理アドレスに変換する手段と,
前記第2のページテーブル内の第2のセットの仮想メモリアドレスを複数の物理アドレスに変換する手段と,
前記第1のセットの仮想メモリアドレスおよび前記第2のセットの仮想メモリアドレスを,前記面内の物理アドレスにマッピングする手段と,
をさらに備える
請求項18に記載のコンピューティングデバイス。
【請求項20】
前記第1のプロセッサで,第1の仮想メモリアドレスからデータにアクセスする手段と,
前記第2のプロセッサで,第2の仮想メモリアドレスからデータにアクセスする手段と
前記第2の仮想メモリアドレスから前記第2のプロセッサによりアクセスされたデータが前記LLCに格納されていない場合に,他のキャッシュからデータを取り出す手段と,
前記第2のプロセッサによるアクセスのために,前記他のキャッシュから取り出された前記データを,前記LLCに格納する手段であって,前記他のキャッシュは,前記第2のプロセッサによりアクセス可能ではない,手段と
をさらに備え,
前記第1の仮想メモリアドレスおよび前記第2の仮想メモリアドレスの各々は,前記面にマッピングされる
請求項19に記載のコンピューティングデバイス。
【請求項21】
コンピューティングデバイスに,請求項11から14のいずれか1項に記載の方法を実行させるためのプログラム。」


第5 引用文献,引用発明等

1.引用文献1について
当審拒絶理由に引用された引用文献1(特表2008-544426号公報)には,図面とともに次の事項が記載されている。(下線は当審により付与。)

A 「【0001】
本発明の実施形態は,一般的に,メモリアーキテクチャ,特に,メモリコントローラとシステムメモリ間のメモリチャネルに関する。
【背景技術】
【0002】
時に,ユニファイドメモリアーキテクチャ(UMA)と称されるユニフォームまたはユニファイドメモリアクセスを有するメモリアーキテクチャにおいて,プロセッサとグラフィックコントローラは,システムメモリを共有して,コストを下げている。一般的に,UMAメモリアーキテクチャは,プロセッサからシステムメモリへのメモリリクエスト(読出し/書込みアクセス)処理するよう最適化されうる。典型的なUMAメモリアーキテクチャは,グラフィクスコントローラから発行されるメモリリクエストは妥協する。今日,グラフィクスパフォーマンスは,3次元(3D)及び高解像度をサポートするためにはより重要となってきている。
【0003】
典型的なUMAメモリアーキテクチャでは,キャッシュメモリは,プロセッサにより発行されるメモリリクエストとグラフィクスコントローラにより発行されるメモリリクエストの両方をサポートするために固定の64バイトキャッシュラインを使用する。UMAメモリアーキテクチャにおける典型的なメモリコントローラは,1つまたは2つのメモリチャネルを有する。各メモリチャネルは,読出しまたは書込みアクセスを行うために各メモリモジュールと,アドレスバス内のすべてのアドレスラインを共有する。典型的なメモリチャネルにおけるデータバスは,一般的に64ビット幅であり,それにより,所与のアドレスに対し8バイトの隣接データがメモリから同時にアクセスされる。データバスのビットは,使用されるメモリタイプ及びメモリサイズに依存して様々な方法でメモリモジュールにルーティングされうる。
【0004】
プロセッサは一般的に,メモリからアクセスされた64ビットの隣接データのすべてを使用する一方で,グラフィクスコントローラは一般的に使用しない場合がある。UMAメモリアーキテクチャにおいて,グラフィクスコントローラがメモリリクエストを発行する場合,隣接データの多くは廃棄されうる。したがって,メモリチャネルの帯域幅は,典型的なUMAメモリアーキテクチャにおいて,グラフィクスコントローラにより発行されるメモリリクエストでは効率的に使用されない場合がある。」

B 「【0008】
統合型グラフィクスコンピュータシステムのメモリ効率は,一般的に,キャッシュラインのサイズにより制限される。しばしば,グラフィクスの理想的なメモリアクセスサイズは,4乃至16バイトのデータである。これは,グラフィクスプロセッサは,一度に1つのまたは幾つかのピクセルまたはテクセルを処理するからである。しかし,UMAメモリアーキテクチャは,プロセッサのメモリ効率を最適化するよう64バイトのキャッシュラインに対して最適化される。64バイトのキャッシュラインを使用すると,グラフィクスコントローラによるメモリリクエストは,平均して,メモリからフェッチされてグラフィクスコントローラにより決して使用されることのない相当量のデータをもたらす。この未使用のデータは,過剰フェッチと称されうる。
【0009】
マイクロタイリング(micro-tiling)が組み込まれる本発明の実施形態は,統合型グラフィクスコントローラを有するUMAメモリアーキテクチャにおけるプロセッサ用のキャッシュライン要件を維持しながら,グラフィクスコントローラからのメモリリクエストの過剰フェッチを減少する。一般的に,マイクロタイリングには,新しいメモリアーキテクチャ及び新しいメモリコントローラアーキテクチャが包含される。新しいメモリコントローラアーキテクチャを説明する一方で,本願の焦点は,マイクロタイリングをサポートする新しいメモリアーキテクチャにある。マイクロタイリングメモリアーキテクチャをサポートするために,新しいメモリサブシステムは,1つのメモリチャネルにおいて独立したサブチャネルメモリアクセスを提供する。メモリへのこれらの独立したサブチャネルメモリアクセスは,マイクロタイルまたはマイクロタイル化されたメモリへのアクセスと称され,一般的にマイクロタイリングと称されうる。」

したがって,上記引用文献1には次の発明(以下,「引用発明」という。)が記載されていると認められる。

「ユニファイドメモリアーキテクチャ(UMA)と称されるユニフォームまたはユニファイドメモリアクセスを有するメモリアーキテクチャにおいては,プロセッサとグラフィックコントローラが,システムメモリを共有するものであって,上記UMAメモリアーキテクチャでは,キャッシュメモリは,プロセッサにより発行されるメモリリクエストとグラフィクスコントローラにより発行されるメモリリクエストの両方をサポートするために固定の64バイトキャッシュラインを使用するものであるのに対し,
統合型グラフィクスコンピュータシステムが,上記UMAメモリアーキテクチャによって,プロセッサのメモリ効率を最適化するよう64バイトのキャッシュラインに対して最適化された構成とされる,
システム。」

2.引用文献2について

原査定の拒絶の理由に引用され,当審拒絶理由にも引用された引用文献2(特表2011-515001号公報)には,図面とともに次の事項が記載されている。

C 「【0007】
本発明の実施形態はコンピュータ・システムおよび情報処理に関する。より特定的には,本発明の実施形態は,少なくとも一つの中央処理ユニット(CPU)が,別の処理論理(たとえばグラフィック処理論理)によってアクセスまたは生成される情報への可視性を得る,よってそのような情報とのあるレベルのコヒーレンスを得ることを許容する技法に関する。そのような別の処理論理は,前記少なくとも一つのCPUとは異なるコヒーレンス・ドメインにおいて動作してもよい。いくつかの実施形態では,一つまたは複数のCPUは「最終レベル・キャッシュ(last level cache)」(LLC)または「レベル2」(L2)キャッシュのようなあるレベルのキャッシュを,一つまたは複数の処理論理(たとえばグラフィック論理)と共有し,該一つまたは複数の処理論理は前記一つまたは複数のCPUとは異なるコヒーレンス・プロトコルを実装するあるいはそうでなければ異なるコヒーレンス・ドメイン内で動作するのでもよい。ある実施形態では,CPUおよびグラフィック論理は同じダイ,パッケージまたはシステム内に組み込まれ,CPUはグラフィック論理のキャッシュ・コヒーレンス階層における少なくとも一つのレベルのキャッシュならびに前記グラフィック論理がやはりアクセスしうるLLCへのアクセスを有しうる。これによりCPUとグラフィック論理との間でDRAMのようなメイン・メモリ・ソースにアクセスすることなく情報が共有できる。
【0008】
図1は,少なくとも一つの実施形態が使用されうるシステムを示している。図1において,少なくとも一つのCPU 101および少なくとも一つのグラフィック論理(graphics logic)105が同じダイ,パッケージまたはシステム内に統合されている。さらに,ある実施形態では,CPUおよびグラフィック論理はそれぞれのキャッシュ階層と通信する。該キャッシュ階層は第一レベル・キャッシュまたは「レベル1」(L1)キャッシュ103,104,中間レベル(mid-level)・キャッシュ107,108および最終レベル・キャッシュ(LLC)または「レベル2」(L2)キャッシュ110を含みうる。ある実施形態では,各L1および中間レベル・キャッシュは異なる論理構造である。一方,LLCは同じ情報を記憶しうる構成された一つのキャッシュであり,したがってCPUのL1およびMLCならびにグラフィック論理のMLCのそれぞれに記憶された情報を含む。ある実施形態では,LLCは,グラフィック論理がそのL1キャッシュ104の内容をそのMLC 108に移動またはコピーすることによって,グラフィック論理のL1キャッシュを含むこともできる。ここで,MLC 108はCPUコヒーレンス制御動作に関してLLCとのコヒーレンスを維持する。グラフィックL1キャッシュ104(これはグラフィック・コヒーレンス・ドメイン111内にある)とグラフィックMLC(これはCPUコヒーレンス・ドメイン109内にある)との間で情報をコピーまたは移動することによって,CPUコヒーレンス・ドメイン109(これはある実施形態では,CPU 101,L1キャッシュ103,MLC 107およびLLC 110を含む)とグラフィック・コヒーレンス・ドメイン111(これはある実施形態ではグラフィック論理105およびグラフィックL1キャッシュ104を含む)との間で情報が共有できる。
【0009】
いくつかの実施形態では,グラフィック論理によって仮想的にアドレッシングされうるグラフィックL1キャッシュ104に記憶された情報が,グラフィック画像のレンダリングに関連するさまざまなイベントの発生に応答してグラフィックMLC 108に移動またはコピーされる。ある実施形態では,グラフィックL1キャッシュ104からMLC 108への情報の移動/コピーは,グラフィック・ドライバまたは他の何らかの論理もしくはソフトウェア・プログラムによって管理および実行される。グラフィックL1キャッシュ104内の情報をMLC 108に移動またはコピーさせるイベント後には,その情報はCPUコヒーレンス・ドメイン内にあり,ある実施形態では物理アドレスを使って,あるいはCPUによって使用される他のアドレッシング方式(たとえば仮想アドレス)を使って,CPUによってアドレッシングおよびアクセスされうる。」

したがって,上記引用文献2には次の発明(以下,「引用文献2記載事項」という。)が記載されていると認められる。

「コンピュータ・システムであって,
少なくとも一つの中央処理ユニット(CPU)が,別の処理論理(たとえばグラフィック処理論理)によってアクセスまたは生成される情報への可視性を得る,よってそのような情報とのあるレベルのコヒーレンスを得ることを許容するものであり,
少なくとも一つのCPU101および少なくとも一つのグラフィック論理(graphics logic)105が同じダイ,パッケージまたはシステム内に統合されており,
グラフィックL1キャッシュ104(これはグラフィック・コヒーレンス・ドメイン111内にある)とグラフィックMLC(これはCPUコヒーレンス・ドメイン109内にある)との間で情報をコピーまたは移動することによって,CPUコヒーレンス・ドメイン109(CPU101,L1キャッシュ103,MLC107およびLLC 110を含む)とグラフィック・コヒーレンス・ドメイン111(グラフィック論理105およびグラフィックL1キャッシュ104を含む)との間で情報が共有でき,
グラフィックL1キャッシュ104内の情報をMLC108に移動またはコピーさせるイベント後には,その情報はCPUコヒーレンス・ドメイン内にあり,物理アドレスを使って,あるいはCPUによって使用される他のアドレッシング方式(たとえば仮想アドレス)を使って,CPUによってアドレッシングおよびアクセスされうる,コンピュータ・システム。」

3.引用文献3について

原査定の拒絶の理由に引用され,当審拒絶理由にも引用された引用文献3(特開平1-291343号公報)の第4頁左下欄第6行?第5頁左下欄第4行には,メモリ管理装置において,CPU35及びCPU36からデータメモリ31にアクセスする際に,CPU35からは,CPU35の論理アドレス空間がメモリマッピング回路33によりデータメモリ31のアドレス空間に変換された後,アドレスセレクタ回路32により選択されて,データメモリ31内のデータ列を操作し,一方,CPU36からは,CPU36の論理アドレス空間がメモリマッピング回路34によりデータメモリ31のアドレス空間に変換された後,アドレスセレクタ回路32により選択されて,データメモリ31内のデータ列を操作する,という技術的事項が記載されている。

4.引用文献4について

当審拒絶理由に引用された引用文献4(特開2010-9580号公報)の段落【0020】には,プロセッサが,各コアからの情報を包含する1以上のラストレベルキャッシュを有する,という技術的事項が記載されている。


第6 対比・判断

1.本願発明1について
(1)対比
本願発明1と引用発明とを対比する。

ア 引用発明である「システム」は,「UMAメモリアーキテクチャによって,プロセッサのメモリ効率を最適化するよう64バイトのキャッシュラインに対して最適化される」ものであり,当該「UMAメモリアーキテクチャ」においては,「プロセッサとグラフィックコントローラが,システムメモリを共有するもの」であることから,上記「プロセッサ」と「グラフィックコントローラ」はいずれも,上記「システム」を構成するものであるといえ,その場合,引用発明である「システム」の「プロセッサ」,「グラフィックコントローラ」は,それぞれ本願発明1である「コンピューティングデバイス」の「第1のプロセッサ」,「第2のプロセッサ」に相当するといえる。
そうすると,後記する点で相違するものの,本願発明1が,「第1のプロセッサと,前記第1のプロセッサに結合された第2のプロセッサと」,「を備え,前記第1のプロセッサと前記第2のプロセッサとは同じダイ上にあり,前記第1のプロセッサまたは前記第2のプロセッサの一方は,グラフィックスプロセッサであ」ることと,引用発明が,「プロセッサ」と「グラフィックコントローラ」を有することとは,“第1のプロセッサと,前記第1のプロセッサに結合された第2のプロセッサとを備え,前記第1のプロセッサまたは前記第2のプロセッサの一方は,グラフィックスプロセッサであ”る点で共通する。

イ また,引用発明の「システムメモリ」は,「プロセッサとグラフィックコントローラ」とにより「共有」されるものであり,当該「システムメモリ」は,「プロセッサ」と「グラフィックコントローラ」との間で直接共有されるメモリの任意の位置を有するといえる。
一方,平成30年6月25日提出の意見書における「本願発明において,面は,物理メモリにおける任意の位置である」との釈明を踏まえると,本願発明1において「第1のプロセッサと前記第2のプロセッサとの間で直接共有され」る,「物理メモリ内」の「面」とは,物理メモリにおける任意の位置として特定されるものである。
そうすると,後記する点で相違するものの,本願発明1において,「第1のプロセッサは,物理メモリ内で面を割り当て,前記面は,前記第1のプロセッサと前記第2のプロセッサとの間で直接共有され」ることと,引用発明において,「ユニファイドメモリアーキテクチャ(UMA)と称されるユニフォームまたはユニファイドメモリアクセスを有するメモリアーキテクチャにおいては,プロセッサとグラフィックコントローラが,システムメモリを共有するもの」であり,「統合型グラフィクスコンピュータシステムが,上記UMAメモリアーキテクチャによって,プロセッサのメモリ効率を最適化するよう64バイトのキャッシュラインに対して最適化された構成とされる」ことは,“メモリの任意の位置は,前記第1のプロセッサと前記第2のプロセッサとの間で直接共有され”るものである点で共通する。

上記ア及びイの対比によれば,本願発明1と引用発明とは,次の点で一致し,そして相違する。

(一致点)
第1のプロセッサと,
前記第1のプロセッサに結合された第2のプロセッサとを備え,
前記第1のプロセッサまたは前記第2のプロセッサの一方は,グラフィックスプロセッサであり,
メモリの任意の位置は,前記第1のプロセッサと前記第2のプロセッサとの間で直接共有される,
コンピューティングデバイス。

(相違点1)
本願発明1は,「前記第1のプロセッサと前記第2のプロセッサとの間で共有されたラストレベルキャッシュ(LLC)」を備えるのに対して,
引用発明は,そのような構成を備えているとは特定されていない点。

(相違点2)
第1のプロセッサと第2のプロセッサに関し,
本願発明1は,「前記第1のプロセッサと前記第2のプロセッサとは同じダイ上にあ」るのに対して,
引用発明は,そのように特定されていない点。

(相違点3)
第1のプロセッサと第2のプロセッサとの間で直接共有される,メモリの任意の位置に関し,
本願発明1は,「第1のプロセッサは,物理メモリ内で面を割り当て,前記面は,前記第1のプロセッサと前記第2のプロセッサとの間で直接共有され,前記面上のデータは,データをコピーすることなく,自動的に可視とされ」るものであるのに対して,
引用発明は,共有するメモリについてそのように特定されていない点。

(相違点4)
本願発明1は,「第1のプロセッサは,前記面を,前記第1のプロセッサのアドレス空間内の複数の仮想メモリアドレスにマッピングし,前記面を,前記第2のプロセッサのアドレス空間内の複数の仮想メモリアドレスにマッピングする」のに対して,
引用発明は,アドレスマッピングの方法について特定されていない点。

(相違点5)
本願発明1は,「面内の複数の位置から前記LLCにキャッシュされたデータは,前記第1のプロセッサと前記第2のプロセッサとによりアクセス可能である」のに対して,
引用発明は,そのように特定されていない点。

(2)相違点についての判断
事案に鑑みて,「面」及び当該「面」からキャッシュされる「LLC」に関連する,上記相違点1,3及び5について,先に検討する。

上記相違点1,3及び5に係る本願発明1の構成である,「第1のプロセッサは,物理メモリ内で面を割り当て,前記面は,前記第1のプロセッサと前記第2のプロセッサとの間で直接共有され,前記面上のデータは,データをコピーすることなく,自動的に可視とされ」た,物理メモリの「面」内の「複数の位置」から,「第1のプロセッサと前記第2のプロセッサとの間で共有されたラストレベルキャッシュ(LLC)」にキャッシュされたデータを「第1のプロセッサと前記第2のプロセッサとによりアクセス可能」とすることは,上記引用文献2ないし4のいずれにも記載されておらず,また,本願優先日前において周知技術であるともいえない。
特に,引用文献2(原査定時の引用文献A)には,上記第5の2.に示した引用文献2記載事項が記載されており,CPUとグラフィック論理(graphics logic)とが,キャッシュ中のデータを共有するためには,例えば,グラフィック・コヒーレンス・ドメイン内にあるグラフィックL1キャッシュから,CPUコヒーレンス・ドメイン内にあるグラフィックMLCに情報をコピーまたは移動する必要があり,共有キャッシュのための物理メモリ上の面を割り当てを行うことで,データのコピーを省略するとの構成を備えていないことから,相違点1,3及び5に係る本願発明1の構成について開示しているとはいえない。
そうすると,引用発明に基づいて,相違点1,3及び5に係る本願発明1の構成とすることは,当業者が容易になし得ることであるとはいえない。

したがって,本願発明1は,相違点2及び4を検討するまでもなく,当業者であっても引用発明,引用文献2ないし4に記載された技術的事項,及び,周知技術に基づいて容易に発明できたものであるとはいえない。

2.本願発明2-21について
本願発明6,17は,上記相違点1,3,5に係る構成を含むものであるから,本願発明1と同様の理由により,引用発明,引用文献2ないし4に記載された技術的事項,及び,周知技術に基づいて容易に発明できたものであるとはいえない。
また,本願発明11,15,16,21は,本願発明17とカテゴリーが異なるだけであるから,本願発明17と同様の理由により,引用発明,引用文献2ないし4に記載された技術的事項,及び,周知技術に基づいて容易に発明できたものであるとはいえない。
本願発明2-5は,本願発明1を更に限定したものであるので,本願発明1と同様の理由により,引用発明,引用文献2ないし4に記載された技術的事項,及び,周知技術に基づいて容易に発明できたものであるとはいえない。
本願発明7-10は,本願発明6を更に限定したものであるので,本願発明6と同様の理由により,引用発明,引用文献2ないし4に記載された技術的事項,及び,周知技術に基づいて容易に発明できたものであるとはいえない。
本願発明12-14は,本願発明11を更に限定したものであるので,本願発明11と同様の理由により,引用発明,引用文献2ないし4に記載された技術的事項,及び,周知技術に基づいて容易に発明できたものであるとはいえない。
本願発明18-20は,本願発明17を更に限定したものであるので,本願発明17と同様の理由により,引用発明,引用文献2ないし4に記載された技術的事項,及び,周知技術に基づいて容易に発明できたものであるとはいえない。


第7 原査定についての判断

1.特許法第29条第2項について

平成30年10月30日付けの補正により,補正後の請求項1は,「前記第1のプロセッサと前記第2のプロセッサとの間で共有されたラストレベルキャッシュ(LLC)とを備え」,「前記第1のプロセッサは,物理メモリ内で面を割り当て,前記面は,前記第1のプロセッサと前記第2のプロセッサとの間で直接共有され,前記面上のデータは,データをコピーすることなく,自動的に可視とされ」る,「LCC」と「面」との関係が,「前記面内の複数の位置から前記LLCにキャッシュされたデータは,前記第1のプロセッサと前記第2のプロセッサとによりアクセス可能である」という技術的事項を有するものとなった。当該技術的事項は,上記第6の1.(2)でも示したとおり,原査定における引用文献A,B(当審拒絶理由における引用文献2,3)には記載されておらず,本願優先日前における周知技術でもないので,本願発明1は,当業者であっても,原査定における引用文献A,Bに基づいて容易に発明できたものではない。本願発明2-21は,本願発明1と実質的に同様の構成を含む,カテゴリーが異なるだけ,または,更に限定したものであるので,同様に,当業者であっても,引用文献A,Bに基づいて容易に発明できたものではない。
したがって,原査定を維持することはできない。


第8 当審拒絶理由について

1.特許法第36条第6項第2号について
当審では,請求項1の「前記面内の複数の位置からキャッシュされたデータは,前記第1のプロセッサと前記第2のプロセッサとによりアクセス可能である」との記載は,上記「面内の複数の位置から」の「データ」が「キャッシュされ」る先について規定されておらず,不明であるとの拒絶の理由を通知しているが,平成30年10月30日付けの補正において,「前記面内の複数の位置から前記LLCにキャッシュされたデータは,前記第1のプロセッサと前記第2のプロセッサとによりアクセス可能である」と補正された結果,この拒絶の理由は解消した。

2.特許法第29条第2項について
上記「第6 対比・判断」で検討のとおり,平成30年10月30日付けの補正により,この拒絶の理由は解消した。


第9 むすび

以上のとおり,本願発明1-21は,当業者が引用発明,引用文献2ないし4,及び,引用文献A,Bに記載された技術的事項に基づいて容易に発明することができたものではない。
したがって,原査定の拒絶理由を検討してもその理由によって拒絶すべきものとすることはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2018-12-14 
出願番号 特願2016-68954(P2016-68954)
審決分類 P 1 8・ 4- WY (G06F)
P 1 8・ 121- WY (G06F)
P 1 8・ 537- WY (G06F)
最終処分 成立  
前審関与審査官 後藤 彰  
特許庁審判長 辻本 泰隆
特許庁審判官 山崎 慎一
仲間 晃
発明の名称 コンピューティングデバイス、コンピューティングシステム、方法、データ処理システム、非一時的な機械可読媒体、およびプログラム  
代理人 龍華国際特許業務法人  

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ