• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 G06F
審判 査定不服 2項進歩性 取り消して特許、登録 G06F
管理番号 1348053
審判番号 不服2017-19097  
総通号数 231 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-03-29 
種別 拒絶査定不服の審決 
審判請求日 2017-12-22 
確定日 2019-02-12 
事件の表示 特願2015-191057「持続性記憶装置を管理する方法およびシステム、ならびに非一時的コンピュータ読み取り可能プログラム」拒絶査定不服審判事件〔平成28年 5月 9日出願公開、特開2016- 71893、請求項の数(17)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯

本願は,平成27年9月29日(パリ条約による優先権主張2014年9月30日,米国)の出願であって,平成28年10月21日付けで拒絶の理由が通知され,平成29年3月27日に手続補正書が提出され,同年8月23日付けで拒絶査定(謄本送達日同年8月29日。以下「原査定」という。)がなされ,これに対して同年12月22日に審判請求がなされ,平成30年8月9日付けで当審により拒絶の理由が通知され,同年11月20日に手続補正書が提出されたものである。


第2 原査定の概要

原査定の概要は次のとおりである。

1.(進歩性)この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)

●理由1(進歩性)について

・請求項 1-20
・引用文献等 1-6

＜引用文献等一覧＞
1.特表2014-515537号公報
2.特開2010-079486号公報
3.特開2003-058432号公報
4.米国特許出願公開第2010/0122148号明細書
5.特開2011-040146号公報
6.特開2009-205578号公報


第3 本願発明

本願請求項1乃至17に係る発明(以下「本願発明1」乃至「本願発明17」という。)は,平成30年11月20日の手続補正によって補正された特許請求の範囲の請求項1乃至17に記載された,次のとおりのものと認める。

「 【請求項1】
持続性記憶装置を管理する方法であって、方法は、
記憶機器内の制御モジュールが、事前読み取り要求のためのページを選択するステップを備え、前記ページは前記持続性記憶装置内に位置し、前記制御モジュールは前記持続性記憶装置に対して動作的に接続され、および前記持続性記憶装置は前記記憶機器内に位置し、前記方法はさらに、
前記制御モジュールが、前記事前読み取り要求を前記ページに対して発するステップと、
前記事前読み取り要求に応答し、前記ページ上に記憶されたデータについてのビットエラー値(BEV)を受け取るステップと、
前記ページについてのBEV閾値(T)を取得するステップとを備え、Tは、前記ページに関連付けられたプログラム/消去サイクル値と前記ページ上に記憶された前記データの保持時間とを使用して判定され、方法はさらに、
前記BEVがTよりも大きいという第1の判定を行なうステップを備え、
方法はさらに、前記第1の判定に基づき、
mページを識別するステップを備え、前記mページはページの集合であり、前記ページは前記ページの集合内にあり、方法はさらに、
前記mページを将来の動作において割り当て不可能として設定するステップを備え、
前記保持時間は、前記データが前記ページに書き込まれた第1の時間、および前記事前読み取り要求に関連付けられた第2の時間を使用して判定され、
前記第1の時間は、メモリ内のインメモリデータ構造から取得され、前記メモリは制御モジュール内に置かれる、方法。
【請求項2】
前記ページ上の前記データはエラー修正コードを使用して修正可能であるという第2の判定を行なうステップをさらに備え、方法はさらに、
前記第2の判定に基づき、
前記ページ上の前記データが新しい割り当て可能な持続性記憶装置内のページに書き込まれるようにスケジューリングするステップを備える、請求項1に記載の方法。
【請求項3】
前記スケジューリングするステップの後に、
ガーベジコレクション動作の一部として、前記ページ上の前記データを前記新しい割り当て可能なページに対して書き込むステップをさらに備える、請求項2に記載の方法。
【請求項4】
前記第1の判定を行なった後に、前記ページ上の前記データはエラー修正コードを使用して修正可能でないという第2の判定を行なうステップをさらに備え、方法はさらに、
前記第2の判定に基づき、RAID修正機構を使用して前記ページ上の前記データを事前に修正する第3の判定を行なうステップを備える、請求項1に記載の方法。
【請求項5】
前記第3の判定では、前記持続性記憶装置内の少なくとも1つの他のページのBEVが考慮され、前記ページおよび前記少なくとも1つの他のページは、RAIDストライプの一部である、請求項4に記載の方法。
【請求項6】
将来の動作は、書き込み動作とガーベジコレクション動作とからなるグループから選択される少なくとも1つを含む、請求項1に記載の方法。
【請求項7】
前記BEVは、前記ページ内の誤ったビットの割合を指定する、請求項1に記載の方法。
【請求項8】
前記BEVは、前記ページ内の誤ったビットの数を指定する、請求項1に記載の方法。
【請求項9】
前記BEVは、エラー修正コードを使用して判定される、請求項1に記載の方法。
【請求項10】
前記ページは、前記持続性記憶装置内の固体メモリモジュール上に位置し、前記固体メモリモジュールはマルチレベルセル(MLC)を含む、請求項1に記載の方法。
【請求項11】
前記プログラム/消去サイクル値は、プログラム/消去値範囲である、請求項1に記載の方法。
【請求項12】
システムであって、
記憶モジュール制御部と持続性記憶装置とを含む記憶モジュールと、
前記記憶モジュールおよびクライアントに対して動作的に接続される制御モジュールとを備え、
前記制御モジュールは、
事前読み取り要求のためのページを選択するステップを行ない、前記ページは前記持続性記憶装置内に位置し、前記制御モジュールはさらに、
前記事前読み取り要求を前記ページに対して発するステップと、
前記事前読み取り要求に応答し、前記ページ上に記憶されたデータについてのビットエラー値(BEV)を受け取るステップと、
前記ページについてのBEV閾値(T)を取得するステップとを行ない、Tは、前記ページに関連付けられたプログラム/消去サイクル値と前記ページ上に記憶された前記データの保持時間とを使用して判定され、前記制御モジュールはさらに、
前記BEVがTよりも大きいという第1の判定を行なうステップを行ない、前記制御モジュールはさらに、
前記第1の判定に基づき、
mページを識別するステップを行ない、前記mページはページの集合であり、前記ページは前記ページの集合内にあり、前記制御モジュールはさらに、
前記mページを将来の動作において割り当て不可能として設定するステップを行ない、
前記制御モジュールはメモリを含み、前記メモリは、前記持続性記憶装置内に記憶されたすべてのデータについての発生時間と複数のエントリーとを含むインメモリデータ構造を含み、前記複数のエントリーの各々は、複数のBEV閾値のうちの1つ、複数のP/Eサイクル値のうちの1つ、および複数の保持時間のうちの1つを含み、
前記BEV閾値を取得するステップは、前記インメモリデータ構造において参照を行なうステップを含み、
前記ページ上に記憶された前記データについての前記保持時間は、前記ページ上に記憶された前記データについての発生時間を使用して、前記メモリから判定される、システム。
【請求項13】
前記持続性記憶装置はフラッシュメモリを含み、前記ページは前記フラッシュメモリ内に位置する、請求項12に記載のシステム。
【請求項14】
前記制御モジュールはさらに、
前記ページ上の前記データはエラー修正コードを使用して修正可能であるという第2の判定を行なうステップをさらに行ない、前記制御モジュールはさらに、
前記第2の判定に基づき、
前記ページ上の前記データが新しい割り当て可能な持続性記憶装置内のページに書き込まれるようにスケジューリングするステップを行ない、
前記スケジューリングするステップの後に、ガーベジコレクション動作の一部として、前記ページ上の前記データを前記新しい割り当て可能なページに対して書き込むステップを行なう、請求項12に記載のシステム。
【請求項15】
前記制御モジュールはさらに、
前記第1の判定を行なった後に、前記ページ上の前記データはエラー修正コードを使用して修正可能でないという第2の判定を行なうステップを行ない、
前記第2の判定に基づき、RAID修正機構を使用して前記ページ上の前記データを事前に修正する第3の判定を行なうステップを行なう、請求項12に記載のシステム。
【請求項16】
前記第3の判定では、前記持続性記憶装置内の少なくとも1つの他のページのBEVが考慮され、前記ページおよび前記少なくとも1つの他のページは、RAIDストライプの一部である、請求項15に記載のシステム。
【請求項17】
コンピュータ読み取り可能プログラムであって、前記コンピュータ読み取り可能プログラムがコンピュータプロセッサによって実行されると、前記コンピュータプロセッサは、
記憶機器内の制御モジュールによって、事前読み取り要求のためのページを選択し、前記ページは持続性記憶装置内に位置し、前記制御モジュールは前記持続性記憶装置に対して動作的に接続され、および前記持続性記憶装置は前記記憶機器内に位置し、前記コンピュータプロセッサはさらに、
前記制御モジュールによって、前記事前読み取り要求を前記ページに対して発し、
前記事前読み取り要求に応答し、前記ページ上に記憶されたデータについてのビットエラー値(BEV)を受け取り、
前記ページについてのBEV閾値(T)を取得し、Tは、前記ページに関連付けられたプログラム/消去サイクル値と前記ページ上に記憶された前記データの保持時間とを使用して判定され、前記コンピュータプロセッサはさらに、
前記BEVがTよりも大きいという第1の判定を行ない、
前記第1の判定に基づき、
mページを識別し、前記mページはページの集合であり、前記ページは前記ページの集合内にあり、前記コンピュータプロセッサはさらに、
前記mページを将来の動作において割り当て不可能として設定し、
前記保持時間は、前記データが前記ページに書き込まれた第1の時間、および前記事前読み取り要求に関連付けられた第2の時間を使用して判定され、
前記第1の時間は、メモリ内のインメモリデータ構造から取得され、前記メモリは制御モジュール内に置かれる、プログラム。」


第4 引用文献,引用発明等

1 引用文献1に記載された事項及び引用発明
原査定の拒絶の理由において引用した,本願の第一国出願前に既に公知である引用文献1,特表2014-515537号公報(平成26年6月30日公表。)には,関連する図面と共に,次の事項が記載されている。(下線は説明のため当審で付加。以下同様。)

A 「【0012】
図1は、本開示の1つまたは複数の実施形態による少なくとも1つのメモリシステム104を含むコンピューティングシステム100の機能ブロック図である。メモリシステム104は、たとえばソリッドステートドライブ(SSD)であってよく、物理ホストインタフェース106、メモリシステムコントローラ108(たとえばプロセッサおよび/またはその他の制御回路)、および1つまたは複数のメモリデバイス110-1?110-N(たとえばNANDフラッシュデバイスなどのソリッドステートメモリデバイス)が含まれうる。これにより、メモリシステム104のストレージボリュームが提供される。」

B 「【0017】
メモリデバイス110-1?110-Nには、たとえば、いくつかの物理ページを含むいくつかのブロックへのグループ化が可能ないくつかのメモリセルが含まれうる。メモリセルのプレーンにいくつかのブロックを含めることができ、1つのアレイにいくつかのプレーンが含まれうる。一例として、1つのメモリデバイスは、1ページ当たり4320バイト(B)のデータ、1ブロック当たり128ページ、1プレーン当たり2048ブロック、および1デバイス当たり16プレーンを含むことができる。
【0018】
動作時には、メモリシステムのメモリデバイス(たとえばシステム104のメモリデバイス110-1?110-N)に対し、1ページのデータとしてデータの書き込みおよび/または読み出しを実行することができる。そのような1ページのデータはメモリシステムのデータ転送サイズと呼ぶことができる。ホスト(たとえばホスト102)との間でデータをセクター単位で転送することができる。そのような1セクターのデータはホストのデータ転送サイズと呼ぶことができる。」

C 「【0058】
図6に示す例において、コントローラ608は、メモリ管理コンポーネント613およびメモリ制御コンポーネント611を備える。メモリ管理コンポーネント613は、ウエアレベリング(たとえばガーベジコレクションおよび/または再使用)、エラー検出および/または訂正、ブロック除外など、メモリデバイス610-1?610-Nに関する各種のメモリ管理機能と関連づけられたコンポーネント(たとえば回路および/またはファームウェア)を含む。メモリ管理コンポーネント613は、ホストコマンド(たとえば、ホストインタフェース606を介してホストから受信するコマンド)を解析および/またはフォーマットして、複数のデバイスコマンド(たとえばメモリデバイス610-1?610-Nの操作に関連したコマンド)に変換することができる。メモリ管理コンポーネント613は、(たとえば各種のメモリ管理機能を達成する目的で)デバイスコマンドを生成することもできる。メモリ管理コンポーネント613は、メモリ制御コンポーネント611にデバイスコマンドを与えるように構成される。
【0059】
メモリ制御コンポーネント611は、いくつかのメモリデバイス610-1?610-Nに対するデータの書き込み、メモリデバイス610-1?610-Nからのデータの読み出し、およびメモリデバイス610-1?610-N内のデータ(たとえば複数のブロック)の消去に関連したメモリ動作を制御するように構成される。それらのメモリ動作は、ホストコマンド(たとえばホストインタフェース606を介してコントローラ608に送られたホストコマンド)に基づく動作(たとえば読み出しおよび/または書き込み)であってよく、ならびに/または(たとえばウエアレベリング、エラー検出および/または訂正などに関連して)制御コンポーネント611および/もしくはメモリ管理コンポーネント613によって開始される内部的に生成されたデバイスコマンドに基づくものであってよい。
【0060】
制御コンポーネント611に結合されたメモリデバイス610-1?610-Nは、図1で説明したデバイス110-1?110-Nなどの不揮発性メモリデバイスであってよい。図6に示す例において、メモリデバイス610-1?610-Nは、NANDフラッシュメモリデバイスである。上述のように、メモリデバイス610-1?610-N内のメモリセルをいくつかの物理ページと関連づけ、それらの物理ページを有するいくつかのブロックに編成することができる。」

D 「【0062】
メモリ管理コンポーネント613は、いくつかの管理テーブル615を備える。テーブル615には、メモリデバイス610-1?610-Nに関連した各種の情報を保持することができる。たとえば、デバイス610-1?610-N内のブロックに関するブロックエイジおよび/またはブロック消去回数に関する情報をテーブル615に含めることができる。また、メモリデバイス610-1?610-Nと関連づけられたブロックおよび/またはページに関連するエラー履歴に関する情報をテーブル615に含めることができる。たとえば、テーブル615は、デバイス610-1?610-Nに関連したいくつかのエラー数(たとえば書き込み動作エラー数、読み出しビットエラー数、読み出し動作エラー数および/または消去エラー数を含む各種エラー数)を保持することができる。書き込み動作エラーは、実行が失敗した書き込み動作(たとえばホスト開始またはデバイス開始による動作)を指す。読み出し動作エラーは、実行が失敗した読み出し動作(たとえばホスト開始またはデバイス開始による動作)を指す。読み出しビットエラーは、結果的にデータ(たとえばページ)の読み出しに関連したいくつかのエラービットが検出される読み出し動作を指すことができる。上述のように、いくつかの検出エラーには、エラー訂正コンポーネント(たとえば619)によって訂正可能な場合と訂正不可能な場合がある。検出エラーの数がエラー訂正コンポーネント(たとえば619)によって訂正可能なエラー数の閾値を超える場合、そのビットエラーは訂正不可能ビットエラーと呼ばれる。テーブル615は、メモリデバイス610-1?610-Nと関連づけられたブロックに発生した訂正可能および/または訂正不可能な読み出しビットエラーの数を保持することができる。テーブル615には、LBAテーブルなどの各種テーブルを含めることもできる。」

E 「【0064】
いくつかの実施形態において、コントローラ608は、ホストインタフェース606とメモリデバイス610-1?610-Nとの間で転送されるデータの完全性を維持しながら、読み出しおよび書き込み動作など、各種の動作に関連したエラー発生(たとえばビットエラーおよび/または動作エラー)の動的な検出および回復を行うように構成される。コントローラ608は、将来の訂正不可能エラーを防止するために障害メモリリソース(たとえばページ、ブロック、および/またはデバイス610-1?610-N)を利用から除外するように構成される。」

上記記載事項A乃至Eにより,引用文献1には次の発明(以下「引用発明」という。)が記載されているといえる。

「物理ホストインタフェース,メモリシステムコントローラ,および1つまたは複数のNANDフラッシュデバイスなどのソリッドステートメモリデバイスが含むメモリシステムであって,
前記メモリデバイスには,たとえば,いくつかの物理ページを含むいくつかのブロックへのグループ化が可能ないくつかのメモリセルが含まれ,1つのメモリデバイスは,1ページ当たり4320バイト(B)のデータ,1ブロック当たり128ページ,1プレーン当たり2048ブロック,および1デバイス当たり16プレーンを含み,
動作時には,前記メモリシステムの前記メモリデバイスに対し,1ページのデータとしてデータの書き込みおよび/または読み出しを実行することができ,
前記メモリシステムコントローラは,メモリ管理コンポーネントおよびメモリ制御コンポーネントを備え,
前記メモリ管理コンポーネントは,前記メモリデバイスに関する各種のメモリ管理機能と関連づけられたコンポーネントを含み,
前記メモリ制御コンポーネントは,前記メモリデバイスに対するデータの書き込み,データの読み出し,およびデータの消去に関連したメモリ動作を制御するように構成され,それらのメモリ動作は,ホストコマンドに基づく読み出しおよび/または書き込みであり,
メモリデバイス内のメモリセルをいくつかの物理ページと関連づけ,それらの物理ページを有するいくつかのブロックに編成することができ,
前記メモリ管理コンポーネントは,いくつかの管理テーブルを備え,前記テーブルには,メモリデバイス内のブロックに関するブロックエイジおよび/またはブロック消去回数に関する情報を含めることができ,メモリデバイスに関連したいくつかのエラー数を保持することができ,
読み出しビットエラーは,結果的にページの読み出しに関連したいくつかのエラービットが検出される読み出し動作を指すことができ,
検出エラーの数がエラー訂正コンポーネントによって訂正可能なエラー数の閾値を超える場合,そのビットエラーは訂正不可能ビットエラーと呼ばれ,前記テーブルは,メモリデバイスと関連づけられたブロックに発生した訂正可能および/または訂正不可能な読み出しビットエラーの数を保持することができ,
前記コントローラは,読み出しおよび書き込み動作など,各種の動作に関連したエラー発生の動的な検出および回復を行うように構成され,将来の訂正不可能エラーを防止するために障害メモリリソースであるブロックを利用から除外するように構成される
メモリシステム。」

2 引用文献2に記載された事項
原査定の拒絶の理由において引用した,本願の第一国出願前に既に公知である引用文献2,特開2010-79486号公報(平成22年4月8日公開。)には,関連する図面と共に,次の事項が記載されている。

F 「【0018】
ここで半導体記録装置の物理ブロックの書き換え回数を計数し、物理ブロックの書き換え回数の増加に伴って前記警告ブロックとして判定するエラー訂正数の閾値を増加させる書き換え回数管理手段を更に具備するようにしてもよい。」

G 「【0021】
また、書き換え回数管理手段により、半導体記録装置の物理ブロックの書き換え回数を計数し、書き換え回数の増加に従い、警告ブロックと判定するエラー訂正数の閾値を増加すれば、書き換え回数が増加していった場合にも警告ブロックを適切に登録することができる。」

H 「【0039】
次に警告ブロックの判定及び登録について説明する。この処理はリードコマンドに応じて物理ブロックからデータを読み出す毎に行われる。図8は、警告ブロックの判定に関するフローであり、各ステップについて、以下詳細に説明する。
(S1)データ読み出し手段6により1つの物理ブロックから読み出されたデータにエラーがあれば、ECC訂正手段7でECC訂正し、物理ブロック当たりのエラー訂正数を計数する。
(S2)物理ブロック当たりのエラー訂正数を、エラー訂正数閾値REF#CorNumと比較する。エラー訂正数がこのエラー訂正数閾値以下であれば、警告ブロックとせずに処理を終了する。
(S3)物理ブロック当たりのエラー訂正数がREF#CorNum以上であれば、警告ブロックの候補とする。
(S4)当該物理ブロックを警告ブロック候補とした場合、警告ブロックテーブルに既に登録済みの警告ブロック数と、登録可能警告ブロック数とを比較する。
(S5)(登録済みの警告ブロック数)＜(登録可能警告ブロック数)の場合、警告ブロック候補をテーブルに警告ブロックとして登録して処理を終える。
(S6)テーブルには1ブロックづつ登録するので、S5の不等式が成り立たなければ、登録済みの警告ブロック数は登録可能警告ブロック数と等しい。この場合テーブルに登録済みの警告ブロックの中で、エラー訂正数の最小値(Min#Num)のブロックを求め、その最小値Min#Numと登録候補の警告ブロックのエラー訂正数とを比較する。
(S7)警告ブロック候補のエラー訂正数がMin#Numより大きい場合は、警告ブロック候補を警告ブロックとして警告ブロックテーブルに登録する。そしてエラー訂正数の最小値の警告ブロックは警告ブロックテーブルから解除して処理を終える。警告ブロック候補のエラー訂正数が最小値Min#Num以下であれば、警告ブロック候補を警告ブロックテーブルに登録することなく処理を終える。」

上記F乃至Hの記載事項から,引用文献2には次のような技術的事項(以下,「技術的事項2」という。)が記載されているといえる。

「半導体記録装置の物理ブロックの書き換え回数を計数し,警告ブロックとして判定するエラー訂正数の閾値を増加させる書き換え回数管理手段具備し,前記書き換え回数管理手段により,半導体記録装置の物理ブロックの書き換え回数を計数し,書き換え回数の増加に従い,警告ブロックと判定するエラー訂正数の閾値を増加し,
データ読み出し手段により1つの物理ブロックから読み出されたデータにエラーがあれば,ECC訂正手段でECC訂正し,物理ブロック当たりのエラー訂正数を計数し,物理ブロック当たりのエラー訂正数がREF#CorNum以上であれば,警告ブロックの候補とすること。」

3 引用文献3に記載された事項
原査定の拒絶の理由において引用した,本願の第一国出願前に既に公知である引用文献3,特開2003-58432号公報(平成15年2月28日公開。)には,関連する図面と共に,次の事項が記載されている。

I 「【0035】図1に基づいて前記記憶情報検証処理動作について全体的に説明する。記憶情報検証処理動作の開始が指示されると、MPU11は、フラッシュインタフェース回路12を介してフラッシュメモリ2に読み出し制御情報を供給させ、フラッシュメモリ2から所定の単位領域BLKのセクタデータSnと管理情報Mnをリードしてデータバッファ3へ格納する。これと共に、MPU11はECC回路14に、前記リードしたセクタデータMnに対して、対応するECCコードに基づくエラーチェックを実行させる(図1の経路(1)参照)。
【0036】次にMPU11は、ECC回路14からエラーチェック結果を読み取る(図1の経路(2)参照)。ECC回路14でエラーが検出された場合には、MPU11はリードしたセクタデータに対応する管理情報Mnに含まれるエラー発生回数を基に今回までに発生したエラー回数が、モードレジスタ25が保有する所定回数を超えたか否かを判定する。所定回数とは、例えば前記パラメータ領域32が保持する回数データが示す回数であって、その回数データはフラッシュメモリコントローラ4の初期化動作でモードレジスタ25にイニシャルロードされる。或はMPU11は、ECC回路14で検出したエラービット数がモードレジスタ25が保有する所定ビット数を超えたか否かを判定する。所定ビット数とは、例えば前記パラメータ領域32が保持するビット数データが示す数であって、そのビット数データはフラッシュメモリコントローラ4の初期化動作でモードレジスタ25にイニシャルロードされる。当然、このビット数データが示すエラービット数はECC回路14で訂正可能なエラービット数の最大値以下である。MPU11が、データバッファ3に格納されているデータに対し、エラー訂正を行った後、エラー発生回数又はエラービット数がモードレジスタのイニシャルロード値以下の場合には同一場所に書き戻す(図1の経路(3))。エラー発生回数またはエラービット数がモードレジスタのイニシャルロード値を超えた場合には代替先へ書き戻す(図1の経路(4))。データの書き戻しに際してフラッシュインタフェース回路12は書き込み制御情報をフラッシュメモリ2に与える。
【0037】図3には前記記憶情報検証処理の起動手順を例示する。電源投入時、フラッシュメモリコントローラ4が初期化される(S1)。初期化動作では、例えば、フラッシュメモリ2のパラメータセクタ32に保持されているパラメータが前記モードレジスタ25にイニシャルロードされる。次に電源投入時に記憶情報検証処理を行なう否かを前記モードレジスタ25の第1イネーブルビットの値に基づいて判定する(S2)。
【0038】電源投入時に記憶情報検証処理を行なわない場合には、ホストコンピュータからメモリカードアクセスの為のホストコマンドが発行されているか否かを判定し(S3)、発行されていればそのコマンドを処理して(S4)、再びステップS3に戻る。
【0039】ステップS3においてホストコマンド発行されていなければ、一定時間毎に記憶情報検証処理を行なうか否かを第2イネーブルビットの値に基づいて判定する(S5)。一定時間毎に記憶情報検証処理を行なう場合には、アイドル時間に累計を計測する(S6)。即ち、MPU11のタイマ26を用いて、MPU11がホストコマンドを実行していない時間を計測する。累積したアイドル時間が設定時間、即ちモードレジスタ25にイニシャルロードされた時間情報が示す時間を超えたか否かを判定し(S7)、超えたとき、タイマで累積されたアイドル時間をクリアした後(S8)、記憶情報検証処理を行なう(S9)。前記ステップS2で第1イネーブルビットがイネーブルのときは、先ず最初に記憶情報検証処理が行われる(S9)。」

上記Iの記載事項から,引用文献3には次のような技術的事項(以下,「技術的事項3」という。)が記載されているといえる。

「記憶情報検証処理動作の開始が指示されると,MPUは,フラッシュインタフェース回路を介してフラッシュメモリに読み出し制御情報を供給させ,前記フラッシュメモリから所定の単位領域BLKのセクタデータと管理情報をリードしてデータバッファへ格納すると共に,前記MPUはECC回路に,前記リードしたセクタデータに対して,対応するECCコードに基づくエラーチェックを実行させ,
ECC回路で検出したエラービット数がモードレジスタが保有する所定ビット数を超えたか否かを判定し,
フラッシュメモリのパラメータセクタに保持されているパラメータが前記モードレジスタにイニシャルロードされ,
MPUがホストコマンドを実行していない時間を計測し,累積したアイドル時間が設定時間,即ち前記モードレジスタにイニシャルロードされた時間情報が示す時間を超えたか否かを判定すること。」


第5 対比・判断

1 本願発明1について
(1) 対比
本願発明1と引用発明とを対比する。
(あ)引用発明の「NANDフラッシュデバイスなどのソリッドステートメモリデバイス」,「メモリシステム」,「メモリシステムコントローラ」はそれぞれ,本願発明1の「持続性記憶装置」,「記憶機器」,「制御モジュール」に相当する。

(い)引用発明の「メモリデバイス」は,「いくつかの物理ページを含むいくつかのブロックへのグループ化が可能ないくつかのメモリセルが含まれ,1つのメモリデバイスは,1ページ当たり4320バイト(B)のデータ,1ブロック当たり128ページ,1プレーン当たり2048ブロック,および1デバイス当たり16プレーンを含」むことから,本願発明1の「前記ページは前記持続性記憶装置内に位置」することとは,“前記ページは前記持続性記憶装置内に位置”する点で一致する。

(う)引用発明の「メモリデバイス」は,「動作時には,前記メモリシステムの前記メモリデバイスに対し,1ページのデータとしてデータの書き込みおよび/または読み出しを実行すること」ができ,「メモリシステムコントローラ」の「メモリ制御コンポーネント」は,「前記メモリデバイスに対するデータの書き込み,データの読み出し,およびデータの消去に関連したメモリ動作を制御するように構成され」ていることから,本願発明1の「記憶機器内の制御モジュールが、事前読み取り要求のためのページを選択するステップを備え」ることとは,下記の点(相違点1)で異なるものの,“記憶機器内の制御モジュールが,ページを選択するステップを備え”る点で一致する。

(え)引用発明の「メモリシステムコントローラ」は,「NANDフラッシュデバイスなどのソリッドステートメモリデバイス」との「データの書き込み,データの読み出し,およびデータの消去に関連したメモリ動作」を行うものであるから,「NANDフラッシュデバイスなどのソリッドステートメモリデバイス」と“動作的に接続され”ているといい得,さらに当該「NANDフラッシュデバイスなどのソリッドステートメモリデバイス」は,「メモリデバイス」内に位置しているといえることから,上記(い)及び(う)での検討も踏まえれば,引用発明と本願発明1とは,“記憶機器内の制御モジュールが,ページを選択するステップを備え,前記ページは前記持続性記憶装置内に位置し,前記制御モジュールは前記持続性記憶装置に対して動作的に接続され,および前記持続性記憶装置は前記記憶機器内に位置”するものである点で一致する。

(お)引用発明の「メモリ管理コンポーネント」に備えられる,「管理テーブル」には,「メモリデバイスに関連したいくつかのエラー数を保持」することができ,引用発明は「メモリデバイス内のメモリセルをいくつかの物理ページと関連づけ,それらの物理ページを有するいくつかのブロックに編成することができ」るものである。また「読み出しビットエラーは,結果的にページの読み出しに関連したいくつかのエラービットが検出される読み出し動作を指すことができ」るものであることから,当該「読み出しビットエラー」は,本願発明1の「ビットエラー値(BEV)」といい得,引用発明と本願発明1の「前記ページについてのBEV閾値(T)を取得するステップとを備え、Tは、前記ページに関連付けられたプログラム/消去サイクル値と前記ページ上に記憶された前記データの保持時間とを使用して判定され」ることとは,下記の点(相違点2)で異なるものの,“前記ページ上に記憶されたデータについてのビットエラー値(BEV)を受け取るステップ”を備える点で一致する。

(か)引用発明は,「検出エラーの数がエラー訂正コンポーネントによって訂正可能なエラー数の閾値を超える場合,そのビットエラーは訂正不可能ビットエラーと呼ばれ,前記テーブルは,メモリデバイスと関連づけられたブロックに発生した訂正可能および/または訂正不可能な読み出しビットエラーの数を保持することができ」るとと共に,「前記コントローラは,読み出しおよび書き込み動作など,各種の動作に関連したエラー発生の動的な検出および回復を行うように構成され,将来の訂正不可能エラーを防止するために障害メモリリソースであるブロックを利用から除外するように構成」ている。上記「訂正可能なエラー数の閾値」は,本願発明1の「前記ページについてのBEV閾値(T)」と,「ビットエラー値(BEV)」と比較する対象の値である点で共通する。
また,引用発明の「障害メモリリソースであるブロック」は,“ページの集合”といい得るから,本願発明1の「mページ」に相当し,引用発明の「利用から除外する」ことは,本願発明1の「将来の動作において割り当て不可能として設定する」ことと共通するから,以上総合すると,引用発明と本願発明1の「前記BEVがTよりも大きいという第1の判定を行なうステップを備え、方法はさらに、前記第1の判定に基づき、mページを識別するステップを備え、前記mページはページの集合であり、前記ページは前記ページの集合内にあり、方法はさらに、前記mページを将来の動作において割り当て不可能として設定するステップを備え」ることとは,下記の点(相違点3)で異なるものの,“前記BEVがTよりも大きいという第1の判定を行なうステップを備え,方法はさらに,前記第1の判定に基づき,mページを識別するステップを備え,前記mページはページの集合であり,前記ページは前記ページの集合内にあり,方法はさらに,前記mページを将来の動作において割り当て不可能として設定するステップを備える”点で一致する。

(き)引用発明は「メモリシステム」に係るものであるが,当該「メモリシステム」は,本願発明1の「持続性記憶装置」に相当し,また,「メモリシステムコントローラ」による「メモリ管理機能」や「各種の動作に関連したエラー発生の動的な検出および回復」といった管理を行う“方法”についても実質的に開示するものであるといえることから,引用発明と本願発明1とは,“持続性記憶装置を管理する方法”である点で共通するといえる。

(く)以上,(あ)乃至(き)の検討から,引用発明と本願発明1とは,次の一致点及び相違点を有する。

〈一致点〉
持続性記憶装置を管理する方法であって,方法は,
記憶機器内の制御モジュールが,ページを選択するステップを備え,前記ページは前記持続性記憶装置内に位置し,前記制御モジュールは前記持続性記憶装置に対して動作的に接続され,および前記持続性記憶装置は前記記憶機器内に位置し,前記方法はさらに,
前記ページ上に記憶されたデータについてのビットエラー値(BEV)を受け取るステップ
を備え,
前記BEVがTよりも大きいという第1の判定を行なうステップを備え,
方法はさらに,前記第1の判定に基づき,
mページを識別するステップを備え,前記mページはページの集合であり,前記ページは前記ページの集合内にあり,方法はさらに,
前記mページを将来の動作において割り当て不可能として設定するステップを備える
方法。

〈相違点1〉
本願発明1の「制御モジュール」が,「事前読み取り要求のための」ページを選択し,「前記事前読み取り要求を前記ページに対して発する」のに対し,引用発明の「メモリシステムコントローラ」は,単にページを選択するものであって,事前読み取り要求を当該ページに対して発するものではない点。

〈相違点2〉
本願発明1が,「ページ上に記憶されたデータについてのビットエラー値(BEV)を受け取る」のが,「前記事前読み取り要求に応答」してなされるのに対し,引用発明は,「事前読み取り要求」について特定されておらず,したがって「前記事前読み取り要求に応答」してなされるものではない点。

〈相違点3〉
本願発明1が,「ページについてのBEV閾値(T)を取得」し,当該「Tは、前記ページに関連付けられたプログラム/消去サイクル値と前記ページ上に記憶された前記データの保持時間とを使用して判定」され,「前記保持時間は、前記データが前記ページに書き込まれた第1の時間、および前記事前読み取り要求に関連付けられた第2の時間を使用して判定」され,さらに「前記第1の時間は、メモリ内のインメモリデータ構造から取得され、前記メモリは制御モジュール内に置かれる」のに対し,引用発明の「閾値」(T)は,「エラー訂正コンポーネントによって訂正可能なエラー数の閾値」であって,「前記ページに関連付けられたプログラム/消去サイクル値と前記ページ上に記憶された前記データの保持時間とを使用して判定」されるものではなく,「前記保持時間」は,「前記データが前記ページに書き込まれた第1の時間、および前記事前読み取り要求に関連付けられた第2の時間を使用して判定」され,さらに「前記第1の時間」は、「メモリ内のインメモリデータ構造から取得され、前記メモリは制御モジュール内に置かれる」ものではない点。

(2) 相違点についての判断
事案に鑑み,先に相違点3について検討する。
上記引用文献2及び引用文献3(特に上記記載事項F乃至Iの下線部)には,技術的事項2及び3が記載されているものの,「ページについてのBEV閾値(T)を取得」し,当該「Tは、前記ページに関連付けられたプログラム/消去サイクル値と前記ページ上に記憶された前記データの保持時間とを使用して判定」され,「前記保持時間は、前記データが前記ページに書き込まれた第1の時間、および前記事前読み取り要求に関連付けられた第2の時間を使用して判定」され,さらに「前記第1の時間は、メモリ内のインメモリデータ構造から取得され、前記メモリは制御モジュール内に置かれる」ことは記載も示唆もされておらず,当該事項は当業者にとって自明な事項でもない。
したがって,上記その余の相違点について判断するまでもなく,本願発明1は,当業者であっても,引用発明及び引用文献2乃至3に記載された技術的事項に基づいて容易に発明できたものとはいえない。

2 本願発明12及び17について
本願発明12及び17は,本願発明1と概ねカテゴリー表現のみ異なる発明であり,本願発明1と同様の理由により,当業者であっても引用発明及び引用文献2乃至3に記載された技術的事項に基づいて容易に発明できたものとはいえない。

3 本願発明2乃至11,13乃至16について
本願発明2乃至11は請求項1を直接もしくは間接的に引用するものであり,本願発明13乃至16は本願発明12を直接もしくは間接的に引用するものであって,本願発明1の上記相違点3に係る構成と同一の構成を備えるものであるから,本願発明1と同じ理由により,当業者であっても引用発明及び引用文献2乃至3に記載された技術的事項に基づいて容易に発明できたものとはいえない。


第6 原査定についての判断

平成30年11月20日付けの手続補正により,補正後の請求項1乃至17は,上記相違点3に係る技術的事項を有するものとなった。当該事項は,原査定における引用文献1乃至3のほか,引用文献4乃至6にも記載されておらず,本願の第一国出願前における周知技術でもないので,本願発明1乃至17は,当業者であっても,原査定における引用文献1乃至6に基づいて容易に発明できたものではない。したがって,原査定を維持することはできない。


第7 当審拒絶理由について

＜特許法36条6項2号について＞
当審から,請求項1乃至11,13乃至15及び17乃至20の,「前記ページ上に記憶された前記データの保持時間」につき構成が不明確であるとの拒絶の理由を通知しているが,平成30年11月20日付けの手続補正において,上記,「第3 本願発明」の項に掲げたとおりに補正された結果,この拒絶の理由は解消した。
当審から,請求項16の,「BEV値を取得するステップ」につき構成が不明確であるとの拒絶理由を通知しているが,平成30年11月20日付けの手続補正において,上記,「第3 本願発明」の項に掲げたとおりに補正された結果,この拒絶の理由は解消した。


第8 むすび

以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2019-01-28 
出願番号 特願2015-191057(P2015-191057)
審決分類 P 1 8・ 121- WY (G06F)
P 1 8・ 537- WY (G06F)
最終処分 成立  
前審関与審査官 酒井 恭信  
特許庁審判長 辻本 泰隆
特許庁審判官 須田 勝巳
山崎 慎一
発明の名称 持続性記憶装置を管理する方法およびシステム、ならびに非一時的コンピュータ読み取り可能プログラム  
代理人 特許業務法人深見特許事務所  

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ