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審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G11C |
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管理番号 | 1348151 |
審判番号 | 不服2017-14619 |
総通号数 | 231 |
発行国 | 日本国特許庁(JP) |
公報種別 | 特許審決公報 |
発行日 | 2019-03-29 |
種別 | 拒絶査定不服の審決 |
審判請求日 | 2017-10-03 |
確定日 | 2019-01-16 |
事件の表示 | 特願2014-256552「ワード線アドレス・スキャン」拒絶査定不服審判事件〔平成27年 6月25日出願公開、特開2015-118728〕について、次のとおり審決する。 |
結論 | 本件審判の請求は、成り立たない。 |
理由 |
1.手続の経緯 本願は,平成26年12月18日(パリ条約による優先権主張2013年12月18日(以下,「優先日」という。),米国)に出願された特許法第36条の2第1項の規定による特許出願であって,平成26年12月24日付けで翻訳文が提出されると共に手続補正がなされ,平成28年11月16日付けの拒絶理由通知に対して平成29年2月1日付けで意見書が提出されると共に手続補正がなされたが,平成29年6月26日付けで拒絶査定がなされ,これに対して平成29年10月3日に拒絶査定不服審判の請求がなされたものである。 2.本願発明 本願の請求項1に係る発明(以下,「本願発明」という。)は,平成29年2月1日付けの手続補正により補正された特許請求の範囲の請求項1に記載された事項により特定される次のとおりのものである。 「 【請求項1】 メモリ・アレイ用のアドレス・デコーダの機能を検査するワード線アドレス・スキャン・システムであって, 前記ワード線アドレス・スキャン・システムは, 前記メモリ・アレイに関連するアドレスを受信し,デコードするように構成されたアドレス・デコーダと, デコードそのものを試験する必要なく,1または複数のデコーダ出力のスイッチングを検出するように構成されたワード線アドレス・スキャンと, を具え, 前記ワード線アドレス・スキャンは,前記メモリ・アレイのワード線の端に結合される,または,分割したワード線構造の場合,サブ・ワード線の端に結合される高電圧ワード線アドレス・スキャンであり, 前記アドレス・デコーダ,前記アドレス・デコーダの出力に結合されるワード線ドライバ,または,前記メモリ・アレイの前記ワード線における異常を検出するように構成される, ワード線アドレス・スキャン・システム。」 3.原査定の拒絶の理由 原査定の拒絶の理由は,この出願の請求項1に係る発明は,本願の優先日前に日本国内又は外国において,頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献1に記載された発明,引用文献3に記載の技術,及び引用文献2,6に記載の周知技術に基づいて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法29条2項の規定により特許を受けることができない,というものである。 引用文献1.特開昭60-224199号公報 引用文献2.特開2005-25907号公報 引用文献3.特開平2-3198号公報 引用文献4.(省略) 引用文献5.(省略) 引用文献6.特開平4-132099号公報 4.引用例 (1)引用例1 原査定の拒絶理由で引用された,本願の優先日前に頒布された刊行物である,特開昭60-224199号公報(昭和60年11月8日出願公開。以下,「引用例1」という。)には,図面とともに,以下の事項が記載されている。(下線は当審において付したものである。以下,同様。) A 「(3) 従来技術と問題点 半導体記憶装置のデコーダには,次の2つの機能が要求される。 ●1(当審注。原文は丸付き数字。以下同様に,丸付き数字は“●”を用いて表記する。) 複数の選択線のうちいずれか1本の選択線のみが選択されること(いいかえれば,必ず1本の選択線が選択されること,複数本の選択線が同時に選択されないこと) ●2 異なるアドレス信号に対しては異なる選択線が選択されること(いいかえれば,異なるアドレス信号に対して同一の選択線が複数回選択されないこと,又いかなるアドレス信号によってもそれに対応する選択線が選択され,どの選択線も全く選ばれないことがないこと)」(第1頁右下欄5?17行) B 「(4) 発明の目的 本発明はメモリセルに対するデータの書込み/読出しを行なうことなく,デコーダの機能を試験できる半導体記憶装置を実現し,上述の問題を解消することを目的とするものである。」(第2頁左上欄19行?同頁右上欄3行) C 「(5) 発明の構成 上記の目的は,アドレス信号に対応したメモリセルをメモリセルアレイの中から選択するための選択信号を発生するデコーダの出力を受け,各アドレス信号に対応した単一のデコード出力のみが発生されているか否かを判定するデコーダ機能判定回路を有することを特徴とする半導体記憶装置によって達成される。」(第2頁右上欄4?11行) D 「(6) 発明の実施例 以下図を用いて本発明の一実施例を更に詳細に説明する。第1図は本発明の一実施例である半導体記憶装置のブロック図である。図中,1はメモリセルアレイ,2はXデコーダ,3はアドレス入力バッファ,4はYデコーダ,5はセンスアンプ/ライトアンプ,6はコントロール信号発生回路,7はデコーダ機能判定回路である。 第1図に於いてメモリセルの選択は,Xデコーダ2の出力でワード線を選択し,Yデコーダ4の出力でビット線を選択することで行なわれ,データの書込み/読出しはセンスアンプ/ライトアンプ5を介して行なわれる。また,コントロール信号発生回路6は外部から与えらる,例えばライトイネーブル信号や,チップセレクト信号に応答して内部回路制御信号を発生する。本実施例に於いて,従来と異なるのはデコーダ機能判定回路7を設けた点にある。 本発明にかかるデコーダ機能判定回路7について説明するまえに第1図のXデコーダ2の構成について簡単に説明する。 第2図は,Xデコーダ2の回路構成の一例を示す図であり,WL0?WLNはワード線,21?2Nはデコード回路,Q_(1)?Q_(n)はエンハンスメント型MOSトランジスタ,Q_(D)はデプレッション型MOSトランジスタである。尚,デコード回路22?2Nの回路構成は21と同一なので図示を省略する。第2図に於いて,例えばトランジスタQ_(1)?Q_(n)のゲートに入力される信号が全て低レベルとなり,Q_(1)?Q_(n)が全てカットオフするとワード線WL0が高レベルとなって選択される。デコード回路22?2Nも21と同様に動作する。但し,Q_(1)?Q_(n)のゲートに入力されるアドレス信号は各デコード回路で異なり,同時に2本以上のワード線が選択されることがない様になっている。尚,Yデコーダ4は,入力されるアドレス信号がXデコーダ2と異なるだけで,基本的な回路構成は,Xデコーダ2と同じである。 かかるデコーダが持つべき前述●1の機能が正常に働くか否かをチェックするのが第3図に示すデコーダ機能判定回路7である。図中,T_(D0)?T_(DN)はエンハンスメント型MOSトランジスタで,T_(L)はデプレッション型MOSトランジスタ,CP_(1),CP_(2)は比較器,GはNORゲートである。 尚,WL0?WLNは,第2図のXデコーダ2の各出力が入力されることを示している。尚,T_(D0)?T_(DN)は全て同じ特性のトランジスタである。 本実施例は,トランジスタT_(D0)?T_(DN)のうちのどれか1つのみがオンしたときと,複数個オンしたときとでA点の電位が異なることを利用してデコーダの機能を試験するものである。」(第2頁右上欄12行?第3頁左上欄2行) E 「第1図 」 F 「第2図 」 G 「第3図 」 ここで,上記引用例1に記載されている事項について検討する。 ア 上記Bの「本発明はメモリセルに対するデータの書込み/読出しを行なうことなく,デコーダの機能を試験できる半導体記憶装置を実現し,上述の問題を解消することを目的とするものである。」との記載から,“メモリセルに対するデータの書込み/読出しを行なうことなく,デコーダの機能を試験できる半導体記憶装置”が読み取れ,また,上記Dの「かかるデコーダが持つべき前述●1の機能が正常に働くか否かをチェックするのが第3図に示すデコーダ機能判定回路7である。・・・尚,WL0?WLNは,第2図のXデコーダ2の各出力が入力されることを示している。」との記載から,引用例1の実施例において,デコーダ機能判定回路7によって機能が試験される「デコーダ」は,「Xデコーダ2」であるから, 引用例1には, “メモリセルに対するデータの書込み/読出しを行なうことなく,Xデコーダの機能を試験できる半導体記憶装置” が記載されていると認められる。 イ 上記Dの「第1図は本発明の一実施例である半導体記憶装置のブロック図である。図中,・・・2はXデコーダ,・・・7はデコーダ機能判定回路である。」との記載,及び上記Eで引用した第1図の記載から, “半導体記憶装置は,Xデコーダと,デコーダ機能判定回路とを具え”ること が読み取れる。 ウ 上記Dの「第2図は,Xデコーダ2の回路構成の一例を示す図であり,・・・21?2Nはデコード回路,Q_(1)?Q_(n)はエンハンスメント型MOSトランジスタ・・・である」との記載,同じく上記Dの「Q_(1)?Q_(n)のゲートに入力されるアドレス信号」との記載,及び上記Fで引用した第2図の記載から,Xデコーダ2を構成するデコード回路内のエンハンスメント型MOSトランジスタ(Q_(1)?Q_(n))のゲートにはアドレス信号が入力されていることが読み取れるから, 引用例1には, “アドレス信号が入力されるXデコーダ” が記載されていると認められる。 また,上記Cの「アドレス信号に対応したメモリセルをメモリセルアレイの中から選択するための選択信号を発生するデコーダ」との記載,上記Dの「メモリセルの選択は,Xデコーダ2の出力でワード線を選択し,Yデコーダ4の出力でビット線を選択することで行なわれ」との記載,上記Dの「第2図に於いて,例えばトランジスタQ_(1)?Q_(n)のゲートに入力される信号が全て低レベルとなり,Q_(1)?Q_(n)が全てカットオフするとワード線WL0が高レベルとなって選択される」との記載から, “アドレス信号に対応したメモリセルをメモリセルアレイの中から選択するために,選択するメモリセルのワード線を高レベルにするXデコーダ” が読み取れる。 そうすると,引用例1には, “アドレス信号が入力され,前記アドレス信号に対応したメモリセルをメモリセルアレイの中から選択するために,選択するメモリセルのワード線を高レベルにするXデコーダ” が記載されていると認められる。 エ 上記Aの「半導体記憶装置のデコーダには,次の2つの機能が要求される。 ●1(当審注。原文は丸付き数字。以下同様に,丸付き数字は“●”を用いて表記する。) 複数の選択線のうちいずれか1本の選択線のみが選択されること(いいかえれば,必ず1本の選択線が選択されること,複数本の選択線が同時に選択されないこと)」との記載,及び上記Dの「かかるデコーダが持つべき前述●1の機能が正常に働くか否かをチェックするのが第3図に示すデコーダ機能判定回路7である。」との記載から,デコーダ機能判定回路7は,“複数の選択線のうちいずれか1本の選択線のみが選択される”というデコーダの機能をチェックするものであることが読み取れる。 ここで,上記Dの「尚,WL0?WLNは,第2図のXデコーダ2の各出力が入力されることを示している。」との記載,上記Fで引用した第2図の記載,及び上記Gで引用した第3図の記載から,上記「選択線」が「ワード線」のことを指していることが読み取れ,また,上記第2図,第3図の記載に加えて,上記Eで引用した第1図の記載も併せて参酌すると,「デコーダ機能判定回路7」が,Xデコーダ2とメモリセルアレイ1との間の複数のワード線のそれぞれにゲートが接続される複数のトランジスタを有することが読み取れる。 また,上記Dの「本実施例は,トランジスタT_(D0)?T_(DN)のうちのどれか1つのみがオンしたときと,複数個オンしたときとでA点の電位が異なることを利用してデコーダの機能を試験するものである。」との記載から,「デコーダ機能判定回路7」は,トランジスタT_(D0)?T_(DN)のオン・オフを判断することで,トランジスタT_(D0)?T_(DN)のゲートに接続される“複数のワード線”のレベルをチェックしているとみることができる。 そうすると,引用例1には, “Xデコーダとメモリセルアレイとの間の複数のワード線のそれぞれにゲートが接続される複数のトランジスタを有し,複数のワード線のレベルをチェックするデコーダ機能判定回路” が記載されていると認められる。 オ 上記イ?エの検討から,引用例1には, “半導体記憶装置は, アドレス信号が入力され,前記アドレス信号に対応したメモリセルをメモリセルアレイの中から選択するために,選択するメモリセルのワード線を高レベルにするXデコーダと, 前記Xデコーダとメモリセルアレイとの間の複数のワード線のそれぞれにゲートが接続される複数のトランジスタを有し,複数のワード線のレベルをチェックするデコーダ機能判定回路とを具え”ること が記載されていると認められる。 カ 上記Dの「かかるデコーダが持つべき前述●1の機能が正常に働くか否かをチェックするのが第3図に示すデコーダ機能判定回路7である。」との記載と,上記アで検討したように,引用例1の実施例において,デコーダ機能判定回路7によって機能が正常に働くか否かをチェックされる「デコーダ」は「Xデコーダ2」であることを踏まえると, 引用例1には, “デコーダ機能判定回路は,Xデコーダが持つべき機能が正常に働くか否かをチェックするように構成される”こと が記載されていると認められる。 上記ア?カの検討から,引用例1には,次のとおりの発明(以下,「引用発明」という。)が記載されていると認められる。 「メモリセルに対するデータの書込み/読出しを行なうことなく,Xデコーダの機能を試験できる半導体記憶装置であって, 半導体記憶装置は, アドレス信号が入力され,前記アドレス信号に対応したメモリセルをメモリセルアレイの中から選択するために,選択するメモリセルのワード線を高レベルにするXデコーダと, 前記Xデコーダとメモリセルアレイとの間の複数のワード線のそれぞれにゲートが接続される複数のトランジスタを有し,複数のワード線のレベルをチェックするデコーダ機能判定回路と, を具え, 前記デコーダ機能判定回路は,前記Xデコーダが持つべき機能が正常に働くか否かをチェックするように構成される,半導体記憶装置。」 (2)引用例2 原査定の拒絶理由で引用された,本願の優先日前に頒布された刊行物である,特開2005-25907号公報(平成17年1月27日出願公開。以下,「引用例2」という。)には,図面とともに,以下の事項が記載されている。 H 「【0011】 この問題を回避するために,上記MOSFETQ11?Q16を上記サイズのまま,例えばチャネル領域の不純物濃度を高くすること等によりしきい値電圧を約0.6V程度に高くして上記リーク電流を低減させて上記読み出し動作マージンを確保する。このようなメモリセルを構成するMOSFETの高しきい値電圧に対応して,メモリセルを構成するCMOSインバータ回路に与えられる動作電圧は,VDDHのように高い電圧とされる。特に制限されないが,上記動作電圧VDDHは,約1.2Vのような電圧とされる。 【0012】 これに対して,ワード線の選択信号を形成するブラックボックスで示したデコーダは,上記素子微細化に対応して,例えば0.4Vのような低しきい値電圧のMOSFETにより構成される。このような低しきい値電圧に対応して,その動作電圧VDDは,約0.8Vのような低い電源電圧VDDとされる。つまり,デコーダ等の周辺回路は,素子微細化に伴い電源の低電圧化及びMOSFETの低しきい値電圧にされる。 (途中省略) 【0015】 ワードドライバは,NチャネルMOSFETQ5とPチャネルMOSFETQ6からなり,高電源電圧VDDHで動作するCMOSインバータ回路から構成される。このような反転増幅回路によりワードドライバが構成されるので,その入力には,ロウレベルが選択レベルであり,ハイレベルが非選択レベルであるようなレベル変換された信号が必要になる。もしも,ノアゲート回路等でデコーダを構成して,ハイレベルが選択レベルとなり,ロウレベルが非選択レベルとされるような場合,上記インバータ回路(Q1とQ2)を省略して,直接にデコーダ出力をNチャネルMOSFETQ3とNチャネルMOSFETQ4からなるレベルシフタとしてのCMOSインバータ回路に入力することができる。 【0016】 上記MOSFETQ1,Q2は,前記のように低電圧VDDで動作するものであるので,それに対応して約0.4V程度の低しきい値電圧とされる。高電源電圧VDDHで動作するレベルシフタを構成するMOSFETQ3,Q4及びワードドライバを構成するMOSFETQ5,Q6は,同じく高電源電圧VDDHで動作するメモリセルを構成するMOSFETQ11?Q16とは異なり,上記低電圧VDDで動作するMOSFETQ1,Q2と同じく低しきい値電圧のMOSFETで構成される。このような低しきい値電圧のMOSFETQ3?Q6により,レベルシフト動作とワード線の選択動作を行うようにすることにより,ワード線WL0等の選択動作を高速化することができる。 【0017】 上記のようにワードドライバをCMOSインバータ回路で構成し,その前段にインバータ形のレベルシフタを配置する構成は,低消費電力化を図る上で有益なものとなる。つまり,この実施例のようにメモリセルアレイがワード線WL0?WLnのようにn+1本からなるとき,1つのワード線が選択されて,残りn個のワード線が非選択となる。選択となるワード線のワードドライバの入力には,ロウレベルの入力信号が供給され,非選択となるワード線のワードドライバの入力には,ハイレベルの入力信号が供給される。」 J 「【図1】 」 (3)引用例3 原査定の拒絶理由で引用された,本願の優先日前に頒布された刊行物である,特開平2-3198号公報(平成2年1月8日出願公開。以下,「引用例3」という。)には,図面とともに,以下の事項が記載されている。 K 「第10図はワード線1の点●a(当審注。原文は丸付き文字。以下同様に,丸付き文字は“●”を用いて表記する。)において断線したメモリプレーンの概略図である。このメモリプレーンは第9図の半導体メモリ素子のブロック11,12,13,14のうちの1つに対応し,●a点で断線しているワード線1がアクセスされた場合にビット2,3,4に対応するセル内容が縮退故障となる。従ってカラムデコーダ10の出力データ線の情報は最大3ビットの誤りが生じることになる。」(第3頁右下欄3?11行) L 「本発明ではワード線ドライバ15と反対側の端部でワード線で信号が正常に伝達されていることを検出することを特徴とする。」(第4頁右上欄17?19行) M 「第3図は本発明の詳細な構成図である。同図において第1図及び第2図と同じものは同じ番号で示され,16はワード線,18はビット線,17はセルである。また,23はワード線ドライバ15の出力部にあるアンド回路,24はパストランジスタ,25はセル17に接続されるパストランジスタ,26は本発明のワード線故障検出回路の一部であるドットオア回路,27と28は本発明に利用されるタイミングジェネレータとエラー信号を出力するバッファ回路である。ワード線ドライバ15の出力部にあるアンド回路23はワード線ドライバ15に入力される2進アドレス信号によってどれか1つの出力が論理1に活性化されるものである。論理1に活性化されたアンドゲートの出力線29はパストランジスタ24のゲート端子を駆動し,その論理1により1つのパストランジスタ24がオン状態となる。パストランジスタ24がオン状態となった場合,ワード線16はそのオン状態のパストランジスタを介してハイレベルに活性化される。即ちワード線16のうちどれか1本のみがハイレベルに活性化され,ワード線に故障がない場合にはその活性化されたワード線16に接続されたパストランジスタ25はすべてオン状態となり,ワード線16上にある行方向のセル内容はオン状態のパストランジスタ25を介してビット線18に伝達され,列方向に伝搬して出力バッファ21(第2図)に入力する。このようなメモリ素子において,本発明ではワード線故障検出回路19内のドットオア回路26内の各検出用トランジスタ30のゲート端子がそれぞれワード線16に接続される。そして,そのソース端子は接地され,ドレイン端子は共通に抵抗器31を介して電源レベルV_(DD)に接続される。検出用トランジスタ30はゲート端子にハイレベルが入力された場合に,オン状態となり,そして,そのオン状態のトランジスタ30に向かって電源電圧V_(DD)から抵抗器31を介して電流が流れる。電流が流れれば,すべてのドレイン端子に共通に接続している節点●bの電位はローレベルになり,その電位は,ドットオア回路26の出力線32に伝達される。すなわち検出用トランジスタ30のゲート電圧が少なくとも1つハイレベルであればドットオア回路26の出力線32はローレベルになる。もしワード線16が故障なく正常に動作している場合にはワード線16のうちどれか1つは常にハイレベルに活性化されている。というのは,ワード線16はROWアドレスデコーダの出力であるから,ROWアドレスデコーダの入力である2進アドレス信号によって指定されるワード線が必ずハイレベルに活性化されるからである。すなわちワード線16に故障がなければ検出用トランジスタ30のいずれか1つが必ずオン状態になっており,そのオン状態の検出用トランジスタ30に向かって電流が電源V_(DD)から流れ込み,出力線32は常にローレベルとなる。このように本発明では各ワード線16にゲート端子が接続された検出用トランジスタ30の各ドレイン端子を共通にしてドットオア論理で出力線32に接続し,このことにより,正常時に出力電流が常に流れるようにしている。このようなメモリ素子において,もしワード線16が断線している場合には断線されたワード線16においてROWアドレスデコーダの出力論理は検出用トランジスタ30に伝達されず,ROWアドレスデコーダでそのワード線を活性化しても,ハイレベルの電圧はそのワード線に接続しているはずの検出用トランジスタ30をオン状態にさせない。従ってドットオア回路26内のすべての検出用トランジスタ30はオフ状態となる。ドットオア回路26において,すべての検出用トランジスタ30がオフ状態であれば抵抗器31を介して電流は流れず,従ってドットオア回路26の出力線32はハイレベルになる。 また,ワード線16のうち少なくとも1本がグランドに短絡している場合にもその短絡されたワード線16はROWアドレスデコーダでハイレベルに活性化されず,そのワード線はローレベルのままとなる。従ってこの場合においてもドットオア回路26内の検出用トランジスタ30はすべてオフ状態となり,抵抗器31を介して電流は流れず,出力線32はハイレベルとなる。すなわち,本発明ではドットオア回路26を用いてワード線が正常であれば抵抗器31を介して電流が常に流れ,ワード線が断線している場合,あるいはワード線がグランドに短絡している場合にはそのワード線をアクセスしても,電流が流れないようにしている。」(第5頁右上欄6行?第6頁右上欄11行) N 「第3図 」 O 「第10図 」 (4)引用例4 原査定で周知技術を示す文献として引用された,本願の優先日前に頒布された刊行物である,特開平4-132099号公報(平成4年5月6日出願公開。以下,「引用例4」という。)には,図面とともに,以下の事項が記載されている。 P 「〔実施例〕 次に本発明について図面を参照して説明する。 第1図は本発明の一実施例の半導体メモリの回路図である。 第1図において,本実施例では,ワード線11,12,13,14が列方向(第1図の横方向)のメモリセル1a?1pのコントロールゲートに共通に接続され,Nchトランジスタ110,120,130,140のゲートにも各々接続されている。ディジット線15,16,17,18は,行方向(第1図の縦方向)のメモリセルのドレインに共通に接続し,Nchトランジスタ150,160,170,180のゲートにも各々接続されている。ビット線19は,Vccと,Nchトランジスタ110,120,130,140のドレインに接続され,検出回路190の入力に接続されている。NG信号191は,検出回路190の出力信号である。ビット線20は,V_(CC)と,Nchトランジスタ150,160,170,180のドレインに接続され,検出回路200の入力に接続されている。NG信号201は,この検出回路200の出力信号である。 今,第1図のEPROMが,1aのメモリセルを選択する場合,ワード線11のみがHレベル(その他のワード線12,13,14はLレベル),ディジット線15のみがHレベル(その他のディジット線16,17,18はLレベル)となることで,メモリセル1aが選択される。このとき,Nchトランジスタ110のゲートにもワード線11のHレベルが印加されるため,Nchトランジスタ110はONし,ビット線19からNchトランジスタ110のソースであるGND方向へ電流を流す。ひとつのNchトランジスタがONすることで,ビット線19から流れる電流量をA1とする。又メモリセル1aが選択される場合,ディジット線15がHレベルであるため,Nchトランジスタ150のゲートにもHレベルが印加されるため,Nchトランジスタ150はONし,ビット線20からNchトランジスタ150のソースであるGND方向に電流を流す。ひとつのNchトランジスタがONすることで,ビット線20から流れる電流量をB1とする。 もし,デコーダ部の異常やアドレス配線部の異常などの不良によって,同時に2つ以上のワード線がHレベルとなる場合,ビット線19に接続されたNchトランジスタは2つ以上ONし,ビット線19から流れる電流量はA1より大きく,この電流量をA2とする。又,同様の不良によって,ディジット線が同時に2つ以上Hレベルとなる場合,ビット線20から流れる電流量もB1より大きくなり,この電流量をB2とする。検出回路190,200は,電流量の変化をセンスするようにし,検出回路190はNchトランジスタOFF状態からひとつのNchトランジスタがONするA1と,2つ以上のNchトランジスタがONするA2を判断し,A2と判断した場合は,NG信号191に不良品としての判定を出力する。検出回路200も,検出回路190と同様にB2と判断した場合は,NG信号201に不良品としての判定を出力する。 以上EEPROMを一例に説明したが,他の形式のメモリでも全く同様である。」(第2頁右上欄7行?第3頁左上欄8行) Q 「第1図 」 5.対比 本願発明と,引用発明とを比較する。 ア 引用発明の「メモリセルアレイ」が本願発明の「メモリ・アレイ」に相当し,「引用発明の「Xデコーダ」は,「アドレス信号が入力され,前記アドレス信号に対応したメモリセルをメモリセルアレイの中から選択するために,選択するメモリセルのワード線を高レベルにする」ものであるから,本願発明の「メモリ・アレイ用のアドレス・デコーダ」に相当する。 また,引用発明の「半導体記憶装置」は,「Xデコーダ」と「デコーダ機能判定回路」を具えた「システム」であり,「デコーダ機能判定回路」によって「Xデコーダ」の機能を「試験」,すなわち,「検査」するシステムであるから,本願発明の「メモリ・アレイ用のアドレス・デコーダの機能を検査するワード線アドレス・スキャン・システム」に相当する。 よって,引用発明の「メモリセルに対するデータの書込み/読出しを行なうことなく,Xデコーダの機能を試験できる半導体記憶装置」が本願発明の「メモリ・アレイ用のアドレス・デコーダの機能を検査するワード線アドレス・スキャン・システム」に相当する。 イ 引用発明の「アドレス信号」は,Xデコーダが,これを入力して,アドレス信号に対応したメモリセルをメモリセルアレイの中から選択するためのものであるから,本願発明の「メモリ・アレイに関連するアドレス」に相当するものであり,引用発明の「Xデコーダ」は,「アドレス信号」を入力,すなわち,「受信して」,前記アドレス信号に対応したメモリセルをメモリセルアレイの中から選択する動作,すなわち,アドレス信号を「デコード」する動作を行うものであるから,本願発明の「アドレス・デコーダ」に相当する。 よって,引用発明の「アドレス信号が入力され,前記アドレス信号に対応したメモリセルをメモリセルアレイの中から選択するために,選択するメモリセルのワード線を高レベルにするXデコーダ」が本願発明の「前記メモリ・アレイに関連するアドレスを受信し,デコードするように構成されたアドレス・デコーダ」に相当する。 ウ 引用発明の「デコーダ機能判定回路」は,「前記Xデコーダとメモリセルアレイとの間の複数のワード線のそれぞれにゲートが接続される複数のトランジスタを有し,複数のワード線のレベルをチェックする」ものであり,「複数のワード線のレベルをチェックする」ことは,本願発明の「1または複数のデコーダ出力のスイッチングを検出する」ことに相当するので,引用発明の「複数のワード線のレベルをチェックするデコーダ機能判定回路」が本願発明の「1または複数のデコーダ出力のスイッチングを検出するように構成されたワード線アドレス・スキャン」に相当する。 そうすると,引用発明の「デコーダ機能判定回路」と本願発明の「ワード線アドレス・スキャン」とは,その動作内容に差異が無いから,引用発明のデコーダ機能判定回路は,複数のワード線のレベルをチェックする動作を,「デコードそのものを試験する必要なく」,実行しているといえる。 したがって,引用発明の「前記Xデコーダとメモリセルアレイとの間の複数のワード線のそれぞれにゲートが接続される複数のトランジスタを有し,複数のワード線のレベルをチェックするデコーダ機能判定回路」が本願発明の「デコードそのものを試験する必要なく,1または複数のデコーダ出力のスイッチングを検出するように構成されたワード線アドレス・スキャン」に相当する。 エ 引用発明の「前記デコーダ機能判定回路は,前記Xデコーダが持つべき機能が正常に働くか否かをチェックするように構成される」(前者)と,本願発明の「前記ワード線アドレス・スキャンは,前記メモリ・アレイのワード線の端に結合される,または,分割したワード線構造の場合,サブ・ワード線の端に結合される高電圧ワード線アドレス・スキャンであり,前記アドレス・デコーダ,前記アドレス・デコーダの出力に結合されるワード線ドライバ,または,前記メモリ・アレイの前記ワード線における異常を検出するように構成される」(後者)とを対比すると,引用発明の「前記Xデコーダが持つべき機能が正常に働くか否かをチェックする」ことは本願発明の「前記アドレス・デコーダにおける異常を検出する」ことに相当するので,前者と後者とは,後記する点で相違するものの,「前記ワード線アドレス・スキャンは,前記アドレス・デコーダにおける異常を検出するように構成される」点で共通する。 以上の検討から,本願発明と引用発明とは, 「メモリ・アレイ用のアドレス・デコーダの機能を検査するワード線アドレス・スキャン・システムであって, 前記ワード線アドレス・スキャン・システムは, 前記メモリ・アレイに関連するアドレスを受信し,デコードするように構成されたアドレス・デコーダと, デコードそのものを試験する必要なく,1または複数のデコーダ出力のスイッチングを検出するように構成されたワード線アドレス・スキャンと, を具え, 前記ワード線アドレス・スキャンは,前記アドレス・デコーダにおける異常を検出するように構成される, ワード線アドレス・スキャン・システム。」 の点で一致し,以下の点で相違する。 [相違点1] ワード線アドレス・スキャンが, 本願発明では,「メモリ・アレイのワード線の端に結合される,または,分割したワード線構造の場合,サブ・ワード線の端に結合される高電圧ワード線アドレス・スキャン」であるのに対して, 引用発明は,そのような構成となっていない点。 [相違点2] 本願発明は,「アドレス・デコーダ,アドレス・デコーダの出力に結合されるワード線ドライバ,または,メモリ・アレイのワード線における異常を検出するように構成される」のに対して,引用発明では,アドレス・デコーダにおける異常のみを検出するように構成されている点。 6.判断 上記相違点について,検討する。 [相違点1]について 引用発明は,「前記Xデコーダとメモリセルアレイとの間の複数のワード線のそれぞれにゲートが接続される複数のトランジスタを有し,複数のワード線のレベルをチェックするデコーダ機能判定回路」を具えるものであり,デコーダ機能判定回路をXデコーダとメモリセルアレイとの間,すなわち,異常の発生が想定されるXデコーダの後段に接続し,当該接続箇所の複数のワード線のレベルをチェックすることで,デコーダ機能判定回路の接続箇所の前段にあるXデコーダの異常の有無を判定するものである。 ここで,引用例3(上記K?Oの記載)を参照すると,引用例3には,メモリプレーンのワード線ドライバ15と反対側の端部(本願発明の「メモリ・アレイのワード線の端」に相当する。)に,ワード線故障検出回路のドットオア回路26を接続して,当該接続位置の直前に接続されているメモリプレーン内のワード線の異常を検出することが記載されている一方,引用例4(上記P及びQの記載)には,メモリセルのアレイのワード線の端に,複数のワード線のレベルをチェックするためのためのNchトランジスタ110?140を接続して,メモリセルのアレイを介した位置から,デコーダ部の異常を検出することが記載されていることからすると,異常を検出するための回路を異常検出対象の後段のどこに接続するかは,当業者が適宜選択しうる設計的事項であるものと認められる。 また,メモリ回路において,メモリセルをデコーダよりも高電圧で動作させることは,例えば,引用例2(上記H及びJの記載)に記載されているように周知技術である。 そうすると,引用発明において,デコーダ機能判定回路をXデコーダの後段である,メモリセルアレイのXデコーダと反対側の端部(メモリセルアレイのワード線の端)に接続するように構成するとともに,デコーダ機能判定回路を,デコーダよりも高電圧で動作するメモリセルのワード線のレベルの異常を検出することができる「高電圧ワード線アドレス・スキャン」とすることは,当業者が容易に想到し得たことである。 [相違点2]について メモリ回路において,デコーダの出力にワード線の選択動作を行うワード線ドライバを設けることは,例えば,引用例2(上記H及びJの記載)に記載されているように周知技術である。 そして,引用発明において,Xデコーダから出力されたワード線のレベルは,周知のワード線ドライバ等を介して,メモリセルアレイのXデコーダと反対側の端部まで伝達されるものであるから,Xデコーダから上記端部までの間において,異常が発生した箇所より後段では必ずワード線のレベルが異常となることは明らかである。 つまり,引用発明の「デコーダ機能判定回路」をメモリセルアレイのワード線の端に結合すれば,当該「デコーダ機能判定回路」が,それより前段に接続されているアドレス・デコーダ,アドレス・デコーダの出力に結合されるワード線ドライバ,またはメモリ・アレイのワード線,における異常を検出することになることは自明のことである。 してみれば,引用発明において,上記相違点1に係る構成とした結果,メモリセルアレイのワード線の端に結合された「デコーダ機能判定回路」が,アドレス・デコーダ,アドレス・デコーダの出力に結合されるワード線ドライバ,またはメモリ・アレイのワード線における異常を検出するように構成することは,当業者が容易に想到し得たことである。 7.審判請求人の主張について 審判請求人は,審判請求書において,以下のとおり主張している。 「しかしながら,引例1において,Xデコーダ2とデコーダ機能判定回路7との間にメモリセルアレイ1を配置することには,以下に説明するように阻害要因がありますので,引例1において,当該周知技術を適用するとは考えられません。 引例1の1頁右欄18?20行目には,従来は,デコーダの機能の試験は実際にデータをメモリセルに書き込み,それを読み出すことによって行われていることが記載されています。この記載から,従来は,デコーダはメモリセルに直接接続されていたことが分かります。 引例1の2頁左上欄1?18行目には,従来の方法では,デコーダ機能試験用の特殊なデータパターンを作成しなければならないこと,紫外線消去型のEEPROMでは時間がかかるため試験能率の低下を招くこと,OPROM(One time Programable Only Memory)ではデコーダの機能の十分な信頼性保証をするのが難しいということを問題点として挙げています。 引例1の2頁左上19行目?2頁右上11行目には,引例1の目的が,メモリセルに対するデータの書込み/読出しを行うことなく,デコーダの機能を試験することであり,この目的を達成するために,デコーダの出力を受け取り,デコード出力を判定するデコーダ機能判定回路を設けたことが記載されています。すなわち,引例1では,Xデコーダ2とデコーダ機能判定回路7とを直接接続することが,引例1の目的を達成するためには必須の構成であり,Xデコーダ2とデコーダ機能判定回路7との間にメモリセルアレイ1を配置する構成に変更するとは考えられません。」(審判請求書第3頁16行?第4頁8行) しかしながら,上記6.の「[相違点1]について 」で判断したとおりであるから,引用発明の「デコーダ機能判定回路」を,メモリ・アレイのワード線の端に設けるように構成することに何ら阻害要因はない。 したがって,審判請求人の上記主張は採用することができない。 8.むすび 以上のとおり,本願発明は,引用発明,及び引用例2?4に記載の事項に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。 したがって,本願は拒絶されるべきものである。 よって,結論のとおり審決する。 |
別掲 |
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審理終結日 | 2018-08-10 |
結審通知日 | 2018-08-13 |
審決日 | 2018-08-30 |
出願番号 | 特願2014-256552(P2014-256552) |
審決分類 |
P
1
8・
121-
Z
(G11C)
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最終処分 | 不成立 |
前審関与審査官 | 堀田 和義 |
特許庁審判長 |
石井 茂和 |
特許庁審判官 |
須田 勝巳 仲間 晃 |
発明の名称 | ワード線アドレス・スキャン |
代理人 | アインゼル・フェリックス=ラインハルト |
代理人 | 大谷 令子 |