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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 G06F
審判 査定不服 2項進歩性 特許、登録しない。 G06F
管理番号 1349121
審判番号 不服2017-16441  
総通号数 232 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-04-26 
種別 拒絶査定不服の審決 
審判請求日 2017-11-06 
確定日 2019-02-12 
事件の表示 特願2014-539104「ネットワークプロセッサにおけるマルチコア相互接続」拒絶査定不服審判事件〔平成25年 5月10日国際公開、WO2013/066798、平成26年12月18日国内公表、特表2014-534529〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,2012年(平成24年)10月29日(パリ条約による優先権主張外国庁受理2011年(平成23年)10月31日(以下,「優先日」という。) 米国)を国際出願日とする出願であって,その手続の経緯は以下のとおりである。
平成26年 6月18日 :翻訳文提出
平成27年 9月 4日 :手続補正書の提出
平成28年10月14日付け:拒絶理由通知書
平成29年 1月11日 :意見書,手続補正書の提出
平成29年 6月23日付け:拒絶査定
平成29年11月 6日 :審判請求書,手続補正書の提出
平成30年 5月16日 :上申書の提出

第2 平成29年11月6日にされた手続補正についての補正の却下の決定
[補正の却下の決定の結論]
平成29年11月6日にされた手続補正(以下「本件補正」という。)を却下する。

[理由]
1 本件補正について(補正の内容)
(1)本件補正後の特許請求の範囲の記載
本件補正により,特許請求の範囲の請求項1の記載は,次のとおり補正された。(下線部は,補正箇所である。)
「 【請求項1】
相互接続回路と,
複数のメモリバスであって,各メモリバスが,複数のプロセッサコア群のそれぞれを前記相互接続回路に接続する,複数のメモリバスと,
複数のバンクに分割されるキャッシュであって,各バンクは,個々のバスを介して前記相互接続回路に接続される,キャッシュとを備えた,コンピュータチップ上のコンピュータシステムであって,
前記相互接続回路が,前記複数のプロセッサコアから受信される複数の要求を前記複数のバンクに分配し,前記相互接続回路は,前記要求のアドレスコンポーネントを変更することによって,前記変更されたアドレスコンポーネントを含む変更された要求を生成するように前記要求を変換し,前記相互接続回路は,前記変更されたアドレスコンポーネントを含む変換された要求を前記キャッシュへ転送する,コンピュータシステム。」

(2)本件補正前の特許請求の範囲
本件補正前の,平成29年1月11日にされた手続補正により補正された特許請求の範囲の請求項1の記載は次のとおりである。
「 【請求項1】
相互接続回路と,
複数のメモリバスであって,各メモリバスが,複数のプロセッサコア群のそれぞれを前記相互接続回路に接続する,複数のメモリバスと,
複数のバンクに分割されるキャッシュであって,各バンクは,個々のバスを介して前記相互接続回路に接続される,キャッシュとを備えた,コンピュータチップ上のコンピュータシステムであって,
前記相互接続回路が,前記複数のプロセッサコアから受信される複数の要求を前記複数のバンクに分配し,前記相互接続回路は,前記要求のアドレスコンポーネントを変更することによって前記要求を変換する,コンピュータシステム。」

2 補正の適否
本件補正は,本件補正前の請求項1に記載された発明を特定するために必要な事項である「相互接続回路」について,「前記相互接続回路は,前記要求のアドレスコンポーネントを変更することによって前記要求を変換する」との記載を,「前記相互接続回路は,前記要求のアドレスコンポーネントを変更することによって,前記変更されたアドレスコンポーネントを含む変更された要求を生成するように前記要求を変換し,前記相互接続回路は,前記変更されたアドレスコンポーネントを含む変換された要求を前記キャッシュへ転送する」と補正することにより,「相互接続回路」が「要求を変換する」処理を,「前記要求のアドレスコンポーネントを変更することによって前記要求を変換する」ことから,「前記要求のアドレスコンポーネントを変更することによって,前記変更されたアドレスコンポーネントを含む変更された要求を生成するように前記要求を変換」することに限定するとともに,「相互接続回路」が「前記変更されたアドレスコンポーネントを含む変換された要求を前記キャッシュへ転送する」ことを限定するものであって,本件補正前の請求項1に記載された発明と本件補正後の請求項1に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるから,特許法第17条の2第5項第2号の特許請求の範囲の減縮を目的とするものに該当する。
そこで,本件補正後の請求項1に記載される発明(以下「本件補正発明」という。)が同条第6項において準用する同法第126条第7項の規定に適合するか(特許出願の際独立して特許を受けることができるものであるか)について,以下,検討する。

(1)本件補正発明
本件補正発明は,上記1(1)に記載したとおりのものである。

(2)引用文献の記載事項
ア 引用文献1
(ア)原査定の拒絶の理由で引用文献1として引用された本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である,国際公開第2005/020079号(2005年3月3日公開。以下「引用文献1」という。)には,図面とともに,次の記載がある。(下線は,当審で付したものである。以下,同様。)

A 「[008]In another embodiment, a processor chip is provided. The processor chip includes a plurality of processing cores, where each of the processing cores are multi-threaded. A plurality of cache bank memories are included. A crossbar enabling communication between the plurality of processing cores and the plurality of cache bank memories is provided. The crossbar includes an arbiter configured to arbitrate multiple requests received from the plurality of processing cores with available outputs. The arbiter includes a barrel shifter configured to rotate the multiple requests for dynamic prioritization, and priority encoders associated with each of the available outputs. Each of the priority encoders have logic gates configured to disable priority encoder outputs.」
(当審仮訳:[008]他の実施形態では,プロセッサチップが提供される。プロセッサチップは,複数の処理コアを含み,処理コアのそれぞれはマルチスレッドである。複数のキャッシュバンクメモリが含まれる。複数の処理コアと複数のキャッシュバンクメモリとの間の通信を可能にするクロスバーが提供される。クロスバーは,利用可能出力を有する複数の処理コアから受け取る多数のリクエストを調停するように構成されたアービターを含む。アービターは,ダイナミックな優先順位付けのために多数のリクエストを回転するように構成されるバレルシフタと,利用可能出力のそれぞれと関連づけられるプライオリティーエンコーダーを含む。プライオリティーエンコーダーのそれぞれは,プライオリティーエンコーダーの出力を無効にするように構成される論理ゲートを有する。)

B 「[0025]Figure 1 is a schematic diagram of a processor chip having 4 sets of 8 multithreaded processor cores in accordance with one embodiment of the invention. Threaded cores 118-1 through 118-8 make up the first set of 8 cores of the chip. Each of threaded cores 118-1 through 118-8 include level 1 cache 124. Level 1 cache 124 includes instruction cache (I$) segment and data cache (D$) segment. Load/Store unit 128 is included within each of threaded cores 118-1 through 118-8. It should be appreciated that each of processor cores on the chip include an instruction cache, a data cache and a load store unit. Additionally, processor cores 118-1 through 118-8 are discussed for exemplary purposes, however, the discussion is applicable to all the cores illustrated in Figure 1. In one embodiment, the load/store unit architecture is similar to that of reduced instruction set computer (RISC) architecture. Of course, the multithreading aspects of the present invention were not accommodated by the RISC architecture. In another embodiment, each of the processor cores are based upon SPARC^(TM) technology of the assignee of the invention. Each processor core 118-1 through 118- 8 is in communication with crossbar and arbiter 120. Crossbar 120 is optimized for processor traffic where it is desirable to obtain extremely low latency. Level 2 (L2) cache banks 122-1 through 122-4 are shared by processor cores 118-1 through 118-8. It should be appreciated that by sharing L2 cache banks 122-1 through 122-4 allows for concurrent access to multiple banks at the same time, thereby defining a high bandwidth memory system. In one embodiment, each of L2 cache banks have a size of about 1 megabyte (MB). It should be appreciated that while four L2 cache banks 122-1 through 122-4 are shown in Figure 1, the invention is not limited to four L2 cache banks. That is, the number of L2 cache banks is sufficient to provide enough bandwidth from the L2 cache to keep all of the threads busy. In one embodiment, each processor core includes 4 threads. Thus, a single processor chip with eight cores will have 32 threads in this configuration. Each L2 cache bank 122-1 through 122-4 is in communication with main memory interface 126 through a main memory link in order to provide access to the main memory. It should be appreciated that while 8 cores are depicted on the processor chip, more or less cores can be included as the Figure 1 is exemplary and not meant to be limiting.」
(当審仮訳:[0025]図1は,本発明の一実施形態に従う,8つのマルチスレッドプロセッサコアの4つの組を有するプロセッサチップの概略図である。スレッドコア118-1?118-8は,チップの8つのコアの第1の組を構成する。スレッドコア118-1?118-8の各々はレベル1キャッシュ124を含む。レベル1キャッシュ124は,命令キャッシュ(I$)セグメントとデータキャッシュ(D$)セグメントとを含む。ロード/ストアユニット128は,スレッドコア118-1?118-8の各々内に含まれる。チップ上のプロセッサコアの各々は,命令キャッシュ,データキャッシュおよびロードストアユニットを含むことを理解されたい。さらに,プロセッサコア118-1?118-8が例示目的のために議論されるが,議論は,図1に示されるすべてのコアに適用可能である。一実施形態では,ロード/ストアユニットアーキテクチャは,縮小命令セットコンピュータ(RISC)アーキテクチャと同様である。もちろん,本発明のマルチスレッディングの態様はRISCアーキテクチャによって適応されていない。別の実施形態では,プロセッサコアの各々は,本発明の譲受人のSPARC技術に基づく。各プロセッサコア118-1?118-8はクロスバーアンドアービタ120と通信する。クロスバー120は,非常に低いレイテンシーを得ることが望ましいプロセッサトラフィックに対して最適化される。レベル2(L2)キャッシュバンク122-1?122-4は,プロセッサコア118-1?118-8によって共有される。L2キャッシュバンク122-1?122-4を共有することによって同時に複数のバンクへの同時アクセスを可能にし,それによって高帯域幅メモリシステムを定義することを理解すべきである。一実施形態では,L2キャッシュバンクの各々は,約1メガバイト(MB)のサイズを有する。4つのL2キャッシュバンク122-1?122-4は図1に示されているが,本発明は4つのL2キャッシュバンクに限定されないことを理解されたい。すなわち,L2キャッシュバンクの数は,すべてのスレッドをビジーに保つために,L2キャッシュから十分な帯域幅を提供するのに十分なものである。一実施形態では,各プロセッサコアは4つのスレッドを含む。したがって,8つのコアを有する単一のプロセッサチップは,この構成において32のスレッドを有する。各L2キャッシュバンク122-1?122-4はメインメモリリンクを介してメインメモリインターフェース126と通信し,メインメモリへのアクセスを提供する。プロセッサチップ上に8つのコアが描かれているが,図1が例示的であり,限定することを意図するものではないことを理解すべきである。)

C 「[0056]Furthermore, the invention may be practiced with other computer system configurations including hand-held devices, microprocessor systems, microprocessor-based or programmable consumer electronics, minicomputers, mainframe computers and the like. 」
(当審仮訳:[0056]さらに,本発明は,ハンドヘルドデバイス,マイクロプロセッサシステム,マイクロプロセッサベースのまたはプログラム可能な消費者電子機器,ミニコンピュータ,メインフレームコンピュータなどを含む他のコンピュータシステム構成で実施することができる。)

D 「【図1】



(イ)ここで,上記引用文献1に記載されている事項について検討する。
a 上記Aの「他の実施形態では,プロセッサチップが提供される。プロセッサチップは,複数の処理コアを含み,処理コアのそれぞれはマルチスレッドである。複数のキャッシュバンクメモリが含まれる。複数の処理コアと複数のキャッシュバンクメモリとの間の通信を可能にするクロスバーが提供される。」との記載,上記Bの「図1は,本発明の一実施形態に従う,8つのマルチスレッドプロセッサコアの4つの組を有するプロセッサチップの概略図である。」との記載,及び上記Dで引用する図1の記載から,プロセッサチップが,複数の処理コア,複数のキャッシュバンクメモリ,及び複数の処理コアと複数のキャッシュバンクメモリとの間の通信を可能にするクロスバーを含むことが読み取れるから,
引用文献1には,“複数の処理コア,複数のキャッシュバンクメモリ,及び複数の処理コアと複数のキャッシュバンクメモリとの間の通信を可能にするクロスバーを含むプロセッサチップ”が記載されていると認められる。

b 上記Aの「クロスバーは,利用可能出力を有する複数の処理コアから受け取る多数のリクエストを調停するように構成されたアービターを含む。」との記載から,
引用文献1には,“クロスバーは,複数の処理コアから多数のリクエストを受け取”ることが記載されていると認められる。

c 上記Bの「各プロセッサコア118-1?118-8はクロスバーアンドアービタ120と通信する。・・・レベル2(L2)キャッシュバンク122-1?122-4は,プロセッサコア118-1?118-8によって共有される。L2キャッシュバンク122-1?122-4を共有することによって同時に複数のバンクへの同時アクセスを可能にし」との記載から,
引用文献1には,“各プロセッサコアはクロスバーアンドアービタと通信”すること,“複数のレベル2(L2)キャッシュバンクは,複数のプロセッサコアによって共有され”ること,“複数のレベル2(L2)キャッシュバンクを共有することによって同時に複数のバンクへの同時アクセスを可能にする”ことが読み取れる。

d 上記a及びbにおける「処理コア」,「キャッシュバンクメモリ」,及び「クロスバー」は,それぞれ,上記cにおける「プロセッサコア」,「レベル2(L2)キャッシュバンク」,及び「クロスバーアンドアービタ」に対応しているから,上記a及びbにおける用語を上記cの用語を用いて記載すれば,
引用文献1には,“複数のプロセッサコア,複数のレベル2(L2)キャッシュバンク,及び複数のプロセッサコアと複数のレベル2(L2)キャッシュバンクとの間の通信を可能にするクロスバーアンドアービタを含むプロセッサチップ”,及び,“クロスバーアンドアービタは,複数のプロセッサコアから多数のリクエストを受け取”ること
が記載されているといえる。

(ウ)上記(イ)の検討から,引用文献1には,次のとおりの発明(以下,「引用発明」という。)が記載されていると認められる。

「複数のプロセッサコア,複数のレベル2(L2)キャッシュバンク,及び前記複数のプロセッサコアと前記複数のレベル2(L2)キャッシュバンクとの間の通信を可能にするクロスバーアンドアービタを含むプロセッサチップであって,
各プロセッサコアはクロスバーアンドアービタと通信し,
前記クロスバーアンドアービタは,複数のプロセッサコアから多数のリクエストを受け取り,
複数のレベル2(L2)キャッシュバンクは,複数のプロセッサコアによって共有され,
複数のレベル2(L2)キャッシュバンクを共有することによって同時に複数のバンクへの同時アクセスを可能にする,
プロセッサチップ。」

イ 引用文献3
(ア)原査定の拒絶の理由で引用文献3として引用された本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である,米国特許第7290116号明細書(2007年10月30日公開。以下「引用文献3」という。)には,次の記載がある。

E 「Broadly speaking, the present invention is a method and system for mapping memory addresses to reduce or avoid conflicting memory accesses in memory systems such as cache memories. To reduce address conflicts, a memory address is randomized to map a first addressing scheme (e.g., the memory address) into a second addressing scheme (e.g., the physical address used to access a cache) by hashing a portion (such as an index) of the memory address. The mapping function may losslessly transform all or part of the memory address so that the underlying information may be recovered. In addition, the mapping function may randomly spread or distribute the memory address to reduce the probability of hot-spots in the cache. In a selected embodiment, a lookup table or one or more exclusive-OR gate circuits can be used to hash one or more bits in an index portion of a memory address to form a randomized cache index portion of the cache index.
In accordance with various embodiments of the present invention, a method and apparatus provide cache address hashing to protect against cache address hot spots in an integrated circuit multithreaded processor or processor system that includes a memory (such as an L1, L2 cache, L3 cache or main memory shared by multiple threads and/or by a plurality of processor elements) and one or more processing elements or cores. When memory requests issued by the processing element(s) are formatted according to a first addressing protocol, the memory addresses may be converted in the course of accessing a cache memory into a second addressing protocol using an address map to hash all or part of the index portion of the first addressing protocol into an index portion of the second addressing protocol. For example, an exclusive OR circuit may be used to combine a bit set of the index portion of the first addressing protocol with a first bit set of the first tag portion of the first addressing protocol to form a bit set of the index portion of the second addressing protocol. One or more such exclusive OR circuits may use overlapping or mutually exclusive bit sets to form all or part of the index portion of the second addressing protocol which is used to index into the cache memory. 」(第2欄60行?第3欄32行)
(当審仮訳:大まかに言えば,本発明は,キャッシュメモリのようなメモリシステムにおける競合メモリアクセスを減少または回避するためにメモリアドレスをマッピングする方法およびシステムである。アドレス競合を低減するために,メモリアドレスの一部(インデックスなど)をハッシュすることによって,メモリアドレスは,第1のアドレス指定スキーム(例えば,メモリアドレス)を第2アドレス指定スキーム(例えば,キャッシュにアクセスするために使用される物理アドレス)にマッピングするためにランダム化される。基礎情報を復元することができるように,マッピング機能はメモリアドレスの全てまたは一部を無損失的に変換する。加えて,マッピング機能は,キャッシュ内のホットスポットの確率を低減するためにメモリアドレスをランダムに拡散または分散することができる。選択された実施形態では,ルックアップテーブルまたは一つまたは複数の排他的ORゲート回路を使用して,メモリアドレスのインデックス部分内の一つまたは複数のビットをハッシュして,キャッシュインデックスのランダム化キャッシュインデックス部分を形成することができる。
本発明の様々な実施形態によれば,方法および装置は,メモリ(複数のスレッドおよび/または複数のプロセッサ要素によって共有されるL1,L2キャッシュ,L3キャッシュ,またはメインメモリのような)および一つ以上の処理要素またはコアを含む集積回路マルチスレッドプロセッサまたはプロセッサシステムにおいてキャッシュアドレスホットスポットから保護するためにキャッシュアドレスハッシュを提供する。処理要素によって発行されたメモリ要求が第1のアドレス指定プロトコルに従ってフォーマットされるとき,第1のアドレス指定プロトコルのインデックス部分の全部または一部をハッシュして第2のアドレス指定プロトコルのインデックス部分にするアドレスマップを使用して,キャッシュメモリにアクセスする過程でメモリアドレスを第2のアドレス指定プロトコルに変換することができる。例えば,排他的論理和回路を使用して,第1のアドレス指定プロトコルのインデックス部分のビットセットを第1のアドレス指定プロトコルの第1のタグ部分の第1のビットセットと組み合わせて,第2のアドレス指定プロトコルのインデックス部分のビットセットを形成することができる。一つまたは複数のこのような排他的論理和回路は,第2のアドレス指定プロトコルのインデックス部分の全部または一部を形成するために重複または相互排他的なビットセットを使用することができ,第2のアドレス指定プロトコルのインデックス部分はキャッシュメモリの中にインデックスするために使用される。)

F 「A selected embodiment of the present invention is shown in FIG. 3 , which depicts a simplified schematic diagram of a processor chip 30 having multiple processor cores for processing multiple threads. In the illustrated embodiment, processor chip 30 includes a plurality of processor cores 36 a-h, which are also designated “C 1” though “C 8”. Each of cores 36 is coupled to an L2 cache 33 via a crossbar 34 .」(第4欄23?29行)
(当審仮訳:本発明の選択された実施形態が図3に示され,これは,複数のスレッドを処理するための複数のプロセッサコアを有するプロセッサチップ30の簡略化された概略図を示す。図示の実施形態では,プロセッサチップ30は,複数のプロセッサコア36a?hを含み,これらは,“C1”?“C8”とも呼ばれる。コア36の各々はクロスバー34を介してL2キャッシュ33に結合される。)

G 「Each processor core 36 a- 36 h is in communication with crossbar 34 which manages data flow between cores 36 and the shared L2 cache 33 and may be optimized for processor traffic where it is desirable to obtain extremely low latency. The crossbar 34 may be configured to concurrently accommodate a large number of independent accesses that are processed on each clock cycle, and enables communication data requests from cores 36 to L2 cache 33 , as well as data responses from L2 cache 33 to cores 36 . In one embodiment, crossbar 34 may include logic (such as multiplexers or a switch fabric, for example) that allows any core 36 to access any bank of L2 cache 33 , and that conversely allows data to be returned from any L2 bank to any core. Crossbar 34 may also include logic to queue data requests and/or responses, such that requests and responses may not block other activity while waiting for service. Additionally, in one embodiment crossbar 34 may be configured to arbitrate conflicts that may occur when multiple cores attempt to access a single bank of L2 cache 33 or vice versa. Thus, the multiple processor cores 36 a- 36 h share a second level (L2) cache 33 through a crossbar bus 34 (processor to cache and cache to processor, a.k.a. PCX and CPX).
(途中省略)
The shared L2 cache 33 accepts requests from the processor cores 36 on the processor to cache crossbar (PCX) 34 and responds on the cache to processor crossbar (CPX) 34 . As described herein, the L2 cache 33 is also responsible for maintaining coherency across all caches on the chip by keeping a copy of all L1 tags in a directory structure. FIG. 4 depicts the organization of an L2 cache memory 50 in accordance with an illustrative embodiment of the invention. The L2 cache 50 includes eight banks that are shared by the processor cores. It should be appreciated that, by sharing L2 cache banks, concurrent access may be made to the multiple banks, thereby defining a high bandwidth memory system.
(途中省略)
In some embodiments, L2 cache 50 may implement an input queue 51 for holding requests arriving from the crossbar, and an output queue 52 for buffering results to be sent to the crossbar.」(第5欄4行?第6欄14行)
(当審仮訳:各プロセッサコア36a?36hは,コア36と共有L2キャッシュ33との間のデータフローを管理するクロスバー34と通信し,非常に低いレイテンシーを得ることが望ましいプロセッサトラフィックに対して最適化することができる。クロスバー34は,各クロックサイクルで処理される多数の独立したアクセスを同時に収容するように構成することができ,また,コア36からL2キャッシュ33への通信データ要求を,L2キャッシュ33からコア36へのデータ応答と同様に可能にする。一実施形態では,クロスバー34は,任意のコア36がL2キャッシュ33の任意のバンクにアクセスすることを可能にし,また,逆に,任意のL2バンクから任意のコアにデータを戻すことを可能にする論理(例えば,マルチプレクサまたはスイッチファブリックのような)を含むことができる。クロスバー34はまた,要求および応答がサービスを待機している間に他のアクティビティをブロックしないように,データ要求および/または応答を待ち行列に入れるロジックを含み得る。また,一実施形態では,クロスバー34は,複数のコアがL2キャッシュ33の単一バンク,又はその逆にアクセスしようと試みるときに起こり得る競合を調停するように構成されてもよい。したがって,複数のプロセッサコア36a?36hは,クロスバーバス34(プロセッサからキャッシュへ,及びキャッシュからプロセッサへ,別称PCX及びCPX)を介して第2レベル(L2)キャッシュ33を共有する。
(途中省略)
共有L2キャッシュ33は,プロセッサからキャッシュへのクロスバー(PCX)34でプロセッサコア36からの要求を受け取り,キャッシュからプロセッサへのクロスバー(CPX)34で応答する。ここに記載されるように,L2キャッシュ33はまた,全てのL1タグのコピーをディレクトリ構造に保持することによって,チップ上のすべてのキャッシュにわたってコヒーレンシを維持する役割を果たす。図4は,本発明の例示的な実施形態に従うL2キャッシュメモリ50の構成を示す。L2キャッシュ50は,プロセッサコアによって共有される8つのバンクを含む。L2キャッシュバンクを共有することによって,複数のバンクに対して同時アクセスを行うことができ,それによって高帯域幅メモリシステムを定義することが理解されるべきである。
(途中省略)
いくつかの実施形態では,L2キャッシュ50は,クロスバーから到着する要求を保持するための入力キュー51と,クロスバーに送信される結果をバッファリングするための出力キュー52とを実装することができる。)

H 「For the address mapping function to be used in transforming L2 cache addresses, any resource seeking to access the L2 cache 33 should include address mapping circuitry so that the L2 cache addresses are transformed prior to being sent to the L2 cache 33 . This can be done in a variety of ways. In the embodiment illustrated in FIG. 3 , each processor core (e.g., 36 f) includes an address map circuit (e.g., 49 a) interposed between the processor core and the crossbar. Though illustrated as being included as part of the gasket unit 49 , this address map circuit 49 could also be located at any point in the data path between the processor core resources and the L2 cache 33 .」(第10欄13?24行)
(当審仮訳:L2キャッシュアドレスに変換する際に使用されるアドレスマッピング機能のために,L2キャッシュ33にアクセスしようとする任意のリソースは,L2キャッシュアドレスがL2キャッシュ33に送信される前に変換されるように,アドレスマッピング回路を含むべきである。これは種々の方法で行うことができる。図3に示された実施例では,各プロセッサコア(例えば36f)は,プロセッサコアとクロスバーとの間に挿入されるアドレスマップ回路(例えば49a)を含む。アドレスマップ回路49は,ガスケットユニット49の一部として含まれるように示されているが,このアドレスマップ回路49は,プロセッサコアリソースとL2キャッシュ33との間のデータパスの任意のポイントに配置することもできる。)

I 「【図3】



(イ)引用文献3に記載されている技術的事項
a 上記Eの記載から,引用文献3には,以下の技術的事項(以下,「引用文献3記載技術A」という。)が記載されていると認められる。
「キャッシュメモリのようなメモリシステムにおいて,競合メモリアクセスを減少するために,処理要素によって発行されたメモリ要求の第1のアドレス指定プロトコルのメモリアドレスのインデックス部分をハッシュして,キャッシュにアクセスするために使用される第2のアドレス指定プロトコルのインデックス部分を形成するように,メモリアドレスを変換する技術。」

b 上記Gの記載から,引用文献3には,以下の技術的事項(以下,「引用文献3記載技術B」という。)が記載されていると認められる。
「クロスバー34は,コア36からL2キャッシュ33への通信データ要求を,要求がサービスを待機している間,待ち行列に入れ,共有L2キャッシュ33は,PCXでプロセッサコア36からの要求を受け取り,クロスバーから到着する要求を保持するための入力キュー51を実装すること。」

c 上記Fの記載,上記Hの記載,及び上記Iで引用した図3の記載から,引用文献3には,以下の技術的事項(以下,「引用文献3記載技術C」という。)が記載されていると認められる。
「L2キャッシュアドレスに変換する際に使用されるアドレスマッピング機能のためのアドレスマップ回路49は,プロセッサコアリソースとL2キャッシュ33との間のデータパスの任意のポイントに配置することができること。」

ウ 参考文献1
本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった特開2004-318876号公報(2004年11月11日公開。以下「参考文献1」という。)には,次の記載がある。

J 「【0016】
次に図2を参照すると,プロセッサ10内の回路の細部が示されている。本発明の技術を説明するために,L2キャッシュ18とコア実行ユニット14との間の接続を用いるが,本発明は,前述のように,プロセッサ10内の他のユニット間の接続に拡張され,また高速相互接続バス上の複数プロセッサ間などのアービトレーション方式にも一般に適用され,この高速相互接続バスでは,受信側ユニットにて早期のデータ供給の指示を受け取ることが必要であり,それ故,インターフェイス上で分散型アービトレーションが実施されるのだということを理解されたい。
【0017】
スライスM1,M2およびM3は,L2キャッシュ18内の記憶ユニットであり,コア実行ユニット14に対して異なったレイテンシーを持つが,それは,L2キャッシュ18のアーキテクチュアのせいか,または,プロセッサ10内でのスライスM1,M2およびM3の物理的位置のせいである場合がある。3つのスライスの図は例示的なものであり,本発明の技術は,任意の数のスライスに,または一般に,任意の種類のデータ提供元に拡張される。スライスM1,M2およびM3は,コア実行ユニット14をL2キャッシュ18に接続する関連バス28A?28Cを介して,コア実行ユニット14に結合される。コア実行ユニット14へのデータの供給も例示的なものであり,本発明の技術は,任意のデータ受信側に適用される。要求パス26は,単一の制御パスのこともあるし,実際にはバス28A?28Cであることもあり,こうしたバスを介して,データ転送要求の指示がコア・アービタ22に送られる。」

K 「【図2】



エ 参考文献2
本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった特開2005-44342号公報(2005年2月17日公開。以下「参考文献2」という。)には,次の記載がある。

L 「【0039】
図4を参照しながら説明すると,マルチプロセッサシステム300は,複数のプロセッサコアPD?PF,バス310,L2キャッシュコントローラ320,ディレクトリメモリ330及びL2キャッシュ340が一つのチップ内に構成されたマルチプロセッサ302と,メモリコントローラ350と,メモリ360とを含む。プロセッサコアPD?PFは,バス310に各々連結されている。各プロセッサコアは,レベル1(“L”)キャッシュメモリ及び書き込みバッファを含む。書き込みバッファは,L1キャッシュからL2キャッシュ340に書き込まれるデータが一時的に保持される場所である。L2キャッシュ340は,L2キャッシュコントローラ320を通じてバス310と連結され,プロセッサコアPD?PFによって共有される。L2キャッシュコントローラ320は,L2キャッシュ340を管理し,プロセッサトランザクションをハンドリングする。ディレクトリメモリ330は,L2キャッシュ340のデータブロックがどのプロセッサコアによって共有されているかについての情報を保持する。メモリ360は,メモリコントローラ350を通じてL2キャッシュ340と連結される。メモリコントローラ350は,メモリ360を管理する。L1キャッシュ,L2キャッシュ,及びメモリにおいて,データは同一の大きさのデータブロック(キャッシュライン)に分離されて保持される。」

M 「【図4】



オ 参考文献3
本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった特表2008-512797号公報(2008年4月24日公表。以下「参考文献3」という。)には,次の記載がある。

N 「【0027】
レベル2(L2)キャッシュメモリ130およびDRAM108は,プロセッサコア120およびI/Oコプロセッサデバイスの全てによって共有される。各プロセッサコア120は,コヒーレントメモリバス144によってレベル2キャッシュメモリ130に結合される。コヒーレントメモリバス144は,プロセッサコア120,IOB138ならびにL2キャッシュメモリ130およびL2キャッシュメモリコントローラ131間の全てのメモリおよびI/Oトランザクションのための通信チャネルである。一実施形態においては,コヒーレントメモリバス144は16個のプロセッサコア120に対して適応でき,ライトスルーによって完全にコヒーレントなL1データキャッシュ154をサポートし,高度なバッファ機能を果たして,I/Oを優先順位付けすることができる。」

O 「【図1B】



(3)引用発明との対比
ア 本件補正発明と引用発明とを対比する。
(ア)引用発明の「複数のプロセッサコア」,「複数のレベル2(L2)キャッシュバンク」が,それぞれ,本件補正発明の「複数のプロセッサコア群」,「複数のバンクに分割されるキャッシュ」に相当し,引用発明の「複数のプロセッサコアと複数のレベル2(L2)キャッシュバンクとの間の通信を可能にするクロスバーアンドアービタ」が,本件補正発明の「相互接続回路」に相当する。

(イ)引用発明では,「各プロセッサコアはクロスバーアンドアービタと通信し」ていることから,各プロセッサコアと「クロスバーアンドアービタ」とは,“複数”の“通信線”で“接続”されているといえるので,引用発明と本件補正発明とは,後記する点で相違するものの,「複数の通信線であって,各通信線が,複数のプロセッサコア群のそれぞれを前記相互接続回路に接続する,複数の通信線」を備える点で共通するといえる。

(ウ)上記(ア)の検討から,引用発明の「複数のレベル2(L2)キャッシュバンク」が本件補正発明の「複数のバンクに分割されるキャッシュ」に相当し,引用発明の「クロスバーアンドアービタ」は,「複数のプロセッサコアと複数のレベル2(L2)キャッシュバンクとの間の通信を可能にする」ものであるから,「複数のレベル2(L2)キャッシュバンク」の各々と「クロスバーアンドアービタ」とは,“個々”の“通信線”を“介して”“接続”されているといえるので,引用発明と本件補正発明とは,後記する点で相違するものの,「複数のバンクに分割されるキャッシュであって,各バンクは,個々の第2の通信線を介して前記相互接続回路に接続される,キャッシュ」を備える点で共通するといえる。

(エ)上記(2)ア(ア)のCに「本発明は,ハンドヘルドデバイス,マイクロプロセッサシステム,マイクロプロセッサベースのまたはプログラム可能な消費者電子機器,ミニコンピュータ,メインフレームコンピュータなどを含む他のコンピュータシステム構成で実施することができる」と記載されているように,引用発明の「プロセッサチップ」は,「ミニコンピュータ,メインフレームコンピュータなどを含む他のコンピュータシステム構成で実施することができる」ものであるから,本件補正発明の「コンピュータチップ」に相当するといえるので,当該「コンピュータチップ」上に構成されている,「複数のプロセッサコア,複数のレベル2(L2)キャッシュバンク,及び前記複数のプロセッサコアと前記複数のレベル2(L2)キャッシュバンクとの間の通信を可能にするクロスバーアンドアービタ」が,本件補正発明の「コンピュータチップ上のコンピュータシステム」に対応する。

(オ)引用発明は,「前記クロスバーアンドアービタは,複数のプロセッサコアから多数のリクエストを受け取り,複数のレベル2(L2)キャッシュバンクは,複数のプロセッサコアによって共有され,複数のレベル2(L2)キャッシュバンクを共有することによって同時に複数のバンクへの同時アクセスを可能にする」ものであるところ,引用発明の「クロスバーアンドアービタ」が「複数のプロセッサコア」から「受け取」る「多数のリクエスト」が,本件補正発明の「前記複数のプロセッサコアから受信される複数の要求」に相当し,引用発明では,「クロスバーアンドアービタ」が,「前記複数のプロセッサコアと前記複数のレベル2(L2)キャッシュバンクとの間の通信を可能にする」ことによって,「複数のレベル2(L2)キャッシュバンクが,複数のプロセッサコアによって共有され」るようになっていることから,「クロスバーアンドアービタ」が「複数のプロセッサコア」から「受け取」る「多数のリクエスト」は,「クロスバーアンドアービタ」によって,「複数のレベル2(L2)キャッシュバンク」に“分配”されているといえる。

イ 以上のことから,本件補正発明と引用発明との一致点及び相違点は,次のとおりである。
[一致点]
「相互接続回路と,
複数の通信線であって,各通信線が,複数のプロセッサコア群のそれぞれを前記相互接続回路に接続する,複数の通信線と,
複数のバンクに分割されるキャッシュであって,各バンクは,個々の第2の通信線を介して前記相互接続回路に接続される,キャッシュとを備えた,コンピュータチップ上のコンピュータシステムであって,
前記相互接続回路が,前記複数のプロセッサコアから受信される複数の要求を前記複数のバンクに分配する,コンピュータシステム。」

[相違点1]
複数のプロセッサコア群のそれぞれを前記相互接続回路に接続する「複数の通信線」に関し,
本件補正発明の通信線が,「メモリバス」であるのに対して,
引用発明は,通信線がどのようなものかは特定されていない点。

[相違点2]
各バンクが相互接続回路に接続される「第2の通信線」に関し,
本件補正発明の第2の通信線が,「バス」であるのに対して,
引用発明は,第2の通信線がどのようなものかは特定されていない点。

[相違点3]
本件補正発明では,相互接続回路が,「前記要求のアドレスコンポーネントを変更することによって,前記変更されたアドレスコンポーネントを含む変更された要求を生成するように前記要求を変換し」,また,前記相互接続回路が,「前記変更されたアドレスコンポーネントを含む変換された要求を前記キャッシュへ転送する」のに対して,引用発明のクロスバーアンドアービタは,そのような動作を行っていない点。

(4)判断
以下,相違点について検討する。
ア 相違点1及び相違点2について
プロセッサのコアとL2キャッシュとの間をバスで接続することは,例えば,参考文献1(上記J?Kの記載を参照),参考文献2(上記L?Mの記載を参照),参考文献3(上記N?Oの記載を参照)等に記載されているように,本願の優先日前に,当該技術分野における周知技術であったと認められることから,引用発明において,「複数のプロセッサコア」と「クロスバーアンドアービタ」との間の複数の通信線,及び「クロスバーアンドアービタ」と「複数のレベル2(L2)キャッシュバンク」との間の第2の通信線を「バス」とすることは,当業者が必要に応じて適宜なし得ることである。
また,上記Dで引用した図1の記載からすると,「複数のプロセッサコア」は「クロスバーアンドアービタ」及び「複数のレベル2(L2)キャッシュバンク」を介してメインメモリに接続されていることから,「複数のプロセッサコア」と「クロスバーアンドアービタ」との間の「バス」を,メインメモリに接続するための「メモリバス」とすることも,当業者であれば適宜なし得ることである。
してみれば,引用発明に上記周知技術を適用して,上記相違点1及び相違点2に係る構成とすることは,当業者が容易に想到し得たことである。

イ 相違点3について
引用文献3には,複数のコアと複数のキャッシュメモリとをクロスバーで結合して,コアがキャッシュを共有するメモリシステムにおいて,「競合メモリアクセスを減少するために,処理要素によって発行されたメモリ要求の第1のアドレス指定プロトコルのメモリアドレスのインデックス部分をハッシュして,キャッシュにアクセスするために使用される第2のアドレス指定プロトコルのインデックス部分を形成するように,メモリアドレスを変換する技術。」(引用文献3記載技術A)が記載されており,ここでの,「処理要素によって発行されたメモリ要求の第1のアドレス指定プロトコルのメモリアドレスのインデックス部分」は,「メモリ要求のメモリアドレス部分」であり,「要求のアドレスコンポーネント」といい得るものである。そして,引用文献3では,「メモリアドレスを変換」しているから,「要求のアドレスコンポーネント」を「変更」しているといえる。
ここで,引用文献3記載技術Bの「クロスバー34は,コア36からL2キャッシュ33への通信データ要求を,要求がサービスを待機している間,待ち行列に入れ,共有L2キャッシュ33は,PCXでプロセッサコア36からの要求を受け取り,クロスバーから到着する要求を保持するための入力キュー51を実装すること」からすれば,コア36からL2キャッシュ33へ向けて送信される通信データ要求は,クロスバー34において待ち行列に入れられ,その後L2キャッシュ33へ“転送”されるものと認められ,当該L2キャッシュ33へ“転送”される「通信データ要求」のメモリアドレス部分(すなわち,「要求のアドレスコンポーネント」)は,L2キャッシュ33にアクセスするために使用される「変更されたアドレスコンポーネント」であるから,引用文献3では,変更されたアドレスコンポーネントを含む変更されたメモリ要求を“生成”するようにメモリ要求を“変換”し,これをL2キャッシュ33へ“転送”しているといえる。
また,引用文献3記載技術Cによれば,「L2キャッシュアドレスに変換する際に使用されるアドレスマッピング機能のためのアドレスマップ回路49は,プロセッサコアリソースとL2キャッシュ33との間のデータパスの任意のポイントに配置することができること」から,アドレスマップ回路49を,プロセッサコアリソースとL2キャッシュ33との間のデータパスのポイントである,例えばクロスバー34内に配置するように構成することも,当業者が適宜なし得ることと認められる。
そして,引用文献3は,複数のコアと複数のキャッシュメモリをクロスバーで結合して,コアがキャッシュを共有するものである点で引用発明と共通の技術分野に属するものであるから,引用発明に引用文献3に記載の技術を適用して,クロスバーアンドアービタ(相互接続回路)が,リクエスト(要求)のアドレスコンポーネントを変更することによって,前記変更されたアドレスコンポーネントを含む変更されたリクエスト(要求)を生成するように前記リクエスト(要求)を変換し,また,前記クロスバーアンドアービタ(相互接続回路)が,前記変更されたアドレスコンポーネントを含む変換されたリクエスト(要求)をキャッシュへ転送するように構成すること,すなわち,上記相違点3に係る構成とすることは,当業者が容易に想到し得たことである。

ウ そして,これらの相違点を総合的に勘案しても,本件補正発明の奏する作用効果は,引用発明,引用文献3に記載された技術,及び周知技術の奏する作用効果から予測される範囲内のものにすぎず,格別顕著なものということはできない。

エ したがって,本件補正発明は,引用発明,引用文献3に記載された技術,及び周知技術に基づいて,当業者が容易に発明をすることができたものであり,特許法第29条第2項の規定により,特許出願の際独立して特許を受けることができないものである。

3 本件補正についてのむすび
よって,本件補正は,特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので,同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。
よって,上記補正の却下の決定の結論のとおり決定する。

第3 本願発明について
1 本願発明
平成29年11月6日にされた手続補正は,上記のとおり却下されたので,本願の請求項に係る発明は,平成29年1月11日にされた手続補正により補正された特許請求の範囲の請求項1?8に記載された事項により特定されるものであるところ,その請求項1に係る発明(以下「本願発明」という。)は,その請求項1に記載された事項により特定される,前記第2[理由]1(2)に記載のとおりのものである。

2 原査定の拒絶の理由
原査定の拒絶の理由は,この出願の請求項1?8に係る発明は,本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献1又は2に記載された発明,及び引用文献3?7に記載された事項に基づいて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない,というものである。

引用文献1:国際公開第2005/020079号
引用文献2:特表2005-507115号公報
引用文献3:米国特許第7290116号明細書
引用文献4:特開2000-163316号公報 (周知技術を示す文献)
引用文献5:米国特許第4977498号明細書 (周知技術を示す文献)
引用文献6:特開2002-149353号公報 (周知技術を示す文献)
引用文献7:米国特許出願公開第2006/0059316号明細書 (周知技術を示す文献)

3 引用文献
原査定の拒絶の理由で引用された引用文献1,3及びその記載事項は,前記第2の[理由]2(2)に記載したとおりである。

4 対比・判断
本願発明は,前記第2の[理由]2で検討した本件補正発明から,「相互接続回路」が「前記要求のアドレスコンポーネントを変更することによって,前記変更されたアドレスコンポーネントを含む変更された要求を生成するように前記要求を変換」する,及び「相互接続回路」が「前記変更されたアドレスコンポーネントを含む変換された要求を前記キャッシュへ転送する」という限定事項を削除したものである。
そうすると,本願発明の発明特定事項を全て含み,さらに他の事項を付加したものに相当する本件補正発明が,前記第2の[理由]2(3),(4)に記載したとおり,引用発明,引用文献3に記載された技術,及び周知技術に基づいて,当業者が容易に発明をすることができたものであるから,本願発明も,引用発明,引用文献3に記載された技術,及び周知技術に基づいて,当業者が容易に発明をすることができたものである。

第4 むすび
以上のとおり,本願発明は,特許法第29条第2項の規定により特許を受けることができないから,他の請求項に係る発明について検討するまでもなく,本願は拒絶されるべきものである。

よって,結論のとおり審決する。
 
別掲
 
審理終結日 2018-09-05 
結審通知日 2018-09-10 
審決日 2018-09-27 
出願番号 特願2014-539104(P2014-539104)
審決分類 P 1 8・ 575- Z (G06F)
P 1 8・ 121- Z (G06F)
最終処分 不成立  
前審関与審査官 酒井 恭信  
特許庁審判長 仲間 晃
特許庁審判官 須田 勝巳
辻本 泰隆
発明の名称 ネットワークプロセッサにおけるマルチコア相互接続  
代理人 ▲吉▼田 和彦  
代理人 那須 威夫  
代理人 大塚 文昭  
代理人 弟子丸 健  
代理人 須田 洋之  
代理人 上杉 浩  
代理人 西島 孝喜  
代理人 近藤 直樹  
代理人 田中 伸一郎  
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