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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
管理番号 1349448
審判番号 不服2017-11174  
総通号数 232 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-04-26 
種別 拒絶査定不服の審決 
審判請求日 2017-07-27 
確定日 2019-03-25 
事件の表示 特願2012-246307「リレーデバイスを有するメモリ要素」拒絶査定不服審判事件〔平成25年 6月 6日出願公開、特開2013-110409、請求項の数(15)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成24年11月8日の出願(パリ条約による優先権主張2011年11月23日,米国)であって,その手続の経緯は以下のとおりである。
平成28年 9月26日付け 拒絶理由通知書
平成28年12月15日 意見書,手続補正書の提出
平成29年 3月28日付け 拒絶査定
平成29年 7月27日 審判請求書,手続補正書の提出
平成30年 1月29日付け 拒絶理由通知書
平成30年 7月24日 意見書,手続補正書の提出
平成30年 9月 7日付け 拒絶理由通知書
平成31年 2月 4日 意見書,手続補正書の提出

第2 原査定の拒絶の理由
原査定の拒絶の理由は,この出願の請求項1-17,23-26に係る発明は,本願の優先権主張の日(以下,「優先権主張日」という。)前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その優先権主張日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない,というものである。

引用文献1 特開2010-129371号公報
引用文献2 特表2009-510785号公報
引用文献3 特表2008-505501号公報

第3 当審の拒絶の理由
1 当審の平成30年1月29日付けの拒絶の理由について
当審の平成30年1月29日付けの拒絶の理由は,
(1)この出願の特許請求の範囲の記載が,特許法第36条第6項第1号に規定する要件を満たしていない。
(2)この出願の特許請求の範囲の記載が,特許法第36条第6項第2号に規定する要件を満たしていない。
(3)この出願の請求項1-21,23-26に係る発明は,その優先権主張日前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その優先権主張日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
というものである。

引用文献A 特開昭63-73554号公報
引用文献B 特開2000-251478号公報
引用文献C 特開2004-63605号公報
引用文献D 米国特許第7495952号明細書
引用文献1 特開2010-129371号公報

2 当審の平成30年9月7日付けの拒絶の理由について
当審の平成30年9月7日付けの拒絶の理由は,この出願の特許請求の範囲の記載が,特許法第36条第6項第1号に規定する要件を満たしていない,というものである。

第4 本願発明
本願請求項1ないし15に係る発明(以下,それぞれ「本願発明1ないし15」という。)は,平成31年2月4日付けの手続補正書で補正された特許請求の範囲の請求項1ないし15に記載された事項により特定される発明であり,本願発明1ないし15は以下のとおりの発明である。

「【請求項1】
集積回路であって、該集積回路は、
基板において形成され、第1の入力および第1の出力を有するnチャンネルおよびｐチャンネル回路網であって、該nチャンネルおよびｐチャンネル回路網は、メモリ要素の第1の部分を含み、第1および第2の電圧によって電力供給される、nチャンネルおよびｐチャンネル回路網と、
該nチャンネルおよびｐチャンネル回路網が形成された該基板の上における誘電層において形成された複数の機械的リレー回路であって、該複数の機械的リレー回路は、第2の入力および第2の出力を有し、該複数の機械的リレー回路は、該メモリ要素の第2の部分を含み、第3および第4の電圧によって電力供給される、複数の機械的リレー回路と
を含み、該第1の出力は、該第2の入力に連結され、該第2の出力は、該第1の入力に連結される、集積回路。
【請求項2】
前記nチャンネルおよびｐチャンネル回路網と前記複数の機械的リレー回路との間に配置された誘電スタックをさらに含む、請求項1に記載の集積回路。
【請求項3】
前記誘電スタックは、複数の金属ルーティング層およびビア層を含む、請求項2に記載の集積回路。
【請求項4】
前記nチャンネルおよびｐチャンネル回路網は、相補型金属酸化物半導体回路網を含む、請求項1に記載の集積回路。
【請求項5】
前記nチャンネルおよびｐチャンネル回路網は、前記複数の機械的リレー回路に対する制御信号を生成するように動作可能である、請求項1に記載の集積回路。
【請求項6】
前記複数の機械的リレー回路のうちの少なくとも1つは、異なる電圧レベルを有する1対の電源ラインの間に直列に連結された1対の機械的リレースイッチを含む、請求項5に記載の集積回路。
【請求項7】
前記1対の機械的リレースイッチは、1対の不揮発性機械的リレースイッチを含む、請求項6に記載の集積回路。
【請求項8】
前記複数の機械的リレー回路は、2つの機械的リレースイッチを含み、前記nチャンネルおよびｐチャンネル回路網は、該2つの機械的リレースイッチに連結されているインバータを含む、請求項5に記載の集積回路。
【請求項9】
前記2つの機械的リレースイッチは、揮発性機械的リレースイッチを含む、請求項8に記載の集積回路。
【請求項10】
前記集積回路は、ユーザーから構成データを受け取るように動作可能なプログラマブル集積回路を含み、前記複数の機械的リレー回路は、該構成データを格納するように動作可能である、請求項1に記載の集積回路。
【請求項11】
メモリ要素であって、該メモリ要素は、
直列に連結された少なくともnチャンネルトランジスタおよびｐチャンネルトランジスタを有する第1の反転回路であって、該第1の反転回路は、第1の入力および第1の出力を有し、第1および第2の電圧によって電力供給され、該nチャンネルトランジスタおよび該ｐチャンネルトランジスタは、半導体基板において形成されている、第1の反転回路と、
該半導体基板の上の層において形成された2つの機械的リレースイッチを有する第2の反転回路であって、該第2の反転回路は、第2の入力および第2の出力を有し、第3および第4の電圧によって電力供給される、第2の反転回路と
を含み、該第1の出力は、該第2の入力に連結され、該第2の出力は、該第1の入力に連結される、メモリ要素。
【請求項12】
前記第1および第2の反転回路は、一緒に交差連結されている、請求項11に記載のメモリ要素。
【請求項13】
メモリ要素であって、該メモリ要素は、
第1の電源ラインと第2の電源ラインとの間に連結されたｐチャンネルトランジスタおよびnチャンネルトランジスタを有する第1の反転回路であって、該第1および第2の電源ラインは、それぞれの第1および第2の電源電圧を供給するように動作可能である、第1の反転回路と、
第3の電源ラインと第4の電源ラインとの間に連結された2つの機械的リレースイッチを有する第2の反転回路と
を含み、
該第3の電源ラインは、該第1の電源ラインと異なり、該第1の電源電圧と異なる第3の電源電圧を供給するように動作可能であり、該第2および第4の電源ラインは、異なる電源電圧を供給するように動作可能であり、該第1および第2の反転回路は、一緒に交差連結されている、メモリ要素。
【請求項14】
プログラマブル集積回路であって、該プログラマブル集積回路は、双安定メモリ要素を含み、該双安定メモリ要素は、
第1および第2の供給電圧を提供するように動作可能である第1および第2の電源ラインと、
半導体基板において形成されたnチャンネルトランジスタおよびｐチャンネルトランジスタを含む第1の反転回路であって、該nチャンネルトランジスタおよび該ｐチャンネルトランジスタは、該第1の電源ラインと該第2の電源ラインとの間に連結されている、第1の反転回路と、
該第1および第2の供給電圧と異なる供給電圧を提供するように動作可能である第3および第4の電源ラインと、
2つの機械的リレースイッチを有する第2の反転回路であって、該2つの機械的リレースイッチは、該半導体基板の上に形成された層上に形成され、該第3の電源ラインと該第4の電源ラインとの間に連結されている、第2の反転回路と
を含み、該第1および第2の反転回路は、一緒に交差連結されている、プログラマブル集積回路。
【請求項15】
基板と、
誘電層と、
該基板と該誘電層との間に配置された少なくとも1つの金属ルーティング層と
をさらに含み、
前記nチャンネルトランジスタは、該基板において形成され、前記2つの機械的リレースイッチは、該誘電層において形成されている、請求項14に記載のプログラマブル集積回路。」

第5 引用文献,引用発明等
1 引用文献1について
(1)引用文献1記載事項
原査定及び当審の拒絶の理由に引用された引用文献1には,図面とともに次の事項が記載されている。

「【0001】
本発明は、スイッチ及びESD保護素子に関する。
【背景技術】
【0002】
MEMS(Micro-Electro-Mechanical Systems)を用いたデバイスとしては、主に、可変容量、スイッチ、加速度センサ、圧力センサ、RF(radio frequency)フィルタ、ジャイロスコープ、ミラーデバイスなどが、研究及び開発されている。
【0003】
これらの中で、MEMSスイッチは、オフ時のリークがないので、チップの消費電力(消費電流)の削減に効果的である。また、MEMSスイッチは、半導体集積回路(IC:Integrated circuit)を構成する配線層上に形成できるので、例えば、CMOSインバータのように、ウェハ(チップ)表面に形成される素子及び回路を、スイッチとして用いる場合に比較して、チップ面積を削減できる。」

「【0013】
[第1の実施形態]
第1の実施形態においては、MEMS構造の微細なスイッチについて説明する。
【0014】
(1) 実施例1
(a) 構造
図1を参照して、第1の実施形態の一例に係るMEMSスイッチの構造について説明する。
図1(a)は、本実施形態の第1例に係るMEMSスイッチ1の構造を示す平面図である。図1(b)は、図1(a)のA-A’線に沿うMEMSスイッチ1の断面図である。また、図1(c)は、図1(a)のB-B’線に沿うMEMSスイッチ1の断面図である。
【0015】
図1に示されるMEMSスイッチ1は、ノーマリ・オン(normally-on)型のMEMSスイッチである。また、このスイッチ1の駆動方式は、静電駆動方式である。
【0016】
絶縁性の基板10は、シリコン基板上に形成された絶縁層、ガラス基板、又は、ガラス基板上に形成された絶縁層から構成される。
【0017】
基板10上には、3個の電極11,12,13が設けられる。2個の電極11,12は、ｘ方向(第1の方向)に並んで配置され、残りの1個の電極13は、2個の電極11,12のｘ方向及びｙ方向(第2の方向)の周囲を取り囲むように、配置されている。3個の電極11,12,13は、互いに電気的に分離されている。
【0018】
電極11,12,13は、例えば、プラグP1,P2,P3を経由して、基板10内の配線21,22,23に接続される。
第1の電極(第1ポート)11は、スイッチ1の一方の電極であり、電極11には、電位Vｓが供給される。電極11は、例えば、プラグP1を経由して、第1の配線21に接続される。
第2の電極(第2ポート)12は、スイッチ1の他方の電極であり、電極12は電位Vdを示す。電極12は、例えば、プラグP2を経由して、第2の配線22に接続される。
【0019】
また、第3の電極13は、スイッチを駆動するための電位Vgが供給される。電極13は、例えば、プラグP3を経由して、第3の配線23に接続される。
可動構造15は、電極11,12上方に設けられる。可動構造15は、2個の電極11,12が並んだ方向(ｘ方向)に延在している。可動構造の平面形状は、例えば、矩形状を有している。
可動構造15は、そのｘ方向の一端が、電極11上に設けられたアンカー14に支持され、可動構造15はカンチレバー構造(片持ち梁構造)になっている。また、可動構造15のｘ方向に沿った断面形状は、上向きに凸の形状になっている。
【0020】
可動構造15は、上下方向、つまり、電極12側からキャップ20側へ向かって、又は、キャップ20側から電極12側に向かって動く。
【0021】
可動構造15及びアンカー14は、例えば、導電体から構成される。アンカー14は、電極11と電気的に接続されている。よって、可動構造15は、電極11に電気的に接続される。可動構造15は、電極11から電位Vｓが供給される。
【0022】
可動構造15のｘ方向の他端には、接点部16が設けられている。接点部16は、電極12上方に設けられる。接点部16は下側に、すなわち、電極12に向かって反っている。接点部16は、可動構造15の動作に応じて、電極12と接触状態又は非接触状態になる。接点部16は、例えば、可動構造と同じ導電体が用いられる。
【0023】
可動構造15上には、調整膜18が設けられ、可動構造15と調整膜18とは積層構造をなしている。調整膜18は、例えば、接点部16上方を覆っている。
調整膜18の内部応力は、可動構造15の内部応力に対して、相対的に圧縮性が強い。この調整膜18の圧縮性の内部応力によって、可動構造15の接点部16側が上に凸の形状になり、接点部16が下側(基板側)を向く。以下では、調整膜18の内部応力によって、可動構造15の上に凸する部分を、凸部17と呼ぶ。
【0024】
調整膜18の材料は、例えば、絶縁体が用いられている。但し、調整膜18が可動構造15よりも大きい圧縮力を有していれば、調整膜18の材料は、限定されない。
【0025】
キャップ20は、可動構造15を覆うように、電極13上に設けられる。可動構造15とキャップ20との間の領域は、空洞であり、例えば、真空になっている。尚、図1において、説明の簡単化のため、単層構造のキャップ20を図示しているが、多層構造のキャップであってもよい。
【0026】
キャップ20は、調整膜18の一部分に接触する。キャップ20は、調整膜18を介して、可動構造15の凸部17を上側から押さえつけることによって、接点部16を電極12に接触させる。これによって、接点部16と電極12との接触時の力(コンタクト力)が、大きくされている。キャップ20は導電体を含み、電極13に電気的に接続される。キャップ20は、電極13から電位Vgが供給される。
【0027】
調整膜18の材料が絶縁膜の場合、調整膜18と直接接触するキャップ層20の材料は導電体が用いられる。
このキャップ20は、可動構造15を駆動されるための実質的な電極(駆動電極)として、機能する。つまり、キャップ20に供給される電位Vgと可動構造15に供給される電位Vｓとの関係によって、本例のMEMSスイッチ1のオン/オフ状態が制御される。
【0028】
例えば、MEMSスイッチ1は、電位Vgと電位Vｓとの間の電位差を実質的に0Vに設定することによって、可動構造15の最上部(凸部17)が、キャップ20により上側から基板10側に押さえつけられて、接点部16と電極12とが接触した状態が保持される。
【0029】
また、MEMSスイッチ1は、電位Vgと電位Vｓと間の電位差をある一定の電位差以上に設定することによって、可動構造15とキャップ20との間に静電引力を発生させ、可動構造15が動かされる。これによって、接点部16と電極12とが非接触した状態を保持される。
【0030】
キャップ20上部底面と基板10表面との間隔Hは、可動構造15とキャップ20との間の電位差が実質的に0Vであるときに、キャップ20によって接点部16と電極12との接触状態が保持できる間隔、かつ、可動構造15とキャップ20との間の電位差が、可動構造15が動き始める所定のプルイン電圧Vｐiより大きくなったとき、接点部16と電極12とが非接触状態になる間隔である。間隔Hの上限値は、0.5μm以下であることがより好ましい。
【0031】
尚、導電体が用いられた可動構造15と導電体が用いられたキャップ20との間に、絶縁体が用いられた調整膜18が介在しているため、可動構造15とキャップ20が、電気的に直接接続(短絡)することは無い。
【0032】
図1に示されるMEMSスイッチ1は、可動構造15の動作、つまりMEMSスイッチのオン/オフの制御は、可動構造15-キャップ20間の電位差を制御することで実現できる。スイッチ1をオンにするときは、キャップ20によって、可動構造15を上側から押さえつけておくので、可動構造15-キャップ20間の電位差は不要である。また、スイッチ1をオフにするとき、可動構造15を可動構造15-キャップ20の電位差に起因した静電引力によって駆動する。それゆえ、本例のMEMSスイッチ1の消費電力は小さい。」

「【0082】
(4) 適用例
以下、図6乃至8を参照して、本実施形態で述べたMEMSスイッチ1,2,3の適用例について、説明する。
【0083】
(a) パワーゲーティングスイッチ
本実施形態のMEMSスイッチ1,2,3は、パワーゲーティングスイッチに適用できる。
【0084】
例えば、図6のように、半導体基板(チップ)50上に、半導体集積回路(以下、ICと呼ぶ)が形成される。尚、図6においては、説明の簡単化のため、1つの電界効果トランジスタTｒのみを図示している。
【0085】
半導体基板50の素子形成領域は、素子分離絶縁膜59によって区画されている。電界効果トランジスタTｒは、素子形成領域内に設けられる。
電界効果トランジスタTｒは、半導体基板50内に、ソース/ドレインとして機能する2つの拡散層51S,51Dを有している。2つの拡散層51S,51D間の半導体基板50表面(チャネル領域)上には、ゲート絶縁膜52が設けられる。ゲート絶縁膜52上には、ゲート電極53が設けられている。拡散層51S,51D上には、コンタクトプラグCPが設けられ、拡散層51S,51Dは、コンタクトプラグCPを経由して、配線55,56に接続される。
【0086】
電界効果トランジスタTｒを覆うように、層間絶縁膜10,57,58が、半導体基板50上に設けられる。複数の配線層が多層配線技術によって積層され、複数の層間絶縁膜10,57,58内の各々に、複数の配線21,22,23,55,56が設けられる。
【0087】
MEMSスイッチ1は、パワーゲーティングスイッチとして、半導体基板50上方に設けられる。つまり、パワーゲーティングスイッチとしてのMEMSスイッチ1は、層間絶縁膜の最上層10を、MEMSスイッチの形成基板10として用いられている。そして、配線21,55やプラグP1,V0,CPを介して、半導体基板20上のトランジスタTｒに電気的に接続される。
【0088】
このように、MEMSスイッチ1は、層間絶縁膜を基板に用いて、半導体集積回路(IC)上に積層できるため、MEMSスイッチ1を用いることによって、ICチップのチップサイズが増大することはない。それゆえ、本実施形態のMEMSスイッチ1を、パワーゲーティングスイッチとして利用することで、例えば、CMOSインバータのように、基板表面に形成される電界効果トランジスタを利用したパワーゲーティングスイッチ(以下、トランジスタスイッチと呼ぶ)よりも、チップサイズを削減できる。
【0089】
トランジスタスイッチは、オフ状態であっても、リークが発生する。また、パワーゲーティング技術の採用によるチップサイズの増大を抑制するため、トランジスタスイッチを微細化すると、トランジスタの短チャネル効果などに起因して、リークが発生する。このため、トランジスタスイッチは、リーク及びそのリークに起因した消費電力を含むため、パワーゲーティングスイッチとしての機能を十分に果たせない。
一方、MEMSスイッチ1はオフ状態のとき、リークが実質的に無く、チップ全体の消費電力を低減するのに、非常に有効である。
【0090】
さらには、通常、トランジスタスイッチは、駆動電圧(ゲート電圧)がなければ、オン状態を保持しておくことが困難である。その結果として、低消費電力化のためのパワーゲーティングスイッチに対して、それを構成するトランジスタを動作せるために、電力を供給しなければならない。
これに対して、図1に示されるMEMSスイッチ1のように、ノーマリ・オン型のMEMSスイッチ1であって、キャップ20が可動構造15を上側から押し付けて、接点部16とポートとしての電極12を機械的に接触させている構成であれば、オン状態を保持するための電力は不要になる。また、MEMSスイッチ1は、可動構造15が静電引力によってジッパー状に動くため、オフ状態にするための消費電力(駆動電圧)は低減されている。さらに、ノーマリ・オン型のMEMSスイッチ1は、接点部16が電極12と非接触になれば、直ちにオフするので、そのスイッチング動作は速い。
【0091】
また、トランジスタスイッチは半導体基板50内に拡散層を有するため、その拡散層に起因した寄生容量・寄生抵抗が存在し、ICの動作に対して遅延などの悪影響を及ぼす。これに対して、MEMSスイッチ1は、オン抵抗が小さい、寄生容量が小さい及びデバイスの歪みがない、などの利点を有するため、ICに及ぼす悪影響は小さい。
【0092】
したがって、本実施形態のMEMSスイッチを、パワーゲーティングスイッチとして用いることは、非常に有効である。」

「【0102】
(b) 回路
本実施形態のMEMSスイッチ1,2,3は、論理回路や記憶回路に適用できる。図8(a)、図8(b)及び図8(c)は、MEMSスイッチを用いた回路の等価回路図を示している。
【0103】
MEMSスイッチは、図8(a)に示す回路要素で示すことができる。図8(a)において、電位Vgが印加される制御端子(ゲート)は、MEMSスイッチの駆動電極に対応する。電流経路の一端及び他端Vｓ,Vdは、MEMSスイッチの2つのポートに対応する。
【0104】
ノーマリ・オン型のMEMSスイッチは、電位差がプルイン電位Vｐi以下のときにオンになり、電位差がプルイン電位Vｐiより大きいときにオフになる。プルイン電位Vｐi以下の電位を“L”レベル、プルイン電位Vｐiより大きい電位を“H”レベルとした場合、ノーマリ・オン型MEMSスイッチは、シリコンを用いたPチャネルMOSトランジスタと等価である。
【0105】
一方、ノーマリ・オフ型MEMSスイッチは、電位差がプルイン電位Vｐi以下のときオフし、電位差がプルイン電位Vｐiより大きいときオンする。つまり、ノーマリ・オフ型のMEMSスイッチは、シリコンを用いたNチャネルトランジスタと等価である。
【0106】
それゆえ、本実施例で述べたノーマリ・オン型MEMSスイッチ1及びノーマリ・オフ型MEMSスイッチ3を用いて、MOSトランジスタを用いた回路と等価な論理ゲートを構成することができる。
【0107】
例えば、図8(b)に示されるように、ノーマリ・オン/オフ型のMEMSスイッチ1A,3Aを1つずつ用いて、CMOSインバータ(NOTゲート)を構成できる。」

「【0112】
また、図8(c)に示すように、MEMSスイッチを用いて、記憶回路を構成することもできる。図8(c)においては、SRAM(Static Random Access Memory)が、MEMSスイッチを用いて、構成されている。
【0113】
図8(c)に示されるSRAMは、図8(b)に示されるインバータMIが2個、つまり、4個のMEMSスイッチ1A,1B,3A,3Bから構成されている。
【0114】
インバータMI1,MI2及び各MEMSスイッチ1A,1B,3A,3Bの接続関係は、CMOSインバータをフリップフロップ接続させて構成したSRAMと、同様である。すなわち、一方のインバータMI1の入力ノードが、他方のインバータMI2の出力ノードn2と接続され、他方のインバータMI2の入力ノードが、一方のインバータの出力ノードn1に接続される。尚、ノードn1,n2には、ワード線及び2つのビット線が、選択スイッチを介してそれぞれ接続されるが、図8(c)中においては、その図示は省略している。
ワード線及びビット線の電位を制御して、MEMSスイッチを用いたSRAMに対して、データの書き込み及びデータの読み出しが実行される。
【0115】
MEMSスイッチを用いたSRAMは、例えば、図7に示されるような回路ブロック62内のサブ回路ブロック631?63nの演算データを、一時的に退避させておくためのレジスタとして使用できる。上述のように、MEMSスイッチは消費電力が小さいため、MEMSスイッチを用いたレジスタ(SRAM)は、CMOSインバータを用いたレジスタよりも消費電力を小さくできる。また、MEMSスイッチは、半導体基板(チップ)上方に積層できるため、チップサイズを削減できる。また、MEMSスイッチは、リークがほとんど無いので、データの保持特性(リテンション特性)が向上できる。」

「【0144】
パワーオン検知回路67Aは、ICチップ(回路ブロック62)に配線(高電位電源配線)を介して、電源が投入されるのを検知すると、パワーオン検知信号SPOを、電位生成回路67Bに出力する。電源電位VDDの投入により、ICチップ(回路ブロック62)はアクティブになる。
パワーオン検知信号が入力された電位生成回路66は、MEMSスイッチの駆動電位Vgを生成する。そして、生成された電位Vgは、MEMSスイッチ1の制御端子に供給される。尚、駆動電位Vgの大きさは、電源電位VDDと同じ大きさでもよいし、異なる大きさでもよい。」

(2)引用文献1発明について
上記「(1)」より引用文献1には,以下の事項が記載されていると認められる。
ア MEMSスイッチは,半導体集積回路(IC:Integrated circuit)を構成する配線層上に形成できること。
イ MEMSスイッチは,そのｘ方向の一端が,電極11上に設けられたアンカー14に支持された,カンチレバー構造(片持ち梁構造)の可動構造15を有すること。
ウ MEMSスイッチは,可動構造15を覆うようにキャップ20を有すること。
エ MEMSスイッチは,可動構造15のｘ方向の他端には,電極12上方に設けられた,接点部16が設けられており,接点部16は,可動構造15の動作に応じて,電極12と接触状態又は非接触状態になる。
オ MEMSスイッチのオン/オフの制御は,可動構造15-キャップ20間の電位差を制御することで実現でき,スイッチ1をオンにするときは,キャップ20によって,可動構造15を上側から押さえつけておくので,可動構造15-キャップ20間の電位差は不要であり,スイッチ1をオフにするとき,可動構造15を可動構造15-キャップ20の電位差に起因した静電引力によって駆動する。
カ 上記「ア」ないし「オ」から,引用文献1に記載された「MEMSスイッチ」は,静電引力により,接点部16と電極12との接触状態又は非接触状態とし,オン/オフの制御を行っていると認められる。

そうすると,引用文献1には,以下の発明(以下,「引用文献1発明」という。)が記載されていると認められる。

「半導体集積回路を構成する配線層上に形成されたMEMSスイッチが構成された半導体集積回路であって,
MEMSスイッチは,静電引力により,接点部16と電極12との接触状態又は非接触状態とし,オン/オフの制御を行っており,
MEMSスイッチを用いてSRAMを構成する際に,
ノーマリ・オン/オフ型のMEMSスイッチを1つずつ用いて構成されたCMOSインバータ(NOTゲート)を2個用い,
一方のインバータの入力ノードが,他方のインバータの出力ノードと接続し,他方のインバータの入力ノードが,一方のインバータの出力ノードに接続し,
Vdd及びVｓｓの電圧によって電力供給される,
MEMSスイッチを有する半導体集積回路。」

2 引用文献2について
原査定の拒絶の理由に引用された引用文献2には,図面とともに次の事項が記載されている。

「【0011】
従来のメモリの接近法は、電気性または磁気性物質に係わるものである。典型的に機械的手段は確保することが難しく、急激な移動は大きな電圧を必要とするので、これらの接近法は機械手段を採用しない。しかし、機械手段は大きな伝導度を提供する利点がある。
【課題を解決するための手段】
【0012】
次に、微細大きさのナノスケールの技術において、少なくとも二つの双安定の変形物のうちの一つの物質を用いるいくつかの実施の形態を説明する。前記物質は、形状記憶金属合金を含むことができ、FET(field effecｔ ｔｒanｓiｓｔｏｒ)のゲートとして用いられて電気的に制御され、互いに異なる複数のゲート形態を有して互いに異なるトランジスタ特性を提供することができる。第2の実施の形態において、形状記憶合金(ｓhaｐe memｏｒｙ allｏｙｓ)は、トランジスタのゲートとチャンネルとの間で熱的にアクチュエートするスイッチを用い、FETの電荷注入時にホットキャリアの劣化を防止するための導電性を提供することができる。他の実施の形態において、高密度クロスバー(cｒｏｓｓ baｒ)またはクロスポイント(cｒｏｓｓ ｐｏinｔ)スイッチとして用いられる形状記憶をさらに含むことができる。読み出し及び判読制御ロジッグを有するメモリ素子が形成される。
【0013】
本発明のさらに他の実施の形態において、メモリ素子の構造は、静電気力によってアクチュエートしたゲート変形(defｏｒmaｔiｏn)を用いて、トランジスタの特性を再生変動させることができる。前記変形は相安定的であり、メモリとして用いられることができる双安定トランジスタ特性を提供することができる。ストレスを有してプログラムされた従来の物質のうちの少なくとも一つの物質が本発明のために採用されることができる。形状合金記憶物質の高弾性ストレインによって前記特性を改善することができる。
【0014】
本発明のさらに他の実施の形態において、前記静電気力はトランジスタのゲートを変形するのに用いられ、トランジスタの特性を直接変化させてメモリとして有用な双安定電子素子を提供することができる。静電気及び少なくとも一つのストレスを有するフィルムが用いられる。
【0015】
また、双安定性質も他の配列として採用され、前記双安定素子がトランジスタに直列素子を提供し、トランジスタによってアクセスされて記憶状態をアクセスすることができる。
【発明を実施するための最良の形態】
【0016】
＜双安定ゲートの実施の形態＞
第1の実施の形態は、ストレスされたゲートスタック(ｓｔｒeｓｓed gaｔe ｓｔack)を備えて複数の双安定位置に変形することを含む。これによって、不揮発性状態を素子に迅速にプログラムすることができる。ゲート制御特性の変動やトランジスタ構造の固有ゲイン(gain)によるトランジスタ作動によって、数ナノメータ分の1ほどの小さい大きさの変形が容易に検知されるため、その速度はSRAMよりさらに高密度として提供されるが、前記素子はより低い電力を消耗する。トランジスタチャンネルに連結されているゲートにおいて、変形能力が信頼できる高速ナノスケールのメモリを実現することができる。
【0017】
静電気的に小さく生成された変形は、トランジスタのために複数の安定した変形状態を提供するのに用いられる。ゲインを介する超高感度に起因するトランジスタの電子性質によって1nm移動以下の低い変形が検知できる。トランジスタ技術が再生可能であるため、機械的変形が高速電子検知に連結されて双安定不揮発性メモリを提供することができる。
【0018】
本発明の他の実施の形態において、前記変形はゲートのための高圧縮フィルムやフィルムスタックを介して生成することができる。トランジスタ上の領域に提供された場合、前記ゲートは複数の多様な状態として変形される。前記状態のそれぞれはプレートまたはトランジスタのソース及びドレイン領域を介するチャンネルにバイアスを印加することによって提供される。
【0019】
前記変形は、トランジスタ作動に固有部分として用いられて双安定性を提供することができる。前記構造に用いられる力学的原理は通常の半導体工程に根拠した簡単な例を用いて説明することができる。図1A、図1B及び図1Cは力学的効果を示す。支持ポスト(hｏlding ｐｏｓｔｓ)115、120を支持し、前記支持ポスト115、120との間に形成されて選択的に除去することのできる犠牲膜(例えば、酸化膜ポスト及び窒化選択膜)125を支持するために基板110が用いられる。高圧縮ストレス膜(film)130が前記ポスト115、120及び犠牲膜125上に塗布及びパターニングされて集積した回路に所望形状を形成することができる。前記犠牲膜125が除去された場合、圧縮したストレスの伸長により弛緩(ｒeleaｓe)されるため、図1B及び図1Cにそれぞれ示すように、凹凸形状に前記積層膜130が変形される。
【0020】
前記積層の圧縮ストレス膜130は、単一物質(ストレスを持つ金属膜、ポリシリコンなど)やシリコン酸化物質のようなストレスされた誘電物質とともに、金属やポリシリコンのような複合物質とすることができる。前記基板110がトランジスタの基板のように半導体性質を有する場合、前記変形上部膜130はゲートとして用いられることができ、複数状態のゲートとチャンネルとの間の距離の変化は、トランジスタの互いに異なる複数の動作領域を提供することができる(ゲインのようなスレッショルド電圧の変化など)。
【0021】
このような簡単な原理は、図2A、図2B、図2C及び図2Dに示すソース210及びドレイン215を有するFETのようなトランジスタに最も容易に適用することができる。図2A及び図2Bは、二つの互いに異なる位置の絶縁領域またはトランジスタのアクティブ領域上に一緒に配置された前記パターニングやストレスされたゲート膜130を示す。露出した表面は安全性が提供できる酸化薄膜で備えることができる。
【0022】
図2C及び図2Dの互いに異なる位置に示すように、前記ゲートに対して垂直に、前記組立体の上部にプレートライン220が配置される。前記プレートは前記プレートとゲートとの間にギャップ(gaｐ)を有することができ、犠牲膜によって提供されることができる。前記ゲートは前記トランジスタのゲートとソース/ドレインとの間、またはゲートとプレートとの間の印加電圧によって形状が変形されることができる。前記電圧は高くプログラムされることができるが、パーティクル電流(ｐaｒｔicle cｕｒｒenｔ)が流れず、コンタクトが形成されない場合もある。ゲート、ソース及びドレインに相対的に小さい電圧を印加して検知することができる。
【0023】
前記プレートとゲートとの間に電位差を印加して図2a及び図2Cに示すように、前記ゲートは前記プレートの方に上向き変形されることができる。(ドレイン、ソース、または両側に印加された電位差を介して)前記プレートとチャンネルとの間に電位差を印加して図2b及び図2Dに示すように、前記ゲートはチャンネルの方に向けて変形されることができる。これら複数の条件は、前記変形を起こすために十分高い電圧を必要とする。前記ゲートと前記トランジスタとの間に最も小さい電圧が印加される場合、トランジスタはドレインからソースに流れる電流を介して判読することができる。」

3 引用文献3について
原査定の拒絶の理由に引用された引用文献3には,図面とともに次の事項が記載されている。

「【0001】
本発明は集積回路(「IC」)に関し、より詳細には、アルファ粒子および大気中の中性子などの原因のために生じるある種のメモリエラーに対するICの抵抗力を増加するIC構造に関する。」

「【0005】
図1は、例えば、フィールドプログラマブルゲートアレイ(「FPGA」)IC上において用いられ得る、従来のスタティックRAM(「SRAM」)セル10を示す。例えば、このタイプのセルは、FPGA上におけるランダムアクセスメモリのブロック(いわゆる「ユーザRAM」)を提供するために用いられ得る。セル10において、PMOSトランジスタ20aは、比較的高い電位のソースVCC(またはロジック1)と比較的低い電位のソースVSS(あるいはロジック0または接地)との間において、NMOSトランジスタ30aと直列に接続される。PMOSトランジスタ20bは同様に、VCCとVSSとの間におけるNMOSトランジスタ30bと直列に接続される。ノード22aは、トランジスタ20aと30aとの間において、ならびに、トランジスタ20bと30bとのゲート間において接続される。ノード22bは、トランジスタ20bと30bとの間において、ならびに、トランジスタ20aと30aとのゲート間において接続される。ノード22aは、NMOSトランジスタ40aを介してビット線50aへと選択的に接続可能である。ノード22bは、NMOSトランジスタ40bを介してビット線50bへと選択的に接続可能である。」

「【0008】
FPGAにおける多くのメモリセルは、FPGAのプログラマブル相互接続(または「ルーティング」)回路網を制御するために提供される。実際には、多くのFPGAアーキテクチャにおいて、メモリセルの他のタイプよりも、「コンフィギュレーションRAM」または「CRAM」のタイプがより著しく多く見られ得る。このタイプの代表的なCRAMセル100は図2に示される。回路の概略的な観点から、このCRAMセルのコアは、図1におけるRAMセル10のコアと類似している。これらの「コア」要素は、図2において、120a、130a、120b、130b、122a、および122bである(図1における要素、20a、30a、20b、30b、22a、および22bに個々に対応する)。それゆえ、CRAMセル100のコアは、図1におけるSRAMセル10のコアと同様に動作し、これらの動作は、従って、再度記載する必要はない。CRAMセル100は、通常、FPGAのプログラマブルルーティングリソースにおけるいくつかのパスゲートトランジスタ(例えば、160a、160b、および160c)を制御する。特に、ノード122bは、CRAMセル100の出力ノードであり、パストランジスタ160のゲートと接続される。CRAMセル100は図2において3つのパスゲート160を制御することが示されているが、この数は、FPGAの中の異なる位置において、または異なるFPGAアーキテクチャにおいて、異なり得る。」

【図1】

【図2】

4 引用文献Aについて
当審の拒絶の理由に引用された引用文献Aには,図面とともに次の事項が記載されている。

「[産業上の利用分野]
本発明はデジタル信号記憶装置に係り、さらに詳しくは不揮発性で電気機械的に記憶を行なうメモリ素子を備えた少なくとも1つのメモリセルを有するデジタル信号記憶装置に関するものである。」(第2頁左下欄3行乃至8行)

「本発明は、たとえば電離性放射線などの外的な作用にもかかわらず、長期間にわたって内容を失うことがなく、かつその寸法と技術が半導体基板上のトランジスタと統合させるのに適している冒頭で述べた種類の記憶装置を提供することを目的としている。」(第3頁左上欄18行乃至右上欄3行)

「エネルギー使用が少ないという点で優れている実施例においては、基板7上の接合層9はたとえばP^(+)-Si(第4図)などの良伝導性材料から形成されている。金属層12を有する薄膜2と接合層9によって平板コンデンサ12′が形成され、この平板コンデンサ12′の容量値は薄膜の寸法と支持層5の高さと薄膜2の位置によって決定される。平板コンデンサの駆動は、たとえば第4図に示されている。メモリセル13は絶縁されたゲート16(MOSFET)と断面で示すメモリ素子1に接続された2つの電界効果型トランジスタ14.15から構成されている。メモリセル13の他の特徴は、更にメモリ素子1を覆うシールド17が設けられていることである。このシールド17は同一の基板7上に設けられているすべてのメモリ素子1を、たとえば0.1?lmmの距離で覆っており、かつ基板7と各メモリセル13のMOSFET14,15の基板18に接続される基準電位と接続されている。
ワード(W)線19によってメモリセル13のMOSFET14,15の各ゲート16が接続され、更に他のメモリセル13が設けられている場合にはそれらの該当するMOSFET14,15のゲート16が接続される。MOSFET14,15を流れる電流、すなわち接点20,21と接点22,23間を流れる電流は、ゲート16の電位によって制御されている。
MOSFET14の接点20は薄膜2ないしは金属層12と電気的に接続されている。MOSFET14の他方の接点22は、他のメモリセル13が設けられている場合にはそのMOSFET14の接点22とビット・ブリッジ(BIT・BRIDGE)(BB)線24を介して接続されている。
MOSFET15の接点21はメモリ素子1の接合層9と接続されている。ビット・フォース(BIT・FORCE)(BF)線25によってメモリセル13のMOSFET15の接点23が接続されている。メモリセル13の必要面植は、最近のダイナミック・ランダム・アクセス・メモリ・ユニットに用いられるメモリセルの約10倍である。
W線19とBB線24とBF線25は、好ましくは同一の基板7上に設けられている電子的手段と接続されている。これらの手段により、各メモリセル13において薄膜2を双方の安定した位置3,4へ移動させることができ、かつ各メモリセル13の薄膜2の位置を検出することができる。第4図には、メモリセル13の平板コンデンサ12′の容量値を測定することによって位置3,4を検出する読出装置26の例が示されている。
メモリセル13に情報を書き込むために、W線19がVcc(たとえば+5V)の電位にされる。
薄膜を位置4へ移動させ、あるいはその位置に保つために、BB線24とBF線25はたとえば薄膜2の固有振動10回分の期間δの間Vｓｐ(たとえば+10?+20V)の電位を保持する。両MOSFET14,15は導電性であるので、金属層12と周囲のもの(たとえばシールド17)とから形成されるコンデンサ並びに接合層9と基板7とから形成されるコンデンサが充電される。接合層9と金属層12が同様に充電されることによって、両層9,12間に作用する反発力が生じる。薄膜2が位置3にある場合には、薄膜2内に作用する機械的な力が克服されて、薄膜2は位置4へ反転される。薄膜2の固有振動が確実におさまるまで、期間δの間は、線24,25上に電位Vｓｐが保持されなければならない。その後にBB線とBF線が基準電位にされて、メモリ素子1は放電される。次にW線19を基準電位にし、メモリ素子1をリード線24,25から絶縁することができる。
薄膜2を位置3へ移動させ、あるいはその位置に保持しようとする場合には、W線19を電位Vccにし、BB線24を基準電位に保持する。BF線25は期間δの間電位Vｓｐを保持し、平板コンデンサ12′が充電される。それによって薄膜2に作用する力が薄膜2を位置4に保持している機械的な力を克服して、薄膜2を位置3へ反転させる。BF線25を介して接合層9が基準電位まで放電した後にW線19も同様に基準電位にされ、それによってメモリ素子1が再び電気的に絶縁される。」(第4頁左下欄20行乃至第5頁右下欄1行)

5 引用文献Bについて
当審の拒絶の理由に引用された引用文献Bには,図面とともに次の事項が記載されている。

「【0001】
【発明の属する技術分野】本発明は半導体装置に関し、特に強誘電体を用いた不揮発性メモリ機能を有する半導体装置及びその動作方法に関する。」

「【0053】次に、具体的な三つの実施例を用いて本発明について説明する。
＜第一実施例＞図6は、本発明における第一実施例の半導体装置の回路図を示している。同図において、半導体素子は第一のn-chMOSFET90、強誘電体容量71及び第二のMOSFET91から形成してある。
【0054】ここで、第二のMOSFET91のドレインを強誘電体容量71の一方の電極に接続し、強誘電体容量71のもう一方の電極を第一のn-chMOSFET90のゲートに接続してある。また、第二のMOSFET91のソースにビット線Bを接続し、第二のMOSFET91のゲートに書き込みワード線Wｗを接続してある。また、第一のn-chMOSFET90のドレインをビット線Bに、ソースを読み出しワード線Wｒに接続してある。ここで、第一のn-chMOSFET90のドレインとビット線Bとの間や、ソースと読み出しワード線Wｒの間に第三のMOSFETをつけることもできる。
【0055】強誘電体容量71は、白金を上部電極とし、白金/チタンの積層構造を下部電極としてあり、この電極間にSｒBi_(2)Ta_(2)O_(9)を挟んだ構造としてある。また、強誘電体容量71と第一のn-chMOSFET90との組み合わせの代わりに、MISFETのゲート絶縁膜に強誘電体材料、強誘電体材料と常誘電体材料の積層構造、又は、強誘電体材料と常誘電体材料と導電体の積層構造のいずれか一つを配したFETを用いることもできる。上記の半導体素子をアレイ状に並べることで、メモリアレイを構成することができる。
【0056】次に、この半導体素子の動作方法について説明する。第一のn-chMOSFET90のウェル電位は1Vに固定とする。そして、書き込みは、先ず、ビット線Bにデータに相当する電位、例えば、“1”なら5V、“0”なら0Vを与える。
【0057】次に、書き込みワード線Wｗにより第二のMOSFET91をオン状態にし、第一のn-chMOSFET90のウェルとの間に電圧を印加する。そして、書き込み電圧を除去する前に書き込みワード線Wｗにより第二のMOSFET91をオフ状態にし、ビット線Bの電位を初期状態に戻す。これで書き込みが完了する。ここで、第二のMOSFET91をオフにする前に書き込み電圧をデータ“1”の場合3Vに、データ“0”の場合0.5Vに変化させても良い。
【0058】読み出し方法は、ビット線Bをフローティング状態とし、第二のMOSFET91をオフ状態としたままで読み出しワード線Wｒに電圧を印加し、所望の時間でビット線Bの電圧を参照電圧とセンスアンプを用いて比較することにより、データを判別することができる。データを保持しているときは、第二のMOSFET91をオフ状態にしたままとするが、例えば、1秒ごとにデータを読み出し、再書き込みを行うことで第二のMOSFET91からの電荷の漏れを補償するリフレッシュ処理を行うことができる。
【0059】また、電源を切って再立ち上げした場合も、読み出しを行い再書き込みすることができる。このようにすると、電源を切っている間のデータ劣化を復帰させることにができ、データの信頼性を高めることができる。なお、第二のMOSFET91の代わりに、リークのほとんどないメカニカルリレーを用いた場合は、このリフレッシュ処理と立ち上げ時の処理を行う必要がなくなる。
【0060】＜第二実施例＞図7は、本発明における第二実施例の半導体装置の回路図を示している。同図において、半導体素子は第一のn-chMOSFET92、第二のMOSFET93、第三のMOSFET94及び強誘電体容量72から形成してある。半導体素子の構成は、第二のMOSFET93のドレインを強誘電体容量72の一方の電極に接続し、さらに、強誘電体容量72のもう一方の電極に第一のn-chMOSFET92のゲートと第三のMOSFET94のドレインを接続してある。
【0061】また、第二のMOSFET93のソースにビット線Bを接続し、第二のMOSFET93のゲートに書き込みワード線Wｗを接続してある。また、第一のn-chMOSFET92のドレインをビット線Bに、ソースを読み出しワード線Wｒに接続してある。また、第三のMOSFET94のゲートを接続部制御ワード線Wfに、ソースを接続部制御ビット線Bfに接続してある。ここで、第一のn-chMOSFET92のドレインとビット線Bとの間や、ソースと読み出しワード線Wｒの間に、第四のMOSFETをつけることもできる。
【0062】強誘電体容量72は、Iｒ/IｒO_(2)の積層構造を上部電極とし、白金/チタンの積層構造を下部電極としてあり、この電極間にPb(Zｒ,Ti)O_(3)/PbTiO_(3)の積層構造を挟んだ構造としてある。上記の半導体素子をアレイ状に並べることで、メモリアレイを構成することができる。
【0063】次に、この半導体素子の動作方法について説明する。第一のn-chMOSFET92のウェル電位は1Vに固定とする。書き込みは、初めにビット線Bにデータに相当する電位、例えば、“1”なら5V、“0”なら0Vを与える。接続部制御ワード線Wfにより第三のMOSFET94をオフ状態にして、書き込みワード線Wｗにより第二のMOSFET93をオン状態にすることで、強誘電体容量72に電圧を印加する。そして、この書き込み電圧を除去する前に書き込みワード線Wｗにより第二のMOSFET93をオフ状態にすることで、書き込みが完了する。
【0064】ここで、第二のMOSFET93をオフにする前に、書き込み電圧をデータ“1”の場合は4Vに、データ“0”の場合は第一のn-chMOSFET92のウェル電位と同じ1Vに変化させても良い。このようにすると、データ“0”では分極と逆方向の電界が発生するが、データ“1”では分極と同じ方向の電界となる。
【0065】読み出し方法は、ビット線Bをフローティング状態とし、第二のMOSFET93と第三のMOSFET94をオフ状態としたままで、読み出しワード線Wｒに電圧を印加する。そして、所望の時間、例えば、100nｓec後にセンスアンプを用いて、ビット線Bの電圧を参照電圧と比較することにより、データ判別を行うことができる。
【0066】また、データを保持しているときは、第二のMOSFET93と第三のMOSFET94をオフ状態にしたままとするが、1秒ごとにデータを読み出し、データを書き込んだときの強誘電体容量72と第一のn-chMOSFET92の接続部における電位を接続部制御ビット線Bfに与える、そして、第三のMOSFET94をオン状態にして接続部の電位を設定し、第三のMOSFET94をオフ状態にすることでリフレッシュ処理を行うことができる。
【0067】また、電源立ち上げ後には、第二及び第三のMOSFET93、94をオン状態にし、接続部制御ビット線Bfをフローティング状態にしてから、ビット線Bに電圧を印加することで強誘電体72に電圧をかける。そして、接続部制御ビット線Bfの電位を、センスアンプを用いて参照電位と比較することでデータを判別し、再書き込みを行うことでデータ復帰処理を行うことができる。なお、第二及び第三のMOSFET93、94の代わりにリークのほとんどないメカニカルリレーを用いた場合は、このリフレッシュ処理と立ち上げ時の処理を行う必要がなくなる。
【0068】＜第三実施例＞図8は、本発明における第三実施例の半導体装置の回路図を示している。同図において、半導体素子は第一のn-chMOSFET95、第二のMOSFET96、第三のMOSFET97及び強誘電体容量73から形成してある。半導体装置の構成は、第二のMOSFET96のドレインを強誘電体容量73の一方の電極に接続してあり、さらに、強誘電体容量73のもう一方の電極に第一のn-chMOSFET95のゲートと第三のMOSFET97のドレインを接続してある。
【0069】また、第二のMOSFET96のソースに書き込みビット線Bｗを接続し、第二のMOSFET96のゲートに書き込みワード線Wｗを接続してある。また、第一のn-chMOSFET95のドレインを読み出しビット線Bｒに、ソースを読み出しワード線Wｒに接続してあり、さらに、書き込みビット線Bｗと読み出しビット線Bｒを共通にすることもできる。また、第三のMOSFET97のゲートを接続部制御ワード線Wfに、ソースを接続部データ線Dfに接続してある。ここで、第一のn-chMOSFET95のドレインと読み出しビット線Bｒとの間や、ソースと読み出しワード線Wｒの間に第四のMOSFETをつけることができる。
【0070】強誘電体容量73は、Iｒ/IｒO_(2)の積層構造を上部電極とし、白金/チタンの積層構造を下部電極としてあり、この電極間にPb(Zｒ,Ti)O_(3)を挟んだ構造としてある。上記の半導体素子をアレイ状に並べることで、メモリアレイを構成することができる。
【0071】次に、この半導体素子の動作方法について説明する。第一のn-chMOSFET95のウェル電位は0Vに固定とする。また、接続部データ線Dfは1Vに固定とする。さらに、書き込みビット線Bｗの初期電位は1Vとする。
【0072】書き込みは、初めに書き込みビット線Bｗにデータに相当する電位、例えば“1”なら3V、“0”なら0Vを与える。そして、第二のMOSFET96と第三のMOSFET97をオン状態にし、強誘電体容量73に電圧を印加する。そして、第三のMOSFET97をオフ状態にし、書き込みビット線Bｗの電位を1Vに戻してから第二のMOSFET96をオフ状態にすることで、書き込みが完了する。ここで、強誘電体容量73と第一のn-chMOSFET95の接続部には、強誘電体容量73の常誘電体成分による電荷が自由電荷として生じる。
【0073】読み出し方法は、読み出しビット線Bｒをフローティング状態とし、第二のMOSFET96と第三のMOSFET97をオフ状態としたままで、読み出しワード線Wｒに電圧を印加する。そして、所望の時間、例えば、200nｓec後にセンスアンプを用いて、ビット線Bｒの電圧を参照電圧と比較することにより、データ判別を行うことができる。ここで、第二のMOSFET96をオン状態にして書き込みビット線Bｗに電位を与えて読み出しを行うこともできる。
【0074】また、データを保持しているときは、第二のMOSFET96と第三のMOSFET97をオフ状態にしたままとするが、1秒ごとにデータを読み出し、再書き込みを行うことでリフレッシュ処理を行うことができる。
【0075】また、電源立ち上げ後には、第二のMOSFET96をオン状態に、第三のMOSFET97をオフ状態にしてから、書き込みビット線Bｗに電圧を印加することで強誘電体容量73に電圧をかける。ここで、データすなわち分極量に応じた電荷が、強誘電体容量73と第一のn-chMOSFET95の接続部に発生する。そして、読み出しビット線Bｒをフローティング状態とした後、読み出しワード線Wｒに電圧を印加し、読み出しビット線Bｒの電位を、センスアンプを用いて参照電位と比較することでデータを判別する。また、再書き込みを行うことでデータ復帰処理を行うことができる。なお、第二及び第三のMOSFET96、97の代わりに、第二実施例と同様にメカニカルリレーを用いることができる。
【0076】上述したように、三つの具体的実施例によれば、MOSFETを用いても本発明の実施形態を実施することができ、上述した実施形態と同様の効果を得ることができる。また、上述した各実施形態及び各実施例においては、この発明を特定の条件で構成して説明してあり、スイッチング素子はMOSFETに限定されないことは勿論である。また、強誘電体容量の材質についても、上述した材質に限定されないことは勿論である。」


6 引用文献Cについて
当審の拒絶の理由に引用された引用文献Cには,図面とともに次の事項が記載されている。

「＜実施の形態3＞
図12(a)に本発明の第二の不揮発メモリーセルMCを示す。本実施例においては図1に示したフローティングゲートMOSトランジスタMFの変わりにNチャネルMOSの読出しトランジスタMNとPチャネルMOSのカップリング容量MPを用いたものである。MNの一方のソース又はドレインがリードビット線RBLに接続され、他方のソース又はドレインがソース線SLに接続され、ゲートFGが機械的スイッチのドレインおよびMPのゲートに接続される。MPのソース・ドレイン・基板はリードワード線RWLに接続される。機械的スイッチSWのソースはライトビット線WBLに接続され、ゲートはライトワード線WWLに接続される。
【0006】
図12(b)に本発明の第二のメモリーセルMCのビット線以下のレイアウト、(c)にそのA-A’およびB-B’における断面図を示す。メモリーセルは基板PW中に形成されたNチャネルMOSトランジスタMNとNWEL中に形成されたPチャネルMOSトランジスタMP、およびビット線BLの上部に設けられた機械的スイッチを有している。NチャネルMOSトランジスタの活性領域をACT、第一ポリシリコン層で形成されたフローティングゲートをFG、NWで形成されたリードワード線をRWL、N型拡散層領域をN、P型拡散層をPで示している。NWとPはメモリーアレーの外側の領域で金属配線またはコンタクトにより互いに接続している。Pを上層の金属配線でシャントすれば、動作速度を高速化できる。活性領域は絶縁物SiO2によって分離される。一方のN型拡散層の上部にコンタクトCTを配置し、その上部に第一金属配線層M1で形成されたリードビット線RBLをリードワード線と直交する方向に配置する。他方の拡散層の上部にもコンタクトを配置し、その上部にM1で形成されたソース線SLをRBLと平行に配置する。RBLの横にはライトビット線WBLをM1で平行に配線する。FGにもコンタクトCTを接続しM1まで持ち上げる。スイッチ部のレイアウト及び断面は図9(a)、(b)に示したものと同様である。
本セルの動作は図1、図9のセルと全く同様であり、情報はフローティングゲートに蓄積される電荷として記憶される。したがって図1、図9のセルと同様な利点を有する。本例のPチャネルMOSを利用したカップリング容量はフローティングゲートがRWLよりも低い電圧の場合にはP型のチャネルができて、P型拡散層領域とFGの間でカップリング容量ができる。フローティングゲートがRWLよりも高い電圧の場合にはN型の蓄積層ができて、NWとFGの間でカップリング容量ができる。本例ではフローティングゲートMOSを用いずに通常のMOSだけを用いているため、ロジックチップとの製造プロセスの整合性が高い利点を有する。
図13(a)に本発明の第三の不揮発メモリーセルMCを示す。本実施例においては図1に示したフローティングゲートMOSトランジスタMFの変わりにNチャネルMOSの読出しトランジスタMN0とNチャネルMOSのカップリング容量MN1を用いたものである。MN0の一方のソース又はドレインがリードビット線RBLに接続され、他方のソース又はドレインがソース線SLに接続され、ゲートFGが機械的スイッチのドレインおよびMN1のゲートに接続される。MN1のソース・ドレインはリードワード線RWLに接続される。機械的スイッチSWのソースはライトビット線WBLに接続され、ゲートはライトワード線WWLに接続される。
図13(b)に本発明の第三のメモリーセルMCのビット線以下のレイアウト、(c)にそのA-A’およびB-B’における断面図を示す。メモリーセルは基板PW中に形成されたNチャネルMOSトランジスタMN0、MN1、およびビット線BLの上部に設けられた機械的スイッチを有している。MN1の活性領域をACT、第一ポリシリコン層で形成されたフローティングゲートをFG、MN1のN型拡散層Nで形成されたリードワード線をRWLで示している。Nを上層の金属配線でシャントすれば、動作速度を高速化できる。活性領域は絶縁物SiO2によって分離される。一方のN型拡散層の上部にコンタクトCTを配置し、その上部に第一金属配線層M1で形成されたリードビット線RBLをリードワード線と直交する方向に配置する。他方の拡散層の上部にもコンタクトを配置し、その上部にM1で形成されたソース線SLをRBLと平行に配置する。RBLの横にはライトビット線WBLをM1で平行に配線する。FGにもコンタクトCTを接続しM1まで持ち上げる。スイッチ部のレイアウト及び断面は図9(a)、(b)に示したものと同様である。
本セルの動作は図1、図9のセルと全く同様であり、情報はフローティングゲートに蓄積される電荷として記憶される。したがって図1、図9のセルと同様な利点を有する。本例のNチャネルMOSを利用したカップリング容量はフローティングゲートがRWLよりも低い電圧の場合にはN型のチャネルができず、N型拡散層領域とFGの間のカップリング容量が小さい。したがってRWLを駆動してもMN0が導通しにくく、RWLからみてしきい値が高くなる。一方、フローティングゲートがRWLよりも高い電圧の場合にはN型のチャネルができて、RWLとFGの間でカップリング容量が大きくなり、RWLから見たしきい値が下がる。本例ではフローティングゲートMOSを用いずに通常のMOSだけを用いているため、ロジックチップとの製造プロセスの整合性が高い利点を有する。またメモリーセルにNMOSだけを用いているためウェル分離領域が不用でセルサイズを低減可能である。
＜実施の形態4＞
図14に本発明の第四の不揮発メモリーセルMCを示す。本実施例の不揮発メモリーセルは通常動作時はSRAMとして動作し、電源が遮断されたときにはメモリーセルの情報をフローティングゲートに蓄積して、不揮発記憶を行うシャドーRAMである。
本メモリーセルにおいてはNチャネルフローティングMOSトランジスタMF0とPチャネルMOSトランジスタMP0からなるインバータと、NチャネルフローティングMOSトランジスタMF1とPチャネルMOSトランジスタMP1からなるインバータとの入出力をクロスカップル接続し、その入出力点とビット線BL、BLBの間にNチャネルMOSトランジスタMN0、MN1を接続したものである。MN0、MN1のゲートはワード線WLに接続される。ここで、それぞれのフローティングゲートトランジスタのフローティングゲートFGと制御ゲートは機械的スイッチのソース・ドレインに接続されている。機械的スイッチのゲートは動作信号OPに接続される。OPは通常動作時にはVCC+VTMの電圧が印加されており、機械的スイッチのソース・ドレイン間は導通している。すなわち、MF0、MF1は通常のNMOSトランジスタとして動作し、MCは通常のSRAMとして動作する。例えば、BLにH、BLBにLを書き込んだ場合にはFG0にはLが加わってMF0は非導通になるとともに、高しきい値状態になり、FG1にはHが加わってMF1は導通するとともに、低しきい値状態になる。
電源をオフするときには、VCCをVSSに落とす前に、OPをVSSに落とし、MF0、MF1を非導通状態にする。このようにするとSRAMとしての情報は失われてしまうが、フローティングゲートには電荷が蓄えられており不揮発記憶が可能である。再度電源を加えるときには、OPに電圧を印加するまえにVCCに電圧を印加してMF0、MF1のしきい値の高低にしたがってデータをラッチした後OPにVCC+VTMを印加する。本実施例のセルでは通常動作時に機械的スイッチをオン・オフしないので、リード・ライト動作ともに高速化できる。また、機械的スイッチの寿命を長くしたり、スイッチ部の充放電による消費電力を低減できる。
以上述べた不揮発メモリーコアやリーク電流低減回路は不揮発メモリ単体チップだけでなく不揮発メモリをその一部として組み込んだASICやシステムLSIにおいても消費電力および製造コストを低減できるという効果がある。」(第11頁34行乃至第13頁26行)

7 引用文献Dについて
当審の拒絶の理由に引用された引用文献Dには,図面とともに次の事項が記載されている。

「Another implementation is illustrated in the embodiment 70 illustrated in FIGS. 6 a and 6 b, in which, for each transistor 74 , a corresponding micromechanical cantilever 78 is electrically connected in series with the transistor. Here the same operation as described above takes place, however the cantilever 78 can be spaced apart from or above the transistor. The configuration of FIG. 6 may have certain advantages when implementing the RC-CMOS implementation with regular CMOS. For example, a modern CMOS circuit consists of transistors formed inside silicon wafers, followed by many layers of copper or aluminum interconnects (e.g., in layer 76 ) isolated with dielectric materials such as silicon dioxide or high-K materials. One can integrate the metal cantilevers on the very top of an existing stack of transistors and interconnects.
One may wonder, if NEMS switches are possible, why not just use the switches themselves as logic building blocks. This would be all-mechanical electro-mechanical logic. This can be easily understood in the context of the large current that can flow from a direct short with a high-conductivity metallic cantilever. The high current could lead to burnout of the cantilevers, which can be prevented by limiting the current. The transistors play this role naturally as the current in the transistor is only determined by the "W/L" dimensions. Hence, in the RC-CMOS technology, the transistors provide a higher isolation from the power supplies leading to lower leakage currents, while the transistors provide the moderation of current flowing through the mechanical switches.
The result of the new RC-CMOS architecture is that is that the "off" state power consumption due to the source-to-drain leakage in an inverter is eliminated. Since the source-to-drain current is dominant as the transistor dimensions become smaller than 100 nanometers, the leakage power in CMOS logic can be made near zero. Both in SRAM-based memory and logic during static case, one can lead to near-zero static power consumption, as these components are made of inverter like circuit elements. This could lead to the use of SRAM memory even in extremely low power data logging application such as those in sensor networks.
A possible performance penalty associated with the RC-CMOS architecture is the reduced speed of switching as the mechanical motion of the cantilevers can be smaller than that of electron switching. However, nanoscale mechanical cantilevers can be in the gigahertz range, making the switching power respectable with respect to applications where the power consumption is more important than the operating speed.」(第5欄61行乃至第6欄40行)
(当審訳:他の実施形態は,図6a及び6bに示された実施形態70である。ここでは,各トランジスタ74に対応するマイクロメカニカル・カンチレバー78が,電気的にトランジスタに直列に接続されている。ここで,上記と同じ動作が行われるが,カンチレバー78はトランジスタから離間させることができ,又,トランジスタの上方に離間させることができる。図6の構成は,通常のCMOSでRC-CMOSの実装を実行する場合,特定の利点がある。例えば,最近のCMOS回路は,シリコンウエハの内部に形成されたトランジスタと,それに続く,二酸化シリコン又は高k材料などの誘電体材料を用いて分離された,銅やアルミニウム配線の多くの層(例えば,層76)から構成される。一つは,既存のトランジスタ及び相互接続のスタックの最上部に金属カンチレバーを一体化することができる。
一つは,NEMSスイッチが可能である場合,スイッチ自体を論理の構成要素として使用しない理由を疑問に思うかもしれない。これは,全ての機械的電気-機械回路であるからである。これは,導電性の高い金属カンチレバーを使用した直接短絡から流れる可能性がある大電流に関連して,容易に理解できる。大電流はカンチレバーの焼損につながる可能性があり,これは電流を制限することによって防止することができる。トランジスタ内の電流は「W/L」の寸法によって決定されるので,トランジスタは自然にこの役割を果たすことができる。従って,RC-CMOS技術では,トランジスタは電源からのより高い絶縁性を提供し,より低い漏れ電流をもたらす一方で,トランジスタは機械的スイッチを流れる電流の緩和を提供する。
新しいRC-CMOSアーキテクチャの効果は,インバータのソース・ドレイン間のリークによる「オフ」状態の電力消費が排除されることである。ソース・ドレイン間の電流は,トランジスタの寸法が100ナノメートルより小さくなるほど支配的となるので,CMOS回路の漏れ電流をゼロとすることができる。SRAMベースのメモリ及び静的な場合の回路の両方において,これらの構成要素はインバータのような回路要素で作られているので,ほぼゼロの静的電力消費をもたらす可能性がある。これは,センサーネットワークのような非常に低消費電力のデータ記録用途でもSRAMメモリの使用につながる可能性がある。
RC-CMOSアーキテクチャに関連して起こり得る性能上の不利益は,カンチレバーの機械的運動が電子的スイッチングよりも遅いことによる,スイッチング速度の低下である。しかしながら,ナノスケールの機械的カンチレバーは,ギガヘルツの範囲内にあり,電力消費が動作速度よりも重要である用途に関して,スイッチング電源とすることができる。)

第6 対比及び判断
1 本願発明1について
(1)対比
本願発明1と引用文献1発明とを対比すると,次のことが言える。
ア 引用文献1発明の「半導体集積回路」,「SRAM」及び「Vdd及びVｓｓの電圧」は,それぞれ,本願発明1の「集積回路」,「メモリ要素」及び「第3および第4の電圧」に相当する。
イ 引用文献1発明の「MEMSスイッチ」は,「静電引力により,接点部16と電極12との接触状態又は非接触状態とし,オン/オフの制御を行って」いるから,機械的リレーであると言える。
また,引用文献1発明の「MEMSスイッチ」は,「半導体集積回路を構成する配線層上に形成され」ており,半導体集積回路の配線層は,基板の上の誘電層により他の層と絶縁していることは技術常識であるから,引用文献1発明の「半導体集積回路を構成する配線層上に形成されたMEMSスイッチ」は,本願発明1の「該基板の上における誘電層において形成された複数の機械的リレー」に相当する。
そうすると,引用文献1発明の「SRAM」を構成する2個の「ノーマリ・オン/オフ型のMEMSスイッチを1つずつ用いて構成されたCMOSインバータ(NOTゲート)」のうちの一方は,本願発明1の「該基板の上における誘電層において形成された複数の機械的リレー回路であって、該複数の機械的リレー回路は、第2の入力および第2の出力を有し、該複数の機械的リレー回路は、該メモリ要素の第2の部分を含み、第3および第4の電圧によって電力供給される、複数の機械的リレー回路」に相当する。
ウ 上記「ア」及び「イ」から,本願発明1と引用文献1発明とは,以下の点で一致し,又,相違する。

[一致点]
「集積回路であって,該集積回路は、
基板の上における誘電層において形成された複数の機械的リレー回路であって,該複数の機械的リレー回路は,第2の入力および第2の出力を有し,該複数の機械的リレー回路は,該メモリ要素の第2の部分を含み,第3および第4の電圧によって電力供給される,複数の機械的リレー回路と
を含む,集積回路。」

[相違点1]
本願発明1は「基板において形成され、第1の入力および第1の出力を有するnチャンネルおよびｐチャンネル回路網であって、該nチャンネルおよびｐチャンネル回路網は、メモリ要素の第1の部分を含み、第1および第2の電圧によって電力供給される、nチャンネルおよびｐチャンネル回路網」を含んでいるのに対して,引用文献1発明のSRAMはそのようになっていない点。

[相違点2]
本願発明1の「機械的リレー回路」は,「該nチャンネルおよびｐチャンネル回路網が形成された該基板の上における誘電層において形成され」ているのに対して,引用文献1発明は,そのようになっていない点。

[相違点3]
本願発明1の「nチャンネルおよびｐチャンネル回路網」の「第1の出力」は,「複数の機械的リレー回路」の「第2の入力に連結され」,「複数の機械的リレー回路」の「第2の出力」は,「nチャンネルおよびｐチャンネル回路網」の「第1の入力に連結される」のに対して,引用文献1発明は,そのようになっていない点。

(2)相違点についての判断
上記[相違点1]及び[相違点3]について検討する。
引用文献2及び3並びに引用文献AないしDには,[相違点1]及び[相違点3]に係る,「基板において形成され、第1の入力および第1の出力を有するnチャンネルおよびｐチャンネル回路網であって、該nチャンネルおよびｐチャンネル回路網は、メモリ要素の第1の部分を含み、第1および第2の電圧によって電力供給される、nチャンネルおよびｐチャンネル回路網」を含み,「nチャンネルおよびｐチャンネル回路網」の「第1の出力」は,「複数の機械的リレー回路」の「第2の入力に連結され」,「複数の機械的リレー回路」の「第2の出力」は,「nチャンネルおよびｐチャンネル回路網」の「第1の入力に連結される」ことは記載されておらず,周知技術であったとも言えない。

(3)本願発明1についてのまとめ
したがって,他の相違点について判断するまでもなく,本願発明1は,当業者であっても引用文献1発明,引用文献2及び3並びに引用文献AないしDに記載された発明に基づいて容易に発明できたものあるとは言えない。

2 本願発明2ないし10について
本願発明2ないし10は,本願発明1を引用するものであり,本願発明1の発明特定事項を全て備えるから,前記「1」と同様の理由により,引用文献1ないし3及び引用文献AないしDに記載された発明に基づいて,当業者が容易に発明することができたものではない。

3 本願発明11について
(1)対比
本願発明11と引用文献1発明とを対比すると,次のことが言える。
ア 引用文献1発明の「SRAM」及び「Vdd及びVｓｓの電圧」は,それぞれ,本願発明11の「メモリ要素」及び「第3および第4の電圧」に相当する。
イ 引用文献1発明の「MEMSスイッチ」は,「静電引力により,接点部16と電極12との接触状態又は非接触状態とし,オン/オフの制御を行って」いるから,機械的リレーであると言える。
そうすると,引用文献1発明の「MEMSスイッチ」は,「半導体集積回路を構成する配線層上に形成され」ているから,引用文献1発明の「SRAM」を構成する2個の「ノーマリ・オン/オフ型のMEMSスイッチを1つずつ用いて構成されたCMOSインバータ(NOTゲート)」のうちの一方は,本願発明11の「該半導体基板の上の層において形成された2つの機械的リレースイッチを有する第2の反転回路」に相当する。
ウ 上記「ア」及び「イ」から,本願発明11と引用文献1発明とは,以下の点で一致し,又,相違する。

[一致点]
「メモリ要素であって,該メモリ要素は,
半導体基板の上の層において形成された2つの機械的リレースイッチを有する第2の反転回路であって,該第2の反転回路は,第2の入力および第2の出力を有し,第3および第4の電圧によって電力供給される,第2の反転回路と
を含む,メモリ要素。」

[相違点4]
本願発明11は「直列に連結された少なくともnチャンネルトランジスタおよびｐチャンネルトランジスタを有する第1の反転回路であって、該第1の反転回路は、第1の入力および第1の出力を有し、第1および第2の電圧によって電力供給され、該nチャンネルトランジスタおよび該ｐチャンネルトランジスタは、半導体基板において形成されている、第1の反転回路」を含んでいるのに対して,引用文献1発明の「SRAM」は対応する構成を含んでいない点。

[相違点5]
本願発明11の「第1の反転回路」の「第1の出力」は,「第2の反転回路」の「第2の入力に連結され」,「第2の反転回路」の「第2の出力」は,「第1の反転回路」の「第1の入力に連結される」のに対して,引用文献1発明の「SRAM」はそのようになっていない点。

(2)相違点についての判断
上記[相違点4]及び[相違点5]について検討する。
引用文献2及び3並びに引用文献AないしDには,[相違点4]及び[相違点5]に係る,「メモリ要素」が「直列に連結された少なくともnチャンネルトランジスタおよびｐチャンネルトランジスタを有する第1の反転回路であって、該第1の反転回路は、第1の入力および第1の出力を有し、第1および第2の電圧によって電力供給され、該nチャンネルトランジスタおよび該ｐチャンネルトランジスタは、半導体基板において形成されている、第1の反転回路」を含み,「第1の反転回路」の「第1の出力」は,「第2の反転回路」の「第2の入力に連結され」,「第2の反転回路」の「第2の出力」は,「第1の反転回路」の「第1の入力に連結される」ことは記載されておらず,周知技術であったとも言えない。

(3)本願発明11についてのまとめ
したがって,本願発明11は,当業者であっても引用文献1発明,引用文献2及び3並びに引用文献AないしDに記載された発明に基づいて容易に発明できたものあるとは言えない。

4 本願発明12について
本願発明12は,本願発明11を引用するものであり,本願発明11の発明特定事項を全て備えるから,前記「3」と同様の理由により,引用文献1ないし3及び引用文献AないしDに記載された発明に基づいて,当業者が容易に発明することができたものではない。

5 本願発明13について
(1)対比
本願発明13と引用文献1発明とを対比すると,次のことが言える。
ア 引用文献1発明の「SRAM」及び「Vdd及びVｓｓの電圧」は,それぞれ,本願発明13の「メモリ要素」及び「第3および第4の電圧」に相当する。
イ 引用文献1発明の「MEMSスイッチ」は,「静電引力により,接点部16と電極12との接触状態又は非接触状態とし,オン/オフの制御を行って」いるから,機械的リレーであると言える。
そうすると,引用文献1発明の「SRAM」を構成する2個の「ノーマリ・オン/オフ型のMEMSスイッチを1つずつ用いて構成されたCMOSインバータ(NOTゲート)」のうちの一方は,本願発明13の「第3の電源ラインと第4の電源ラインとの間に連結された2つの機械的リレースイッチを有する第2の反転回路」に相当する。
ウ 上記「ア」及び「イ」から,本願発明13と引用文献1発明とは,以下の点で一致し,又,相違する。

[一致点]
「メモリ要素であって,該メモリ要素は、
第3の電源ラインと第4の電源ラインとの間に連結された2つの機械的リレースイッチを有する第2の反転回路と
を含む,メモリ要素。」

[相違点6]
本願発明13は「第1の電源ラインと第2の電源ラインとの間に連結されたｐチャンネルトランジスタおよびnチャンネルトランジスタを有する第1の反転回路であって、該第1および第2の電源ラインは、それぞれの第1および第2の電源電圧を供給するように動作可能である、第1の反転回路」を含んでいるのに対して,引用文献1発明の「SRAM」は対応する構成を含んでいない点。

[相違点7]
本願発明13は「該第3の電源ラインは、該第1の電源ラインと異なり、該第1の電源電圧と異なる第3の電源電圧を供給するように動作可能であり、該第2および第4の電源ラインは、異なる電源電圧を供給するように動作可能であ」るのに対して,引用文献1発明の「SRAM」はそのようになっていない点。

[相違点8]
本願発明13は「該第1および第2の反転回路は、一緒に交差連結されている」のに対して,引用文献1発明の「SRAM」はそのようになっていない点。

(2)相違点についての判断
上記[相違点6]及び[相違点8]について検討する。
引用文献2及び3並びに引用文献AないしDには,[相違点6]及び[相違点8]に係る,「メモリ要素」が「第1の電源ラインと第2の電源ラインとの間に連結されたｐチャンネルトランジスタおよびnチャンネルトランジスタを有する第1の反転回路であって、該第1および第2の電源ラインは、それぞれの第1および第2の電源電圧を供給するように動作可能である、第1の反転回路」を含み,「該第1および第2の反転回路は、一緒に交差連結されている」ことは記載されておらず,周知技術であったとも言えない。

(3)本願発明13についてのまとめ
したがって,他の相違点について判断するまでもなく,本願発明13は,当業者であっても引用文献1発明,引用文献2及び3並びに引用文献AないしDに記載された発明に基づいて容易に発明できたものあるとは言えない。

6 本願発明14について
(1)対比
本願発明14と引用文献1発明とを対比すると,次のことが言える。
ア 引用文献1発明の「半導体集積回路」と,本願発明14の「プログラマブル集積回路」は,「集積回路」である点で一致する。
イ 引用文献1発明の「SRAM」及び「Vdd及びVｓｓの電圧」を供給する電源ラインは,本願発明14の「双安定メモリ要素」及び「第3および第4の電源ライン」に相当する。
ウ 引用文献1発明の「MEMSスイッチ」は,「静電引力により,接点部16と電極12との接触状態又は非接触状態とし,オン/オフの制御を行って」いるから,機械的リレーであると言える。
また,引用文献1発明の「MEMSスイッチ」は,「半導体集積回路を構成する配線層上に形成され」ているから,このことは,本願発明14の「機械的リレースイッチ」が「該半導体基板の上に形成された層上に形成され」ていることに相当する。
そうすると,引用文献1発明の「SRAM」を構成する2個の「ノーマリ・オン/オフ型のMEMSスイッチを1つずつ用いて構成されたCMOSインバータ(NOTゲート)」のうちの一方は,本願発明14の「2つの機械的リレースイッチを有する第2の反転回路であって、該2つの機械的リレースイッチは、該半導体基板の上に形成された層上に形成され、該第3の電源ラインと該第4の電源ラインとの間に連結されている、第2の反転回路」に相当する。
エ 上記「ア」ないし「ウ」から,本願発明14と引用文献1発明とは,以下の点で一致し,又,相違する。

[一致点]
「集積回路であって,該集積回路は,双安定メモリ要素を含み,該双安定メモリ要素は,
2つの機械的リレースイッチを有する第2の反転回路であって,該2つの機械的リレースイッチは,該半導体基板の上に形成された層上に形成され,該第3の電源ラインと該第4の電源ラインとの間に連結されている,第2の反転回路と
を含む,集積回路。」

[相違点9]
集積回路について,本願発明14が「プログラマブル集積回路」であるのに対して,引用文献1発明はそうでない点。

[相違点10]
本願発明14は「双安定メモリ要素」が「第1および第2の供給電圧を提供するように動作可能である第1および第2の電源ラインと、半導体基板において形成されたnチャンネルトランジスタおよびｐチャンネルトランジスタを含む第1の反転回路であって、該nチャンネルトランジスタおよび該ｐチャンネルトランジスタは、該第1の電源ラインと該第2の電源ラインとの間に連結されている、第1の反転回路」を含んでいるのに対して,引用文献1発明の「SRAM」は対応する構成を含んでいない点。

[相違点11]
本願発明14の「第3および第4の電源ライン」は「該第1および第2の供給電圧と異なる供給電圧を提供するように動作可能である」のに対して,引用文献1発明はそのようになっていない点。

[相違点12]
本願発明14は「該第1および第2の反転回路は、一緒に交差連結されている」のに対して,引用文献1発明はそのようになっていない点。

(2)相違点についての判断
上記[相違点10]及び[相違点12]について検討する。
引用文献2及び3並びに引用文献AないしDには,[相違点10]及び[相違点12]に係る,「双安定メモリ要素」が「第1および第2の供給電圧を提供するように動作可能である第1および第2の電源ラインと、半導体基板において形成されたnチャンネルトランジスタおよびｐチャンネルトランジスタを含む第1の反転回路であって、該nチャンネルトランジスタおよび該ｐチャンネルトランジスタは、該第1の電源ラインと該第2の電源ラインとの間に連結されている、第1の反転回路」を含み,「該第1および第2の反転回路は、一緒に交差連結されている」ことは記載されておらず,周知技術であったとも言えない。

(3)本願発明14についてのまとめ
したがって,他の相違点について判断するまでもなく,本願発明14は,当業者であっても引用文献1発明,引用文献2及び3並びに引用文献AないしDに記載された発明に基づいて容易に発明できたものあるとは言えない。

7 本願発明15について
本願発明15は,本願発明14を引用するものであり,本願発明14の発明特定事項を全て備えるから,前記「6」と同様の理由により,引用文献1ないし3及び引用文献AないしDに記載された発明に基づいて,当業者が容易に発明することができたものではない。

第7 原査定についての判断
前記「第6 対比及び判断」のとおりであるから,本願発明1ないし15は,拒絶査定において引用された引用文献1ないし3に記載された発明に基づいて,当業者が容易に発明をすることができたものではない。
したがって,原査定の理由によって,本願を拒絶することはできない。

第8 当審拒絶理由について
1 特許法第29条第2項について
前記「第6 対比及び判断」から,引用文献Aには,[相違点1]及び[相違点3]に係る,「基板において形成され、第1の入力および第1の出力を有するnチャンネルおよびｐチャンネル回路網であって、該nチャンネルおよびｐチャンネル回路網は、メモリ要素の第1の部分を含み、第1および第2の電圧によって電力供給される、nチャンネルおよびｐチャンネル回路網」を含み,「nチャンネルおよびｐチャンネル回路網」の「第1の出力」は,「複数の機械的リレー回路」の「第2の入力に連結され」,「複数の機械的リレー回路」の「第2の出力」は,「nチャンネルおよびｐチャンネル回路網」の「第1の入力に連結される」ことは記載されておらず,又,[相違点4]及び[相違点5]に係る,「メモリ要素」が「直列に連結された少なくともnチャンネルトランジスタおよびｐチャンネルトランジスタを有する第1の反転回路であって、該第1の反転回路は、第1の入力および第1の出力を有し、第1および第2の電圧によって電力供給され、該nチャンネルトランジスタおよび該ｐチャンネルトランジスタは、半導体基板において形成されている、第1の反転回路」を含み,「第1の反転回路」の「第1の出力」は,「第2の反転回路」の「第2の入力に連結され」,「第2の反転回路」の「第2の出力」は,「第1の反転回路」の「第1の入力に連結される」ことは記載されておらず,更に,[相違点6]及び[相違点8]に係る,「メモリ要素」が「第1の電源ラインと第2の電源ラインとの間に連結されたｐチャンネルトランジスタおよびnチャンネルトランジスタを有する第1の反転回路であって、該第1および第2の電源ラインは、それぞれの第1および第2の電源電圧を供給するように動作可能である、第1の反転回路」を含み,「該第1および第2の反転回路は、一緒に交差連結されている」ことは記載されておらず,加えて,[相違点10]及び[相違点12]に係る,「双安定メモリ要素」が「第1および第2の供給電圧を提供するように動作可能である第1および第2の電源ラインと、半導体基板において形成されたnチャンネルトランジスタおよびｐチャンネルトランジスタを含む第1の反転回路であって、該nチャンネルトランジスタおよび該ｐチャンネルトランジスタは、該第1の電源ラインと該第2の電源ラインとの間に連結されている、第1の反転回路」を含み,「該第1および第2の反転回路は、一緒に交差連結されている」ことは記載されていない。
また,上記相違点に係る構成は,当審拒絶理由において引用された引用文献BないしD及び1にも記載されていない。
そうすると,本願発明1ないし15は,当審拒絶理由において引用された引用文献AないしD及び1に記載された発明に基づいて,当業者が容易に発明をすることができたものではない。

2 特許法第36条第6項第1号及び第2号について
平成31年2月4日にされた手続補正により,特許請求の範囲の記載が,特許法第36条第6項第1項及び第2号に規定する要件を満たしていないとの拒絶の理由は解消した。

第9 むすび
以上のとおり,本願発明1ないし15は,当業者が引用文献1ないし3に記載された発明に基づいて容易に発明をすることができたものではない。
したがって,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2019-03-12 
出願番号 特願2012-246307(P2012-246307)
審決分類 P 1 8・ 537- WY (H01L)
P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 加藤 俊哉  
特許庁審判長 飯田 清司
特許庁審判官 梶尾 誠哉
小田 浩
発明の名称 リレーデバイスを有するメモリ要素  
代理人 森下 夏樹  
代理人 山本 秀策  

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