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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1353613
審判番号 不服2018-11732  
総通号数 237 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-09-27 
種別 拒絶査定不服の審決 
審判請求日 2018-08-31 
確定日 2019-08-13 
事件の表示 特願2016-552508「切り替えコンポーネントおよびメモリユニット」拒絶査定不服審判事件〔平成27年 8月27日国際公開、WO2015/126485、平成29年 6月 1日国内公表、特表2017-514291、請求項の数(22)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成26年(2014年)11月18日(パリ条約による優先権主張 外国庁受理 2014年2月19日,以下「本願優先日」という,米国)の出願であって,その手続の経緯は以下のとおりである。
平成28年10月11日 手続補正
平成29年10月13日付け 拒絶理由通知
平成29年11月27日 意見書・手続補正
平成30年 4月24日付け 拒絶査定(以下,「原査定」という。)
平成30年 8月31日 審判請求・手続補正
平成30年12月 5日 上申書
平成31年 3月12日付け 拒絶理由通知(以下,「当審拒絶理由」という。)
令和 1年 5月30日 意見書・手続補正(以下,「当審補正」という。)

第2 原査定の概要
原査定の概要は次のとおりである。
この出願の請求項1-18に係る発明は,本願優先日前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,本願優先日前にその発明の属する技術の分野における通常の知識を有する者(以下,「当業者」という。)が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができない。
<引用文献等一覧>
1.特開2011-171683号公報
2.国際公開第2011/114666号
3.特開2011-249542号公報
4.米国特許出願公開第2010/0091561号明細書

第3 当審拒絶理由の概要
当審拒絶理由の概要は次のとおりである。
この出願は,特許請求の範囲の記載が下記の点で,特許法第36条第6項第2号に規定する要件を満たしていない。

・請求項 1-18
請求項1に記載された「前記第一および第二の電極間の印加電圧が閾値電圧に達すると,流れる電流がそれまで流れていた電流値から当該電流値よりも大きな電流値にジャンプし,前記印加電圧はより低い印加電圧に下方にジャンプする,スナップバック電圧挙動」の「電流」と「電圧」の関係が不明確である。
なお,請求項7の記載についても,同様に不明確である。
請求項1及び7を引用して記載した他の請求項についても同様である。

第4 本願発明
本願の請求項1-22に係る発明(以下,それぞれ「本願発明1」-「本願発明22」という。)は,当審補正で補正された特許請求の範囲の請求項1-22に記載された事項により特定される次のとおりのものと認められる。
「【請求項1】
直列に接続されたメモリセルと選択デバイスとを含むメモリユニットにおける前記選択デバイスとして用いられる切り替えコンポーネントであって,
第一の電極と,
前記第一の電極の上のセレクタ領域であって,交互する第一および第二の材料の積層を含み,前記第一および第二の材料のうちの一方は,0原子百分率より大きく,約50原子百分率までの範囲内の濃度で炭素またはゲルマニウムをドープされたシリコンを含み,前記第一および第二の材料のうちの他方は,シリコンで構成される,セレクタ領域と,
前記セレクタ領域の上の第二の電極と,
を含み,さらに,
前記第一および第二の電極間の印加電圧が閾値電圧に達すると,前記第一および第二の電極間に流れる電流がより大きな電流値へと上方にジャンプし,且つ,それと同時に前記印加電圧がより低い印加電圧へと下方にジャンプする,スナップバック電圧挙動を示すように構成される,切り替えコンポーネント。
【請求項2】
前記セレクタ領域は,前記第一および第二の電極の各々に直接接触する炭素またはゲルマニウムをドープされたシリコンを含む前記材料を含む,請求項1に記載の切り替えコンポーネント。
【請求項3】
前記セレクタ領域は,前記第一および第二の電極の各々に直接接触するシリコンで構成される前記材料を含む,請求項1に記載の切り替えコンポーネント。
【請求項4】
それぞれが直列に接続されたメモリセルと選択デバイスとを含む複数のメモリユニットを含むメモリアレイであって,前記複数のメモリユニットのそれぞれにおける前記選択デバイスとして,請求項1に記載の切り替えコンポーネントが用いられている,メモリアレイ。
【請求項5】
前記第一および第二の材料のうちの前記一方は,炭素をドープされたシリコンを含む,請求項1に記載の切り替えコンポーネント。
【請求項6】
前記第一および第二の材料のうちの前記一方は,ゲルマニウムをドープされたシリコンを含む,請求項1に記載の切り替えコンポーネント。
【請求項7】
直列に結合されたメモリセルと選択デバイスとを含むメモリユニットにおける前記選択デバイスとして用いられる切り替えコンポーネントであって,
一対の電極間にセレクタ領域を含み,前記セレクタ領域は,0原子百分率より大きく約10原子百分率までの範囲内の総濃度で窒素をドープされたシリコンを含み,さらに,
前記一対の電極間の印加電圧が閾値電圧に達すると,前記一対の電極間に流れる電流がより大きな電流値へと上方にジャンプし,且つ,それと同時に前記印加電圧がより低い印加電圧へと下方にジャンプする,スナップバック電圧挙動を示すように構成される,切り替えコンポーネント。
【請求項8】
前記一対の電極のうちの少なくとも一つは,窒素と組み合わせて,Ta,TiおよびWのうちの一つ以上を含む,請求項7に記載の切り替えコンポーネント。
【請求項9】
前記一対の電極の双方は炭素を含む,請求項7に記載の切り替えコンポーネント。
【請求項10】
前記一対の電極のうちの少なくとも一つは,炭素および窒素で構成される,請求項7に記載の切り替えコンポーネント。
【請求項11】
前記セレクタ領域は,前記一対の電極の各電極に直接接触する単一の均質な材料である,請求項7に記載の切り替えコンポーネント。
【請求項12】
前記セレクタ領域は,二つ以上の異なる材料を含む,請求項7に記載の切り替えコンポーネント。
【請求項13】
前記セレクタ領域は,交互する第一および第二の材料の積層を含み,前記第一および第二の材料のうちの一方は,シリコンで構成され,前記第一および第二の材料のうちの他方は,0原子百分率より大きく約10原子百分率までの範囲内の濃度で窒素をドープされた前記シリコンである,請求項7に記載の切り替えコンポーネント。
【請求項14】
前記セレクタ領域は,前記一対の電極の各々に直接接触する前記第一および第二の材料のうちの前記他方を含む,請求項13に記載の切り替えコンポーネント。
【請求項15】
前記セレクタ領域は,前記一対の電極の各々に直接接触する前記第一および第二の材料のうちの前記一方を含む,請求項13に記載の切り替えコンポーネント。
【請求項16】
前記積層は,第一の材料/第二の材料/第一の材料を含む,請求項13に記載の切り替えコンポーネント。
【請求項17】
前記積層は,第一の材料/第二の材料/第一の材料/第二の材料/第一の材料を含む,請求項13に記載の切り替えコンポーネント。
【請求項18】
それぞれが直列に接続されたメモリセルと選択デバイスとを含む複数のメモリユニットを含むメモリアレイであって,前記複数のメモリユニットのそれぞれにおける前記選択デバイスとして,請求項7に記載の切り替えコンポーネントが用いられている,メモリアレイ。
【請求項19】
直列に接続されたメモリセルと選択デバイスとを含むメモリユニットにおける前記選択デバイスとして用いられる切り替えコンポーネントであって,
第一の電極と,
前記第一の電極の上のセレクタ領域であって,交互する第一および第二の材料の積層を含み,前記第一および第二の材料のうちの一方は,0原子百分率より大きく,約50原子百分率までの範囲内の濃度で炭素またはゲルマニウムをドープされたシリコンを含み,前記第一および第二の材料のうちの他方は,シリコンで構成される,セレクタ領域と,
前記セレクタ領域の上の第二の電極と,
を含み,さらに,
前記切り替えコンポーネントは,
前記第一および第二の電極間の印加電圧に応じて,より大きな抵抗値を示す第一の電流対電圧特性と,より小さな抵抗値を示す第二の電流対電圧特性とを,選択的に有し得るように構成され,
前記第一の電流対電圧特性に沿って前記印加電圧が閾値電圧に達すると,前記第一および第二の電極間に流れる電流が,前記第一の電流対電圧特性上の電流値から,該電流値よりも大きな前記第二の電流対電圧特性上の電流値へジャンプし,且つ,それと同時に前記印加電圧が,前記閾値電圧よりも低い前記第二の電流対電圧特性上の電圧値へジャンプする,スナップバック電圧挙動を示すように構成される,切り替えコンポーネント。
【請求項20】
直列に結合されたメモリセルと選択デバイスとを含むメモリユニットにおける前記選択デバイスとして用いられる切り替えコンポーネントであって,
一対の電極間にセレクタ領域を含み,前記セレクタ領域は,0原子百分率より大きく約10原子百分率までの範囲内の総濃度で窒素をドープされたシリコンを含み,さらに,
前記切り替えコンポーネントは,
前記一対の電極間の印加電圧に応じて,より大きな抵抗値を示す第一の電流対電圧特性と,より小さな抵抗値を示す第二の電流対電圧特性とを,選択的に有し得るように構成され,
前記第一の電流対電圧特性に沿って前記印加電圧が閾値電圧に達すると,前記一対の電極間に流れる電流が,前記第一の電流対電圧特性上の電流値から,該電流値よりも大きな前記第二の電流対電圧特性上の電流値へジャンプし,且つ,それと同時に前記印加電圧が,前記閾値電圧よりも低い前記第二の電流対電圧特性上の電圧値へジャンプする,スナップバック電圧挙動を示すように構成される,切り替えコンポーネント。
【請求項21】
直列に接続されたメモリセルと選択デバイスとを含むメモリユニットにおける前記選択デバイスとして用いられる切り替えコンポーネントであって,
第一の電極と,
前記第一の電極の上のセレクタ領域であって,交互する第一および第二の材料の積層を含み,前記第一および第二の材料のうちの一方は,0原子百分率より大きく,約50原子百分率までの範囲内の濃度で炭素またはゲルマニウムをドープされたシリコンを含み,前記第一および第二の材料のうちの他方は,シリコンで構成される,セレクタ領域と,
前記セレクタ領域の上の第二の電極と,
を含み,さらに,
前記切り替えコンポーネントは,印加電圧に対して第一のI-V経路に沿った電流-電圧挙動を示すように構成されており,閾値電圧に到達すると,第一の遷移経路に沿って前記第一のI-V経路から第二のI-V経路へと遷移が起こって,電流値がより高い電流値へと上方にジャンプし且つそれと同時に前記印加電圧がより低い印加電圧へと下方にジャンプし,また,前記第一の遷移経路とは異なる第二の遷移経路に沿って前記第二のI-V経路から前記第一のI-V経路へと戻る遷移が起こる,切り替えコンポーネント。
【請求項22】
直列に結合されたメモリセルと選択デバイスとを含むメモリユニットにおける前記選択デバイスとして用いられる切り替えコンポーネントであって,
一対の電極間にセレクタ領域を含み,前記セレクタ領域は,0原子百分率より大きく約10原子百分率までの範囲内の総濃度で窒素をドープされたシリコンを含み,さらに,
前記切り替えコンポーネントは,印加電圧に対して第一のI-V経路に沿った電流-電圧挙動を示すように構成されており,閾値電圧に到達すると,第一の遷移経路に沿って前記第一のI-V経路から第二のI-V経路へと遷移が起こって,電流値がより高い電流値へと上方にジャンプし且つそれと同時に前記印加電圧がより低い印加電圧へと下方にジャンプし,また,前記第一の遷移経路とは異なる第二の遷移経路に沿って前記第二のI-V経路から前記第一のI-V経路へと戻る遷移が起こる,切り替えコンポーネント。」

第5 引用文献及び引用発明
1 引用文献1について
(1)引用文献1の記載
原査定に引用された引用文献1には,図面とともに次の事項が記載されている。(下線は当審で付加した。以下同じ。)
「【技術分野】
【0001】
本発明は,不揮発性半導体記憶装置に関する。」
「【0004】
しかし,可変抵抗素子の微細化,更に多値化を進めると,可変抵抗素子は,フォーミングやセット,リセットの際に印加される想定以上の電圧や電流により場合によっては部分的に破壊される可能性がある。これにより,可変抵抗素子へのデータの書き込み又は消去の際に誤ってデータが書き込まれる,または消去される,いわゆる誤スイッチ確率が高くなる傾向にある。また,素子が部分的に破壊されて行くことによって素子の書き換え回数が少なく制限されることになるなどの弊害が生じる。
(中略)
【発明が解決しようとする課題】
【0006】
本発明は,不揮発性メモリセルにおける可変抵抗素子の破壊を抑制できる不揮発性半導体記憶装置を提供することを目的とする。」
「【0011】
(第1の実施の形態)
先ず,図1を参照して,第1の実施の形態に係る不揮発性半導体記憶装置1の回路構成について説明する。図1は,第1の実施の形態に係る不揮発性半導体記憶装置1の回路構成を示す図である。
(中略)
【0016】
各不揮発性メモリセルMCは,ダイオードDI,可変抵抗素子R,及び負性抵抗素子NRを有する。ダイオードDI,可変抵抗素子R,及び負性抵抗素子NRは,不揮発性メモリセルMC内で互いに直列に接続されている。
【0017】
ダイオードDIは,直列に接続された可変抵抗素子Rを選択可能にするために設けられている。すなわち,ダイオードDIは,記録/再生時における回り込み電流(sneak current)を防止するために配置されている。ダイオードDIは,そのアノードがワード線WLに接続され,そのカソードが負性抵抗素子NRに接続されている。
【0018】
可変抵抗素子Rは,電気的に書き換え可能であって,抵抗値に基づいてデータを不揮発に記憶する。すなわち,可変抵抗素子Rは,ワード線駆動回路20b及びワード線選択回路20aから電圧パルスが印加され,低抵抗状態と高抵抗状態とを繰り返し変化させることができる。可変抵抗素子Rは,この2つの状態を2値データ“0”及び“1”に対応させてデータを記憶する。可変抵抗素子Rは,一端がビット線BLに接続され,他端が負性抵抗素子NRに接続されている。
【0019】
負性抵抗素子NRは,可変抵抗素子Rへ流れる電流を制限する。すなわち,負性抵抗素子NRは,可変抵抗素子Rへ印加される電圧が大きいとき(例えば,可変抵抗素子Rのフォーミングやセットの際)に,負性抵抗領域NRR1で動作するように設計されている(図7(a)参照)。負性抵抗素子NRは,負性抵抗領域NRR1で動作すると,両端に印加される電圧が増えるほど電流が減少する。これにより,負性抵抗素子NRは,例えば可変抵抗素子Rに電圧を印加し,高抵抗状態から低抵抗状態に遷移した場合,すなわち,フォーミングやセット時に,可変抵抗素子Rへ流れる電流は比較的小さい状態から大きな状態へと遷移する。負性抵抗素子NRや他に電流を制限する素子,もしくは機構を備えていない場合には素子に必要以上に電流が流れる恐れがある。負性抵抗素子NRを配置した場合には,可変抵抗素子Rに分圧されていた電圧は抵抗が減少した分,小さくなり,逆に負性抵抗素子NRへ配分される電圧が増加する。すなわち,負性抵抗素子NRに対しては電圧を更に印加した状態となる。この時の負性抵抗素子NRに印加される電圧領域が負性抵抗領域NRR1となるように素子を設計することにより負性抵抗素子NRによって流れる電流を抑制できる。その結果,素子に必要以上に電流が流れることを抑制し,電圧や電流による素子の破壊,変質等を回避することができる。なお,負性抵抗素子NRは,前述のようなスイッチングのときだけでなく,サージ,各種ノイズや帯電等による予想外の電圧や電流に対しても素子を保護する役割も果たす。
(中略)
【0037】
セルパターン61は,電極層61a,ダイオード層61b,電極層61c,バッファー層(第1のバッファー部)61d,半導体層61e,半導体層61f,バッファー層(第2のバッファー部)61g,電極層61h,可変抵抗層61i,電極層61jを有する。
(中略)
【0042】
半導体層61eは,バッファー層61dの上に配されている。半導体層61eは,例えば,シリコンなどの半導体で形成されている。半導体層61eは,砒素やリンなどのN型の不純物を含む。半導体層61eは,ダイオード層61bにおける上記のN型層よりもN型の不純物を高濃度で含む。半導体層61fは,半導体層61eの上に配されている。半導体層61fは,例えば,シリコンなどの半導体で形成されている。半導体層61fは,ボロンなどのP型の不純物を含む。半導体層61fは,ダイオード層61bにおける上記のP型層よりもP型の不純物を高濃度で含む。半導体層61eと半導体層61fとは,不揮発性メモリセルMCにおける負性抵抗素子NRに含まれたトンネル・ダイオードTDIとして機能する(図3(b)参照)。」
「【0061】
(第2の実施の形態)
次に,第2の実施の形態に係る不揮発性半導体記憶装置100について説明する。以下では,第1の実施の形態と異なる部分を中心に説明する。
【0062】
不揮発性半導体記憶装置100は,メモリセルアレイ110を有する。メモリセルアレイ110では,複数の不揮発性メモリセルMC100が,少なくともマトリクス状に(X方向及びY方向に)配列されている(図1,図2参照)。
【0063】
不揮発性メモリセルMC100は,負性抵抗素子NR100を有する。負性抵抗素子NR100は,例えば,共鳴トンネル・ダイオード(共鳴トンネル素子とも呼ぶ)RTDを含む(図6(b)参照)。負性抵抗素子NR100の共鳴トンネル・ダイオードRTDは,単一障壁型(ポテンシャル障壁層が1層)であれば,可変抵抗素子Rへ印加される電圧が大きいとき(例えば,可変抵抗素子Rのフォーミングやセットの際)に,負性抵抗領域NRR2で動作するように設計されている(図7(b)参照)。あるいは,共鳴トンネル・ダイオードRTDは,多重障壁型(ポテンシャル障壁層が複数層)であれば,可変抵抗素子Rへ印加される電圧が大きいとき(例えば,可変抵抗素子Rのフォーミングやセットの際)に,負性抵抗領域NRR31?NRR33のいずれかで動作するように設計されている(図7(c)参照)。
(中略)
【0069】
また,層構成に関して,不揮発性半導体記憶装置100は,メモリ層160を有する。メモリ層160は,複数のセルパターンを含む。各セルパターン(例えば,セルパターン161)は,その層構成が第1の実施の形態と異なる。
【0070】
すなわち,図6(a)に示すように,バッファー層(第1のバッファー部)161d,半導体層(第1の層)161e1,半導体層(第2の層)161f1,半導体層(第1の層)161e2,半導体層(第2の層)161f2,半導体層(第1の層)161e3,バッファー層(第2のバッファー部)161gを有する。
(中略)
【0078】
このように,共鳴トンネル・ダイオードRTDは,例えば,Si層(第1の層)とSiGe層(第2の層)とが交互に繰り返し積層された積層構造を有している。すなわち,共鳴トンネル・ダイオードRTDでは,量子井戸層(第1の層)とポテンシャル障壁層(第2の層)とが交互に繰り返し積層されている。ポテンシャル障壁層が2つのものを2重障壁RTD,ポテンシャル障壁が3つのものを3重障壁RTDなどと呼ぶ。共鳴トンネル・ダイオードRTDは,第1の実施の形態におけるトンネル・ダイオートTDに比べて素子の設計の自由度が大きいため,より広範囲に使用することができる。」
「【0086】
書き込みは,不揮発性メモリセルMC(セルパターン61)に,例えば10nsec?100msec幅で,1?15Vの電圧パルスを印加することにより行う。消去は,不揮発性メモリセルMC(セルパターン61)に,例えば10nsec?100μsec幅で,0.2?15Vの電圧パルスを印加することにより行った。これらの書き込み,消去のパルス幅はサンプルの材料及び構造により最適な値が異なる。又はスイッチング回数により若干異なる場合もあり,測定される特性としては,最適化された条件が用いられる。なお,半導体パラメーターアナライザーのようにDC的な評価も可能である。」
図7(b)

(2)引用発明1
前記(1)より,引用文献1には,次の発明(以下,「引用発明1」という。)が記載されていると認められる。
「ダイオード,可変抵抗素子,及び負性抵抗素子は,不揮発性メモリセル内で互いに直列に接続されており,
可変抵抗素子は,電気的に書き換え可能であって,抵抗値に基づいてデータを不揮発に記憶し,電圧パルスが印加され,低抵抗状態と高抵抗状態とを繰り返し変化させることができ,
負性抵抗素子は,共鳴トンネル・ダイオードを含み,
共鳴トンネル・ダイオードは,Si層とSiGe層とが交互に繰り返し積層された積層構造をしており,
負性抵抗素子は,電極層61cと電極層61hとの間にあり,
可変抵抗素子のセット時に,負性抵抗領域で動作するように設計されている,
負性抵抗素子。」
2 引用文献2について
(1)引用文献2の記載
原査定に引用された引用文献2には,図面とともに次の事項が記載されている。
「技術分野
[0001] 本発明は,高集積化および高速化に適した不揮発性記憶素子に用いる電流制御素子,それを用いた記憶素子,記憶素子をマトリクス状に配設してなる記憶装置,および,その電流制御素子の製造方法に関し,特に,極性の異なる電気パルスを印加してデータを書き込む不揮発性記憶素子に用いる電流制御素子,それを用いた記憶素子,記憶素子をマトリクス状に配設してなる記憶装置,および,その電流制御素子の製造方法に関する。」
「[0004] この抵抗変化素子は,主として金属酸化物からなる材料により構成される薄膜を有している。この薄膜に電気パルスを印加すると,その電気抵抗値が変化し,かつ,その変化した後の電気抵抗値が保存される。従って,この薄膜の高抵抗状態と低抵抗状態とを,それぞれ,例えば2値データの“1”と“0”とに対応させると,抵抗変化素子に2値データを記憶させることが可能になる。尚,抵抗変化素子の薄膜に印加する電気パルスの電流密度や,電気パルスの印加により発生する電界の大きさは,薄膜の物理的な状態を変化させるには十分であり,かつ,薄膜を破壊しない程度であればよい。」
「[0013] これに対して,図39(a)に示すように,MIMダイオード,MSMダイオード,バリスタ等の二端子素子は,非線形の電気抵抗特性を示し,かつ,その電流-電圧特性は印加電圧の極性に対して実質的に対称な特性にすることができる。即ち,正の印加電圧に対する電流の変化と,負の印加電圧に対する電流の変化とが,原点0に対して実質的に点対称となるような特性を得ることが可能である。また,これらの二端子素子では,印加電圧が第1の臨界電圧(範囲Aの下限電圧)以下でありかつ第2の臨界電圧(範囲Bの上限電圧)以上である範囲(つまり,範囲C)では電気抵抗が非常に高く,その一方で,第1の臨界電圧を超えるか,または,第2の臨界電圧を下回ると,電気抵抗が急激に低下する。即ち,これらの二端子素子は,印加電圧が第1の臨界電圧を超えるか第2の臨界電圧を下回る場合に大電流が流れるという,非線形の電気抵抗特性を有している。
[0014] 従って,これらを双極性の電流制御素子として利用すれば,セット動作およびリセット動作において共に高速動作が可能なバイポーラ型抵抗変化素子を用いたクロスポイント型の不揮発性記憶装置において,書き込みディスターブの発生を回避することが可能となる。」
「[0051] 図1は,抵抗変化材料に膜厚50nmのTaO_(x)を用いた,設計上の電極面積が1μm^(2)の抵抗変化素子の電流-電圧特性である。本実験では,基板の主面上に窒化タンタル(TaN),TaO_(x),Ptをこの順にスパッタ法により成膜して積層した後,通常のリソグラフィおよびドライエッチングを適用することにより,抵抗変化素子を作成し,これを測定対象とした。図1の測定では,抵抗変化素子に加える電圧を0Vから-1.8V(この時の特性は矢印1側の曲線),-1.8Vから0V(この時の特性は矢印2側の曲線),0Vから+1.3V(この時の特性は矢印3側の曲線),+1.3Vから0V(この時の特性は矢印4側の曲線)の順に変化させた。図1では,抵抗変化素子の抵抗が変化することに伴う電流値の変化が,抵抗変化素子に加える電圧が約-0.8V(この時の特性は矢印1側の曲線),および約+0.9V(この時の特性は矢印3側の曲線)のところで見られるが,抵抗変化の際に実際に抵抗変化素子に流れる電流としては最大80μA程度である。80μAは,抵抗変化素子の電極面積を1μm^(2)と仮定した場合に,8000A/cm^(2)に相当することから,抵抗変化素子へのデータの書き込み時に必要な電流の電流密度(Jmin(A/cm^(2)))としては,10000A/cm^(2)以上は必要であると考えられる。つまり,電流制御素子に流すべき電流の最低の電流密度Jmin(A/cm^(2))は,この抵抗変化素子においては10000A/cm^(2)である。」
「[0057] 図2に示すように,電流制御素子2は,第1の電極32と,第2の電極31と,これらの第1の電極32および第2の電極31の間に配設された電流制御層33とにより構成されている。ここで,第1の電極32および第2の電極31は,Al,Cu,Ti,W,Pt,Ir,Cr,Ni,Nb等の金属や,これらの金属の混合物(合金)或いは積層構造物により構成される。
(中略)
[0059] 本実施の形態では,電流制御層33がSiN_(x)(0<x≦0.85)で構成されており,かつ水素または弗素が所定の量以上含有されている。SiN_(x)のようなシリコン化合物は,四配位の結合を形成するテトラヘドラル系アモルファス半導体を形成し,このテトラヘドラル系アモルファス半導体は基本的には単結晶シリコンやゲルマニウムの構造に近い構造を有しているため,シリコン以外の元素を導入することによる構造の違いが物性に反映され易いという特徴を有している。このため,シリコン化合物を電流制御層33に適用すれば,シリコン化合物の構造制御作用により電流制御層33の物性を制御することが容易となる。従って,これにより,第1の電極32および第2の電極31との間に形成される電位障壁の制御がより一層容易になるという効果が得られる。」
「[0064] 電流制御層33にSiN_(x)を適用する場合,先に述べたように,電流制御層33の電気伝導特性は窒素組成比xによって大きく変化する。具体的には,いわゆる化学量論組成(x=1.33,つまりSi_(3)N_(4))では絶縁体であるが,これより窒素の比率を小さくすると(即ち,窒素組成比xを小さくすると)SiN_(x)は次第に半導体として振舞うようになる。そのため,窒素組成比xを適切に制御することにより,電流制御層33を有する電流制御素子2をMSMダイオードとして機能させることが可能となる。また,SiN_(x)には,P型(ホウ素(B)またはアンチモン(Sb)等)又はN型(リン(P)または砒素(As)等)のドーパントをドーピングして抵抗率を調整してもよい。ここで,MSMダイオードは,印加電圧が第1の臨界電圧(図39(a)の範囲Aの下限電圧)以下であり,かつ第2の臨界電圧(図39(a)の範囲Bの上限電圧)以上である範囲(つまり,図39(a)の範囲C)では電気抵抗が非常に高く,第1の臨界電圧を超えるか,または,第2の臨界電圧を下回ると,電気抵抗が急激に低下する。即ち,MSMダイオードは,印加電圧が第1の臨界電圧を超えるか第2の臨界電圧を下回る場合に大電流が流れる(以下,この大電流が流れる状態を「導通状態」という)という,非線形の電気抵抗特性を有している。本実施の形態では,このようなMSMダイオードの電気抵抗特性を有する電流制御素子2を,上述した抵抗変化素子に直列に接続することにより,迂回電流を確実に抑制する。」
「[0169] 本実施の形態に係る記憶素子アレイ20では,4本のビット線BL0?BL3と,4本のワード線WL0?WL3とが,互いに直角に立体交差するように配設されている。そして,これらの4本のビット線BL0?BL3と4本のワード線WL0?WL3との立体交差部11の各々には,記憶素子(いわゆる,メモリセル)3が配設されている。換言すれば,本実施の形態に係る記憶素子アレイ20では,記憶素子3が4行4列のマトリクス状に配設されている。ここで,記憶素子3の各々は,図33(b)の等価回路に示されるように,抵抗変化素子1と,この抵抗変化素子1に対して直列に接続された電流制御素子2との直列回路により構成されている。そして,この直列回路の一端および他端が,各々,その立体交差部11に対応するビット線BLn(BL0?BL3)およびワード線WLn(WL0?WL3)に接続されている。」
「[0173] 次に,本実施の形態に係る記憶装置21のより具体的な動作について,図面を参照しながら詳細に説明する。
[0174] 図34は,本発明の実施の形態に係る電流制御素子2の電圧-電流特性を模式的に示す特性図である。尚,図34において,Vwは書き込み電圧を示しており,Vrは読み出し電圧を示している。
[0175] 図34に示す電流制御素子2の電圧-電流特性において,書き込み電圧Vwは,その絶対値が臨界電圧(範囲Aの下限電圧および範囲Bの上限電圧)の絶対値以上であって,抵抗変化素子1の状態を低抵抗状態と高抵抗状態との間で遷移させるために十分な電圧でありかつ抵抗変化素子1を破壊しない絶対値を有する電圧に設定される。本実施の形態では,書き込み電圧Vwは,範囲Aの上限電圧および範囲Bの下限電圧とされている。ここで,抵抗変化素子1の状態は,例えば,正の電気パルスを印加すると低抵抗状態から高抵抗状態に遷移し,負の電気パルスを印加すると高抵抗状態から低抵抗状態に遷移する。
[0176] 一方,図34に示す電流制御素子2の電圧-電流特性において,読み出し電圧Vrは,その絶対値が臨界電圧の絶対値以上であって,抵抗変化素子1の状態を低抵抗状態と高抵抗状態との間で遷移させない絶対値を有する電圧に設定される。具体的には,本実施の形態では,読み出し電圧Vrは,図34に示す範囲Aおよび範囲Bに含まれる所定の電圧に設定される。」
「[0182] さて,図35では,この4行4列の記憶素子アレイ20を構成する,ビット線BL0?BL3とワード線WL0?WL3との各立体交差部11に位置する各記憶素子3の両端における電圧差の絶対値が,縦線および横線の各交点に図形により示されている。従って,これを見れば,選択素子(ビット線BL1とワード線WL1との立体交差部11に位置する記憶素子3)以外の記憶素子3の両端における電位差の絶対値は全てVw/2または0となっており,よって,選択素子へのデータの書き込み時に選択素子以外へのデータの書き込みは行われないことが分かる。」
図39(a)

(2)引用発明2
前記(1)より,引用文献2には,次の発明(以下,「引用発明1」という。)が記載されていると認められる。
「記憶素子は,抵抗変化素子と,この抵抗変化素子に対して直接に接続された電流制御素子との直列回路により構成され,
抵抗変化素子は,高抵抗状態と低抵抗状態とで2値データを記憶させることが可能であり,
電流制御素子は,第1の電極および第2の電極の間に配設された電流制御層とにより構成され,電流制御層がSiN_(x)(0<x≦0.85)で構成されており,
MSMダイオードの電気抵抗特性を有する電流制御素子は,印加電圧が第1の臨界電圧以下であり,かつ第2の臨界電圧以上である範囲では電気抵抗が非常に高く,第1の臨界電圧を超えるか,または,第2の臨界電圧を下回ると,電気抵抗が急激に低下する,
電流制御素子。」
3 引用文献3について
原査定に引用された引用文献3には,図面とともに次の事項が記載されている。
「【技術分野】
【0001】
本発明の実施形態は,半導体記憶装置に関し,特に,可変抵抗膜及びセレクタ積層膜が設けられた半導体記憶装置に関する。」
「【0037】
この場合,図12に示すように,セレクタ積層膜22が,電圧(V/2)が印加されたときにはほとんど電流を流さず,電圧Vが印加されたときには大きな電流を流す素子であれば,選択ピラー16aにはセット電流Iset又はリセット電流Iresetが流れ,非選択ピラー16bにはほとんど電流が流れない。これにより,選択ピラー16に設けられた可変抵抗膜24のみに,セット動作又はリセット動作を実行させることができる。なお,図10に示すように,ピラー16には正極及び負極の双方に電圧が印加されるため,図12に示すように,セレクタ積層膜22の特性も両極性であることが要求される。」
「【0049】
図15(a)及び(b)に示すように,本実施形態に係る半導体記憶装置2においては,前述の第1の実施形態と比較して,セレクタ積層膜22(図3参照)の代わりに,セレクタ積層膜56が設けられている。セレクタ積層膜56においては,下層側から順に,シリコン炭化物(SiC)からなるシリコン炭化層57,シリコンゲルマニウム層58及びシリコン炭化層59がこの順に積層されている。シリコン炭化層57の厚さは例えば50?130nm程度であり,シリコン炭化層59の厚さは例えば20?50nm程度である。また,いずれの層も結晶構造は多結晶構造である。」
4 引用文献4について
原査定に引用された引用文献4には,図面とともに次の事項が記載されている。(なお,訳文は当審で作成した。)
「FIELD OF THE INENTION
[0002]The present invention generally relates to programmable integrated circuit devices, and more particularly to a programmable matrix array with programmable connections made with phase-change materials and/or threshold switching materials.」
(訳:本発明の分野
[0002]本発明は,一般的に,プログラマブル集積回路デバイス,及びより特定すると,相変化材料及び/又はしきい値スイッチング材料でできたプログラマブル接点のプログラマブルマトリックスアレイに,関するものである。)
「[0150]Generally, the electrodes may be formed of any conductive material. Examples of conductive materials which may be used include, but are not limited to, n-type doped polysilicon, p-type doped polysilicon, p-type doped silicon carbon alloys and/or compounds, titanium, titanium-tungsten, tungsten, tungsten silicide, molybdenum, titanium nitride, titanium carbon-nitride, titanium aluminum-nitride, titanium silicon-nitride, carbon, silicon carbide, and tantalum nitride. Combinations of materials may also be used.」
(訳:[0150]一般的に,電極はいかなる導電性材料で形成されてもよい。用いられ得る導電性材料の例は,n型ドープポリシリコン,p型ドープポリシリコン,p型ドープシリコン炭素合金,及び/又は,チタン,チタン-タングステン,タングステン,タングステンシリサイド,モリブデン,窒化チタン,窒化炭化チタン,窒化チタン-アルミニウム,窒化チタン-シリコン,炭素,炭化シリコン,窒化タンタルの化合物を含むが,これに限定されない。材料の組合せも用いることができる。)

第6 判断
1 本願発明1について
(1)本願発明1と引用発明1との対比
ア 引用発明1の「可変抵抗素子」は,「抵抗値に基づいてデータを不揮発に記憶」するから,本願発明1の「メモリセル」に相当する。
イ 引用発明1の「負性抵抗素子」は,「負性抵抗領域」と「正常抵抗領域」(前記第5の1(1)図7(b)参照。)が切り替わるから,本願発明1の「選択デバイス」「前記選択デバイスとして用いられる切り替えコンポーネント」に相当する。
ウ 引用発明1の「不揮発性メモリセル」は,「可変抵抗素子,及び負性抵抗素子は,不揮発性メモリセル内で互いに直列に接続されて」いるから,前記ア及びイを考慮すると,本願発明1の「直列に接続されたメモリセルと選択デバイスとを含むメモリユニット」に相当する。
エ 引用発明1の「電極層61c」及び「電極層61h」は,それぞれ,本願発明1の「第一の電極」及び「第二の電極」に相当する。
オ 引用発明1における「負性抵抗素子は,共鳴トンネル・ダイオードを含み,共鳴トンネル・ダイオードは,Si層とSiGe層とが交互に繰り返し積層された積層構造をしており」の「共鳴トンネル・ダイオード」は,本願発明1における「前記第一の電極の上のセレクタ領域であって,交互する第一および第二の材料の積層を含み,前記第一および第二の材料のうちの一方は,0原子百分率より大きく,約50原子百分率までの範囲内の濃度で炭素またはゲルマニウムをドープされたシリコンを含み,前記第一および第二の材料のうちの他方は,シリコンで構成される,セレクタ領域」に相当する。
カ すると,本願発明1と引用発明1とは,下記キの点で一致し,下記クの点で相違する。
キ 一致点
「直列に接続されたメモリセルと選択デバイスとを含むメモリユニットにおける前記選択デバイスとして用いられる切り替えコンポーネントであって,
第一の電極と,
前記第一の電極の上のセレクタ領域であって,交互する第一および第二の材料の積層を含み,前記第一および第二の材料のうちの一方は,0原子百分率より大きく,約50原子百分率までの範囲内の濃度で炭素またはゲルマニウムをドープされたシリコンを含み,前記第一および第二の材料のうちの他方は,シリコンで構成される,セレクタ領域と,
前記セレクタ領域の上の第二の電極と,
を含む,
切り替えコンポーネント。」
ク 相違点
本願発明1では「前記第一および第二の電極間の印加電圧が閾値電圧に達すると,前記第一および第二の電極間に流れる電流がより大きな電流値へと上方にジャンプし,且つ,それと同時に前記印加電圧がより低い印加電圧へと下方にジャンプする,スナップバック電圧挙動を示すように構成される」のに対し,引用発明1では「可変抵抗素子のセット時に,負性抵抗領域で動作するように設計されている」点。(以下,「相違点1」という。)
(2)相違点1についての判断
引用発明1では「可変抵抗素子のセット時に,負性抵抗領域で動作するように設計されている」が「電圧パルスが印加され,低抵抗状態と高抵抗状態とを繰り返し変化させる」もので,すなわち,「電圧パルスが印加される」と,その瞬間に,電圧-電流特性における正常抵抗領域の原点付近から負性抵抗領域にジャンプし(このとき,電流も電圧もより大きな値に上方にジャンプする,前記第5の1(1)図7(b)参照。),「高抵抗状態から低抵抗状態に遷移し」「可変抵抗素子Rへ流れる電流は比較的小さい状態から大きな状態へと遷移」し「可変抵抗素子Rに分圧されていた電圧は抵抗が減少した分,小さくなり,逆に負性抵抗素子NRへ配分される電圧が増加する。すなわち,負性抵抗素子NRに対しては電圧を更に印加した状態となる。この時の負性抵抗素子NRに印加される電圧領域が負性抵抗領域NRR1となるように素子を設計することにより負性抵抗素子NRによって流れる電流を抑制できる」(前記第5の1(1)【0019】)という動作をし,さらに,印加された電圧パルスが0に戻ると,そのときの負性抵抗領域上の点から,原点付近に戻るという動作を繰り返すものである。なお,可変抵抗素子のリセット時すなわち「低抵抗状態から高抵抗状態に遷移する際」も同様に「電圧パルスを印加」して行い(前記第5の1(1)【0086】),電圧パルスを印加する瞬間は「低抵抗状態」にあるから,電圧-電流特性における原点付近から負性抵抗領域にジャンプし,負性抵抗領域から原点付近に戻るという動作はセット時と同じであると認められる。
すると,引用発明1では「第一および第二の電極間に流れる電流がより大きな電流値へと上方にジャンプし,且つ,それと同時に前記印加電圧がより低い印加電圧へと下方にジャンプする,スナップバック電圧挙動」はしないのであり,また,「スナップバック電圧挙動」について,引用文献2-4には記載も示唆もない。
なお,引用発明1は「可変抵抗素子の破壊を抑制」(前記第5の1(1)【0006】するために「セット(リセット)時の電流を抑制する」(同【0019】)もので,一方,引用文献2,3に記載された発明は書き込み時のセット電流又はリセット電流に大電流を流すもので(前記第5の2(1)[0064],[0175]及び同3【0037】)あり,引用発明1と引用文献2,3に記載された発明とは目的が相反しているから,引用発明1に引用文献2,3に記載された発明を採用することは,阻害要因があるというべきである。
そして,本願発明1では「スナップバック電圧挙動」をすることにより,「切り替えコンポーネントは,選択されたメモリセルが,隣接する非選択メモリセルよりもかなり高い電流を有するような挙動を示してもよく,従来のシステムと比較して,アクセス時間の改善,および/または信頼性の改善が行われ得る」(本願明細書段落0012)という格別の効果を奏する。
(3)まとめ
よって,本願発明1は,引用文献1-4に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
2 本願発明2-6について
本願発明2-6は,本願発明1を引用するものであり,本願発明1の発明特定事項をすべて備え,さらに他の発明特定事項を付加したものに相当するから,前記1と同様の理由により,引用文献1-4に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
3 本願発明7について
(1)本願発明7と引用発明2との対比
ア 引用発明2の「抵抗変化素子」は「高抵抗状態と低抵抗状態とで2値データを記憶させることが可能」であるから,本願発明7の「メモリセル」に相当する。
イ 引用発明2の「電流制御素子」は「MSMダイオードの電気抵抗特性を有」し「電気抵抗が非常に高」い領域と「電気抵抗が急激に低下する」領域があるから,本願発明7の「選択デバイス」「前記選択デバイスとして用いられる切り替えコンポーネント」に相当する。
ウ 引用発明2の「メモリユニット」は,「直列に結合されたメモリセルと選択デバイスとを含む」から,前記ア及びイを考慮すると,本願発明7の「抵抗変化素子と,この抵抗変化素子に対して直接に接続された電流制御素子との直列回路により構成」される「記憶素子」に相当する。
エ 引用発明2の「電流制御素子は,第1の電極および第2の電極の間に配設された電流制御層とにより構成され」は,「一対の電極間にセレクタ領域を含み,前記セレクタ領域は,」「窒素をドープされたシリコンを含」むといえる。
オ すると,本願発明7と引用発明2とは,下記カの点で一致し,下記キの点で相違する。
カ 一致点
「直列に結合されたメモリセルと選択デバイスとを含むメモリユニットにおける前記選択デバイスとして用いられる切り替えコンポーネントであって,
一対の電極間にセレクタ領域を含み,前記セレクタ領域は,窒素をドープされたシリコンを含み,さらに,
,切り替えコンポーネント。」
キ 相違点
(ア)相違点2
本願発明7では,セレクタ領域は,「0原子百分率より大きく約10原子百分率までの範囲内の総濃度で」窒素をドープされるのに対し,引用発明2では,「電流制御層がSiN_(x)(0<x≦0.85)で構成されて」いる点。(以下,「相違点2」という。)
(イ)相違点3
本願発明7では「前記一対の電極間の印加電圧が閾値電圧に達すると,前記一対の電極間に流れる電流がより大きな電流値へと上方にジャンプし,且つ,それと同時に前記印加電圧がより低い印加電圧へと下方にジャンプする,スナップバック電圧挙動を示すように構成される」のに対し,引用発明2では「MSMダイオードの電気抵抗特性を有する電流制御素子は,印加電圧が第1の臨界電圧以下であり,かつ第2の臨界電圧以上である範囲では電気抵抗が非常に高く,第1の臨界電圧を超えるか,または,第2の臨界電圧を下回ると,電気抵抗が急激に低下する」ものである点。(以下,「相違点3」という。)
(2)相違点についての判断
相違点3について検討する。
引用発明2の「電流制御素子」は「MSMダイオードの電気抵抗特性」を有し,その電圧-電流特性は常に増加関数である(前記第5の2(1)図39(a))であるから,どのように電圧を印加しても「一対の電極間に流れる電流がより大きな電流値へと上方にジャンプし,且つ,それと同時に前記印加電圧がより低い印加電圧へと下方にジャンプする,スナップバック電圧挙動を示す」ことはできない。
また,「スナップバック電圧挙動」について,引用文献1,3及び4には記載も示唆もない。
一方,本願発明7は「スナップバック電圧挙動を示す」ことにより,「切り替えコンポーネントは,選択されたメモリセルが,隣接する非選択メモリセルよりもかなり高い電流を有するような挙動を示してもよく,従来のシステムと比較して,アクセス時間の改善,および/または信頼性の改善が行われ得る」(本願明細書段落0012)という格別の効果を奏する。
(3)まとめ
よって,本願発明7は,引用文献2,1,3及び4に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
4 本願発明8-18について
本願発明8-18は,本願発明7を引用するものであり,本願発明7の発明特定事項をすべて備え,さらに他の発明特定事項を付加したものに相当するから,前記3と同様の理由により,引用文献2,1,3及び4に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
5 本願発明19について
(1)本願発明19と引用発明1との対比
本願発明19と引用発明1とを対比すると,少なくとも下記の点で相違する。
(2)相違点4
本願発明19では,「前記第一の電流対電圧特性に沿って前記印加電圧が閾値電圧に達すると,前記第一および第二の電極間に流れる電流が,前記第一の電流対電圧特性上の電流値から,該電流値よりも大きな前記第二の電流対電圧特性上の電流値へジャンプし,且つ,それと同時に前記印加電圧が,前記閾値電圧よりも低い前記第二の電流対電圧特性上の電圧値へジャンプする,スナップバック電圧挙動を示す」のに対し,引用発明1では「可変抵抗素子のセット時に,負性抵抗領域で動作するように設計されている」点。(以下,「相違点4」という。)
(3)相違点4についての判断
前記1(2)と同様であるから,相違点4に係る構成は,当業者が容易に得ることができたものではない。
(4)まとめ
よって,本願発明19は,引用文献1-4に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
6 本願発明20について
(1)本願発明20と引用発明1との対比
本願発明20と引用発明1とを対比すると,少なくとも下記の点で相違する。
(2)相違点5
本願発明20では,「前記第一の電流対電圧特性に沿って前記印加電圧が閾値電圧に達すると,前記一対の電極間に流れる電流が,前記第一の電流対電圧特性上の電流値から,該電流値よりも大きな前記第二の電流対電圧特性上の電流値へジャンプし,且つ,それと同時に前記印加電圧が,前記閾値電圧よりも低い前記第二の電流対電圧特性上の電圧値へジャンプする,スナップバック電圧挙動を示す」のに対し,引用発明1では「可変抵抗素子のセット時に,負性抵抗領域で動作するように設計されている」点。(以下,「相違点5」という。)
(3)相違点5についての判断
前記1(2)と同様であるから,相違点5に係る構成は,当業者が容易に得ることができたものではない。
(4)まとめ
よって,本願発明20は,引用文献1-4に記載された発明に基づいて,当業者が容易に発明をすることができたものではない。
7 本願発明21について
(1)本願発明21と引用発明1との対比
本願発明21と引用発明1とを対比すると,少なくとも下記の点で相違する。
(2)相違点6
本願発明21では,「前記切り替えコンポーネントは,印加電圧に対して第一のI-V経路に沿った電流-電圧挙動を示すように構成されており,閾値電圧に到達すると,第一の遷移経路に沿って前記第一のI-V経路から第二のI-V経路へと遷移が起こって,電流値がより高い電流値へと上方にジャンプし且つそれと同時に前記印加電圧がより低い印加電圧へと下方にジャンプし,また,前記第一の遷移経路とは異なる第二の遷移経路に沿って前記第二のI-V経路から前記第一のI-V経路へと戻る遷移が起こる」のに対し,引用発明1では「可変抵抗素子のセット時に,負性抵抗領域で動作するように設計されている」点。(以下,「相違点6」という。)
(3)相違点6についての判断
前記1(2)と同様であるから,相違点6に係る構成は,当業者が容易に得ることができたものではない。
(4)まとめ
よって,本願発明21は,引用文献1-4に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
8 本願発明22について
(1)本願発明22と引用発明1との対比
本願発明22と引用発明1とを対比すると,少なくとも下記の点で相違する。
(2)相違点7
本願発明21では,「前記切り替えコンポーネントは,印加電圧に対して第一のI-V経路に沿った電流-電圧挙動を示すように構成されており,閾値電圧に到達すると,第一の遷移経路に沿って前記第一のI-V経路から第二のI-V経路へと遷移が起こって,電流値がより高い電流値へと上方にジャンプし且つそれと同時に前記印加電圧がより低い印加電圧へと下方にジャンプし,また,前記第一の遷移経路とは異なる第二の遷移経路に沿って前記第二のI-V経路から前記第一のI-V経路へと戻る遷移が起こる」のに対し,引用発明1では「可変抵抗素子のセット時に,負性抵抗領域で動作するように設計されている」点。(以下,「相違点7」という。)
(3)相違点7についての判断
前記1(2)と同様であるから,相違点7に係る構成は,当業者が容易に得ることができたものではない。
(4)まとめ
よって,本願発明21は,引用文献1-4に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
9 当審拒絶理由について
当審補正により,請求項1及び7に「かつ,それと同時に」という発明特定事項が追加され,本願発明1-18の構成は明確になった。
よって,当審拒絶理由は解消した。

第7 原査定についての判断
前記第6の1-同8のとおり,本願発明1-22は,引用文献1-4に記載された発明に基づいて,当業者が容易に発明をすることができたものではない。
したがって,原査定を維持することはできない。

第8 むすび
以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2019-07-29 
出願番号 特願2016-552508(P2016-552508)
審決分類 P 1 8・ 537- WY (H01L)
P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 加藤 俊哉  
特許庁審判長 飯田 清司
特許庁審判官 深沢 正志
小田 浩
発明の名称 切り替えコンポーネントおよびメモリユニット  
代理人 野村 泰久  
代理人 大菅 義之  
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