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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1353738
審判番号 不服2018-3605  
総通号数 237 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-09-27 
種別 拒絶査定不服の審決 
審判請求日 2018-03-13 
確定日 2019-07-23 
事件の表示 特願2016-520370「トランジスタ、及び、トランジスタの製造方法」拒絶査定不服審判事件〔平成26年12月24日国際公開、WO2014/202409、平成28年 8月18日国内公表、特表2016-524819〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,平成26年(2014年)6月6日(パリ条約による優先権主張 外国庁受理 2013年6月18日(以下,「優先権主張日」という。),独国)を国際出願日とする出願であって,その手続の経緯は以下のとおりである。
平成28年 4月18日 手続補正書の提出
平成28年12月12日付け 拒絶理由通知書
平成29年 6月16日 意見書,手続補正書の提出
平成29年11月 6日付け 拒絶査定(以下,「原査定」という。)
平成30年 3月13日 審判請求書,手続補正書の提出
平成30年 7月24日 上申書の提出

第2 平成30年3月13日にされた手続補正についての補正却下の決定
[補正の却下の決定の結論]
平成30年3月13日になされた手続補正(以下,「本件補正」という。)を却下する。

[理由]
1 本件補正の内容
(1)本件補正前の特許請求の範囲
本件補正前の,平成29年6月16日の手続補正による特許請求の範囲の請求項1の記載は次のとおりである。
「 ・ 支持基板(110)と、
・ 前記支持基板(110)上に被着されかつ第1半導体材料からなる第1半導体層(130)と、
・ 前記第1半導体層(130)に被着されかつ第2半導体材料からなる第2半導体層(135)であって、前記第1半導体材料のバンドギャップと前記第2半導体材料のバンドギャップとが異なる第2半導体層(135)と、
・ 少なくとも前記第2半導体層(135)に埋め込まれているドレイン端子(145)及びソース端子(150)であって、前記ドレイン端子(145)及び前記ソース端子(150)を用いて、前記第1半導体層(130)と前記第2半導体層(135)との間の少なくとも1つの境界層(140)に電気的に接触接続可能である、ドレイン端子(145)及びソース端子(150)と、
・ 前記ドレイン端子(145)と前記ソース端子(150)との間のチャネル領域(155)と、
・ 前記チャネル領域(155)を少なくとも部分的に覆うゲート端子(170)と、
・ 前記ゲート端子(170)を、前記チャネル領域(155)から電気的に絶縁して分離するゲート誘電体層(165)と、
・ 前記ドレイン端子(145)及び/又は前記ソース端子(150)とは反対側の、前記支持基板(110)の面に配置され、且つ、前記チャネル領域(155)に少なくとも部分的に重なる凹部(180)であって、当該凹部(180)の側方の縁部(182)及び/又は底部(183)が、絶縁層(185)に覆われている、凹部(180)とを有する、
ことを特徴とするトランジスタ(100)。」

(2)本件補正後の特許請求の範囲の記載
本件補正により,特許請求の範囲の請求項1の記載は,次のとおり補正された。(下線部は補正箇所である。)
「 ・ 支持基板(110)と、
・ 前記支持基板(110)上に被着されかつ第1半導体材料からなる第1半導体層(130)と、
・ 前記第1半導体層(130)に被着されかつ第2半導体材料からなる第2半導体層(135)であって、前記第1半導体材料のバンドギャップと前記第2半導体材料のバンドギャップとが異なる第2半導体層(135)と、
・ 少なくとも前記第2半導体層(135)に埋め込まれているドレイン端子(145)及びソース端子(150)であって、前記ドレイン端子(145)及び前記ソース端子(150)を用いて、前記第1半導体層(130)と前記第2半導体層(135)との間の少なくとも1つの境界層(140)に電気的に接触接続可能である、ドレイン端子(145)及びソース端子(150)と、
・ 前記ドレイン端子(145)と前記ソース端子(150)との間のチャネル領域(155)と、
・ 前記チャネル領域(155)を少なくとも部分的に覆うゲート端子(170)と、
・ 前記ゲート端子(170)を、前記チャネル領域(155)から電気的に絶縁して分離するゲート誘電体層(165)と、
・ 前記ドレイン端子(145)及び/又は前記ソース端子(150)とは反対側の、前記支持基板(110)の面に配置され、且つ、前記チャネル領域(155)に少なくとも部分的に重なる凹部(180)であって、当該凹部(180)の側方の縁部(182)及び/又は底部(183)が、絶縁層(185)に覆われている、凹部(180)と、
を有し、
前記凹部(180)は、所定の深さを有しており、これによって前記第1半導体層(130)と前記絶縁層(185)との間に前記支持基板(110)の部分層が配置されている、
ことを特徴とするトランジスタ(100)。」

2 本件補正についての検討
本件補正は,補正前の請求項1に記載された発明を特定するために必要な事項である,「凹部(180)」について,「所定の深さを有」すると限定し,「これによって前記第1半導体層(130)と前記絶縁層(185)との間に前記支持基板(110)の部分層が配置されている」との限定を補正前の請求項1に記載された発明に付加するものであって,補正前の請求項1に記載された発明と補正後の請求項1に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるから,特許法第17条の2第5項2号の特許請求の範囲の減縮を目的とするものに該当する。

そこで,本件補正後の請求項1に記載された発明(以下,「本件補正発明」という。)が特許法第17条の2第6項において準用する同法第126条第7項の規定に適合するか(特許出願の際独立して特許を受けることができるものであるか)について,以下,検討する。

(1) 本件補正発明
本件補正発明は,上記「1(2)」に記載したとおりのものである。

(2) 引用文献の記載と引用発明等
ア 引用文献1
(ア)原査定の拒絶の理由で引用された本願の優先権主張日前に頒布された又は電気通信回路を通じて公衆に利用可能となった引用文献である,米国特許出願公開第2012/0193677号明細書(以下,「引用文献1」という。下線は,当審で付した。以下同じ。)には,図面とともに,次の記載がある。

「[0001] This invention relates to semiconductor electronic devices, specifically devices with native substrates removed.」(当審訳:[0001] 本発明は,半導体電子素子,具体的には固有基板を除去した装置に関するものである。)

「[0003] As large III-N substrates are not yet widely available, III-N semiconductor devices are currently grown by heteroepitaxy on suitable foreign substrates (i.e., substrates that differ substantially in composition and/or lattice structure from that of the deposited layers). Typically, III-N semiconductor devices are grown on silicon, sapphire (Al_(2)O_(3)), or silicon carbide (SiC) substrates. Techniques for applying the III-N layers can include molecular beam epitaxy (MBE), metal organic chemical vapor deposition (MOCVD), and hydride vapor phase epitaxy (HVPE). Silicon substrates are emerging as a particularly attractive substrate candidate for III-N devices due to their low cost, wide availability, large wafer sizes, thermal properties, and ease of integration with silicon-based electronics. Due to the large lattice mismatch and thermal expansion coefficient mismatch between silicon and III-N materials, III-N device structures typically include nucleation and stress management layers to allow for growth of thick III-N layers.
[0004] A typical prior art III-N high electron mobility transistor (HEMT), shown in FIG. 1, includes a foreign substrate 10, such as silicon, a nucleation layer 9 atop the substrate, such as AlN or Al_(x)Ga_(1-x)N, a stress management stack 8 atop the nucleation layer, such as AlN/GaN or Al_(x)Ga_(1-x)N/GaN superlattices, a channel layer 11, such as a layer of GaN atop the stress management stack 8, and a barrier layer 12, such as a layer of Al_(x)Ga_(1-x)N, atop the channel layer. A two-dimensional electron gas (2DEG) channel 19 (illustrated by a dotted line) is induced in the channel layer 11 near the interface between the channel layer 11 and the barrier layer 12. Source and drain electrodes 14 and 15, respectively, which are formed on opposite sides of the gate electrode 16, contact the 2DEG channel 19 in channel layer 11. Gate 16 modulates the portion of the 2DEG in the gate region, i.e., directly beneath gate 16. Insulator layer 13, such as a layer of SiN, atop barrier layer 12, is a surface passivation layer that prevents or suppresses voltage fluctuations at the surface of the barrier layer adjacent to insulator layer 13.」
(当審訳:[0003] 大きなIII族窒化基板は,まだ広く入手できないので,III族窒化物半導体デバイスは,現在,適切な異種基板(すなわち,堆積された層と組成及び/又は格子構造が異なる基板)上に,ヘテロエピタキシにより成長する。典型的には,III族窒化物半導体デバイスは,シリコン,サファイア(Al_(2)O_(3)),または炭化ケイ素(SiC)基板上に成長される。III族窒化物層を適用するための技術は,分子線エピタキシー(MBE),有機金属化学気相成長法(MOCVD),および水素化物気相成長(HVPE)を含むことができる。シリコン基板は,低コスト,広い入手可能性,大きなウェーハ寸法,熱特性,およびシリコンベースの電子部品との統合の容易さのために,III族窒化物デバイスのために特に魅力的な基板候補として浮上している。シリコンとIII族窒化物材料との間の大きな格子不整合および熱膨張係数の不整合に起因して,III族窒化物デバイス構造は典型的にはIII族窒化物膜層の成長を可能にするために核形成及び応力管理層を含む。
[0004] 図1に示す典型的な従来のIII族窒化物高電子移動度トランジスタ(HEMT)は例えば,シリコンからなる異種基板10,基板上のAlNまたはAl_(x)Ga_(1-x)Nからなる核形成層9,核生成層の上のAlN/GaN又はAl_(x)Ga_(1-x)N/GaNからなる応力管理スタック8を含む超格子,応力管理スタック8上のGaN層などのチャネル層11と,チャネル層上のAl_(x)Ga_(1-x)N層などのバリア層12とを備えている。2次元電子ガス(2DEG)チャネル19(点線で示す)は,チャネル層11とバリア層12との界面近傍のチャネル層11に誘起される。ソース電極14およびドレイン電極15は,ゲート電極16の両側に形成され,チャネル層11の2DEGチャネル19に当接する。ゲート16は,ゲート領域内,すなわちゲート16の真下にある2DEGの部分を変調する。バリア層12の上の例えばSiN層からなる絶縁層13は,絶縁体層13に隣接する障壁層の表面における電圧変動を防止又は抑制する表面パッシベーション層である。)

「[0050] FIG. 12 shows a III-N HEMT device with portions of the substrate 10 removed in the regions 44 below and around the device electrodes, including source electrode 14, drain electrode 15, and gate electrode 16. Parasitic capacitances are the most substantial in these regions, since the distance separating two conductive materials, i.e., the conductive substrate 10 and the electrodes, is minimum in regions 44. Therefore it can be advantageous to remove the substrate below and around the electrodes to eliminate or reduce the parasitic capacitances in these regions.
[0051] As shown in FIG. 13, a passivation layer 45, such as SiN, is deposited over the exposed surface of channel layer 11 in regions 44 where as-grown substrate 10 has been removed. Passivation layer 45 can be deposited over the exposed surface of channel layer 11 to entirely fill regions 44 where the substrate has been removed, or only partially fill regions 44, and can extend to areas around regions 44. As illustrated in FIG. 14, passivation layer 45 may also cover the remaining portions of the as-grown substrate 10, and in some cases a heat sink 70 is attached to the opposite side of passivation layer 45. The heat sink can serve to further dissipate heat away from the device. Passivation layer 45 can be thick enough, such as between about 0.5 microns and 20 microns, or between about 10 microns and 20 microns, or between about 15 microns and 20 microns, to passivate the exposed surfaces of the reverse face of channel layer 11, as well as to support the voltages at which the III-N devices operates.5 In the case that a heat sink 70 is connected to the opposite side of passivation layer 45, shown in FIG. 14, passivation layer 45 should not be so thick that its thermal conductance is insufficient to dissipate the heat required to operate at substantial operating voltages, which would adversely affect device performance and reliability.」
(当審訳:[0050] 図12は,ソース電極14,ドレイン電極15及びゲート電極16を含むデバイス電極の下及び周囲の領域44において基板10の一部が除去されたIII族窒化物HEMTデバイスを示す。二つの導電性材料,すなわち,導電性基板10と電極とを隔てる距離は,領域44において最小であるため,この領域では寄生容量が最も大きい。したがって,電極の下及び周りの基板を除去し,この領域における寄生容量を除去または低減する。
[0051] 図13に示すように,SiN等の保護層45は,成長基板10が除去された領域44のチャネル層11の露出面上に堆積される。保護層45は,基板が除去された領域44を完全に,もしくは,部分的に埋めるために,チャネル層11の露出面上に堆積することができ,また,領域44の周囲の領域に延在することができる。図14に示すように,保護層45は,成長基板10の残りの部分を覆うことができ,場合によってはヒートシンク70が保護層45の反対側に取り付けられる。ヒートシンクは,デバイスからの熱を更に分散する働きをすることができる。保護層45は,チャネル層11の裏面の露出した表面を保護し,III族窒化物デバイスは動作する電圧を支えるのに十分な厚さ,例えば,約0.5?20ミクロン,又は約10?20ミクロン,または約15?20ミクロンの間,とすることができる。保護層45の反対側は,図14に示すように,ヒートシンク70が接続されており,保護層45は,実質的な動作電圧で動作させるのに,必要な熱を放散するのにその熱伝導率が不十分となるほど厚くするべきではなく,もしそうすると,装置の性能及び信頼性に悪影響をおよぼすであろう。)


(イ)上記(ア)の記載から,次のことが言える。
a 引用文献1には,図14に記載された発明の各構成について具体的に説明されていないが,図14の各構成に付された数字が,図1の各構成に付された数字と同じ数字であることから,図14に記載された発明の各構成は,引用文献1[0003],[0004]で説明された図1の各構成と同様の構成であると認められる。
そして,図14に記載された発明は,図1と同様に,「成長基板10」,「チャネル層11」,「バリア層12」,「ソース電極14」,「ドレイン電極15」,「ゲート電極16」及び「2DEGチャネル19」を備えているから,「III族窒化物高電子移動度トランジスタ(HEMT)」であると認められる。
b ただし,図14に記載された発明には,「核形成層9」及び「応力管理スタック8」が記載されていない。
しかしながら,引用文献1[0003]に「シリコンとIII族窒化物材料との間の大きな格子不整合および熱膨張係数の不整合に起因して,III族窒化物デバイス構造は典型的にはIII族窒化物膜層の成長を可能にするために核形成及び応力管理層を含む。」と記載されているように,図14に記載された発明も,シリコンからなる「成長基板10」上にIII族窒化物膜層の成長を可能にするために,「核形成層9」及び「応力管理スタック8」を「成長基板10」より上の層,即ち,「チャネル層11」と「成長基板10」の間に,当然備えていると認められる。
そして,図14に記載された発明は,「成長基板10」と電極との間の寄生容量を除去又は低減するために,「成長基板10」の除去について明示されているものの([0050],[0051]),「核形成層9」及び「応力管理スタック8」の除去について明示されていないこと,また,「応力管理スタック8」([0004])を「領域44」の上部だけ除去すると応力管理が困難になることから,図14に記載された発明において,「成長基板10」を除去した際に,「チャネル層11」の下面に「核形成層9」及び「応力管理スタック8」が残っていると認められる。
c 図14に記載された発明は,「成長基板10」の除去により,「2DEGチャネル19」と部分的に重なる凹部を形成していると認められる。
加えて,この凹部には,SiNからなる「保護層45」が,完全に覆うように堆積されている([0051])。
そして,凹部は所定の深さを有しており,凹部の底部では,「保護層45」と「チャネル層11」の間に,上記「b」で検討したように,「核形成層9」及び「応力管理スタック8」が存在すると認められる。

(ウ)上記(ア)及び(イ)から,引用文献1には以下の発明(以下,「引用発明」という。)が記載されていると認められる。
「シリコンからなる成長基板10と,
前記成長基板10上のAl_(x)Ga_(1-x)Nからなる核形成層9と,
前記核生成層9上のAl_(x)Ga_(1-x)N/GaNからなる応力管理スタック8と,
前記応力管理スタック8上のGaN層などからなるチャネル層11と,
前記チャネル層上11のAl_(x)Ga_(1-x)N層などのバリア層12と,
前記チャネル層11と前記バリア層12との界面近傍のチャネル層11に誘起される,2次元電子ガス(2DEG)チャネル19と,
前記2DEGチャネル19上のゲート電極16と,
前記ゲート電極16の両側に形成され,前記チャネル層11の前記2DEGチャネル19に当接する,ソース電極14およびドレイン電極15と,
ソース電極14およびドレイン電極15とは反対側の,前記成長基板10の面に配置され,且つ,前記2DEGチャネル19に部分的に重なる凹部であって,該凹部を完全に覆うようにSiNからなる保護膜45が堆積され,
該凹部は,所定の深さを有しており,保護層45とチャネル層11との間に,核形成層9及び応力管理スタック8を有する,
ことを特徴とする,III族窒化物高電子移動度トランジスタ(HEMT)。」

イ 周知技術
(ア) 引用文献5
原査定の拒絶の理由で引用された本願の優先権主張日前に頒布された又は電気通信回路を通じて公衆に利用可能となった引用文献である,特開2011-205071号公報(以下,「引用文献5」という。)には,図面とともに,次の記載がある。

「【0001】
本発明は概して、III 族窒化物材料に基づく種類のトランジスタに関するものであり、特にエンハンスメントモードのIII 族窒化物トランジスタに関するものである。
【背景技術】
【0002】
III 族窒化物ヘテロ接合構造に基づくトランジスタは、代表的に、抵抗損失が低くて電流密度を高くしうる二次元電子ガス(2DEG)を発生させるのに圧電分極電界を用いて動作している。2DEGはIII 族窒化物材料の界面に形成され、この2DEGにより、従来のIII 族窒化物ヘテロ接合トランジスタは代表的に、ゲート電位が印加されることなしに導通するようになる。従って、III 族窒化物ヘテロ接合構造を用いて形成されたトランジスタは、ノーマリーオンの、すなわち、デプレションモードのトランジスタとなる傾向にある。
【発明の概要】
【発明が解決しようとする課題】
【0003】
III 族窒化物ヘテロ接合トランジスタは、比較的降伏電圧を高くし、電流密度を高くし、オン抵抗を低くするための電力分野にとって望ましいものである。しかし、従来のIII 族窒化物ヘテロ接合トランジスタのノーマリーオン特性は、電力分野に用いた場合に問題を生じるおそれがある。例えば、電力分野では、制御回路が完全に電力供給状態及び動作状態になる前に、電流がIII 族窒化物ヘテロ接合トランジスタを流れるのを回避することが望ましい。従って、例えば、起動及びその他の回路状態中に電流が流れる問題を回避するために、ノーマリーオフの、すなわち、エンハンスメントモードのトランジスタであるIII 族窒化物ヘテロ接合トランジスタを提供することが望ましい。」

「【0014】
本例では、ゲート構造体120は、2DEG114を有する伝導チャネルの中断領域を生ぜしめるのにゲート誘電体層125を具えている。特に、ゲート誘電体層125内に閉じ込められている負電荷が伝導チャネル内の2DEG114を妨害して中断領域を生ぜしめる。例えば、ある実施例では、ゲート誘電体層125内に閉じ込められている電荷を負電荷とし、2DEG114を形成する電子が伝導チャネルから反発されて伝導チャネルの中断領域を生ぜしめるようにしうる。他の実施例では、ゲート誘電体層125内に閉じ込められている正電荷が伝導チャネル内の2DEG114を妨害して中断領域を生ぜしめるようにしうる。他の実施例では、ゲート電極123の下側に、例えば、何れかに電荷が閉じ込められている又は閉じ込められていない複数の他のゲート誘電体層を設けることができる。しかし、単一のゲート誘電体層が好ましい。
【0015】
ゲート誘電体層125内に閉じ込められている電荷は、電子を伝導チャネルから反発させるか電子を伝導チャネルに引き付けることにより、伝導チャネル内の2DEG114を妨害してトランジスタ100のしきい値電圧を設定又はプログラミングする。本例では、例えば、特定量の電荷をゲート誘電体層125内に閉じ込め、電荷が存在しないとデプレションモードのトランジスタとなるようなトランジスタ100のしきい値電圧を設定し、これによりトランジスタ100をエンハンスメントモードのトランジスタとしうるようにする。他の実施例では、特定量の電荷をゲート誘電体層125内に閉じ込めて、既にエンハンスメントモードとなっているトランジスタ100のしきい値電圧を設定するようにしうる。更に他の実施例では、特定量の電荷をゲート誘電体層125内に閉じ込めて、既にデプレションモードとなっているトランジスタ100のしきい値電圧を設定するか、又はこのようにしないとエンハンスメントモードであるトランジスタをデプレションモードのトランジスタ100とする。」

(イ) 引用文献6
原査定の拒絶の理由で引用された本願の優先権主張日前に頒布された又は電気通信回路を通じて公衆に利用可能となった引用文献である,特開2011-14789号公報(以下,「引用文献6」という。)には,図面とともに,次の記載がある。

「【0001】
本発明は、窒化物系半導体デバイスに関し、さらに詳しくは、ゲート電圧が印加されていない時にドレイン電流が流れない、いわゆるノーマリオフ型の窒化物系半導体ヘテロ接合電界効果トランジスタ(Hetero-junction Field Effect Transistor:HFET)に関する。」
【背景技術】
【0002】
GaN、AlGaN、InGaNなどのIII族窒化物半導体は、エネルギーバンドギャップが大きい等の材料の本質的特性から、従来のSi、GaAs等の半導体に比べ耐圧が高く、高電流密度が得られ、高温動作が可能であり、パワーデバイスへの適用が期待されている。
特に、GaN系半導体は、AlGaN/GaN等のヘテロ接合の形成が可能であり、窒化物系半導体ヘテロ接合電界効果トランジスタ(HFET)、別名、高電子移動度トランジスタ(High Electron Mobility Transistor:HEMT)が開発されている。
【0003】
AlGaN/GaNヘテロ接合FETは、窒化物半導体の結晶構造による自発分極と、界面の歪によるピエゾ分極によりAlGaN中で分極が起こり、その結果、AlGaN/GaN界面のGaN側にマイナスの電荷(電子)が蓄積し、高濃度の二次元電子ガスを形成する。この二次元電子ガスの形成により、AlGaN/GaNヘテロ接合FETは、AlGaNにドーピングを行わなくてもチャネル抵抗(HFETのオン抵抗)を低く抑えることが可能で、高出力動作を達成できるという利点がある。
【0004】
しかしながら、AlGaN/GaN系HFETは、ゲート電圧がゼロの場合でも二次元電子ガスを無くすことは難しいため、ゲート信号が入っていない時にもFETに電流が流れるノーマリオンのデバイスであり、ゲート信号が入っていない時にFETに電流が流れない、いわゆるノーマリオフ状態(エンハンスメント・モード)を達成しにくい。
電源回路、モータ制御等のパワーデバイスに適用する場合には、ノーマリオフ動作が必須であり、AlGaN/GaN系HFETのノーマリオフ動作を達成するための方法が提案されている(例えば、非特許文献1、非特許文献2、特許文献1)。」

「【0022】
図1に示すように、第1の実施形態に係る窒化物系半導体電界効果トランジスタ1A(以下AlGaN/GaN系HFETと呼ぶ)は、サファイア基板9と、サファイア基板9上に形成されたGaN層10と、GaN層10上に形成されたAlGaN層11と、ソース電極(S)21と、ドレイン電極(D)22と、ソース電極21およびドレイン電極22との間の動作領域上に化学気相堆積法(Chemical Vapor Deposition:CVD)により堆積された酸化Si(SiO2)からなるゲート酸化膜31と、ゲート電極(G)34で構成される。
【0023】
このAlGaN/GaN系HFET(1A)では、バンドギャップの広いAlGaN層11と、AlGaN層11よりもバンドギャップの狭いGaN層10とのヘテロ接合界面が形成される。
・・・ 中 略 ・・・
【0027】
ゲート絶縁膜31には負の電荷40が付与されており、AlGaN層11中の正の電荷52からの電気力線は全てゲート絶縁膜31中の負の電荷40に向かい、GaN層10側に負の電荷が誘起されることはない。
ゲート絶縁膜31の負の電荷40がAlGaN層11中の正の電荷52を補償して余りある十分な量ある場合には、GaN層10中にも正の電荷53が誘起される。この正の電荷53は、イオン化した残留ドナーあるいはGaN層10中に誘起される正孔によってもたらされ、AlGaN/GaN系HFET(1A)のしきい値電圧Vthを正の方向に移動させることが可能である。

「【0043】
以上のように、ゲート絶縁膜31およびAlGaN層11のゲート電極34直下に適切な量の負のイオンを注入することにより、AlGaN/GaN系HFET(1A)のしきい値電圧Vgを十分に正の値に取ることが可能になり、ノーマリオフ動作を確実に実現でき、また、十分なチャネル電流を得ることが可能になる。」

(ウ)上記(ア)及び(イ)より,下記の事項は周知技術(以下,「周知技術」という。)であると認められる。

「パワーデバイスではノーマリーオフが必要であり,III 族窒化物材料に基づく種類のトランジスタにおいて,ノーマリーオフとするために,ゲート電極とチャネル領域の間に,負電荷を蓄えたゲート誘電体を形成すること。」

(3)引用発明との対比
ア 本件補正発明と引用発明とを対比する。
(ア)本願の「【0027】 図1には、本発明の一実施例によるトランジスタ100の断面図が示されている。トランジスタ100には、半導体基板又は支持基板110が含まれており、この基板には、主構成部115(例えば111格子構造を備えたケイ素結晶)と、主構成部115上に被着されたバッファ層120とが含まれている。バッファ層120は、例えば、窒化アルミニウム層と、これに続く、Alの濃度が低くなる複数のAlGaN層の列とから構成することができ、これにより、支持基板上に堆積すべき層の格子構造に最適に適合される。バッファ層120は、バッファ層120上に配置される半導体ヘテロ構造125のための極めて良好な接着ベースとして使用される。」の記載から,本願補正発明の「支持基板(110)」は,珪素結晶からなる「主構成部115」と,「主構成部115」上に被着された窒化アルミニウム層と,これに続く,Alの濃度が低くなる複数のAlGaN層の列とから構成された「バッファ層120」とからなっているから,引用発明の「成長基板10」,「核形成層9」及び「応力管理スタック8」は,本件補正発明の「支持基板(110)」に相当する。
(イ)引用発明の「チャネル層11」と「バリア層12」は,それぞれGaN層及びAl_(x)Ga_(1-x)N層からなっており,「チャネル層11」と「バリア層12」との界面近傍の「チャネル層11」に「2次元電子ガス(2DEG)チャネル19」を誘起しているから,「チャネル層11」のバンドギャップと「バリア層12」のバンドギャップは異なるものであると認められる。
そうすると,引用発明の「チャネル層11」及び「バリア層12」は,それぞれ,本件補正発明の「第1半導体層(130)」及び「第2半導体層(135)」に相当し,引用発明も本件補正発明の「前記第1半導体層(130)に被着されかつ第2半導体材料からなる第2半導体層(135)であって、前記第1半導体材料のバンドギャップと前記第2半導体材料のバンドギャップとが異なる第2半導体層(135)」と同様の関係を有していると認められる。
(ウ)本願の「【0029】 これらの2つの半導体材料の間には境界層140が形成され、この境界層において電子は特に高い移動度を有する。境界層140は、2次元電子ガス(2DEG)として作用し、また大出力、即ち、大電流及び/又は高電圧に対し、極めて良好にスイッチングを行うことができる。」との記載から,本件補正発明の「境界層(140)」は2次元電子ガス(2DEG)として作用するから,引用発明の「2次元電子ガス(2DEG)チャネル19」は,本件補正発明の「境界層(140)」に相当する。
そして,引用発明の「ソース電極14」及び「ドレイン電極15」は,「前記チャネル層11の前記2DEGチャネル19に当接する」から,引用発明の「ソース電極14」及び「ドレイン電極15」は,本補正発明の「少なくとも前記第2半導体層(135)に埋め込まれているドレイン端子(145)及びソース端子(150)であって、前記ドレイン端子(145)及び前記ソース端子(150)を用いて、前記第1半導体層(130)と前記第2半導体層(135)との間の少なくとも1つの境界層(140)に電気的に接触接続可能である、ドレイン端子(145)及びソース端子(150)」に相当する。
加えて,引用発明の「2次元電子ガス(2DEG)チャネル19」は,「ソース電極14」及び「ドレイン電極15」との間の領域を有しており,この領域は,本件補正発明の「前記ドレイン端子(145)と前記ソース端子(150)との間のチャネル領域(155)」に相当する。
(エ)引用発明の「ゲート電極16」は,「ソース電極14」および「ドレイン電極15」の間の「2次元電子ガス(2DEG)チャネル19」上にあるから,引用発明の「ゲート電極16」は,本件補正発明の「前記チャネル領域(155)を少なくとも部分的に覆うゲート端子(170)」に相当する。
(オ)引用発明の「ソース電極14およびドレイン電極15とは反対側の,前記成長基板10の面に配置され,且つ,前記2DEGチャネル19に部分的に重なる」「凹部」は,本件補正発明の「前記ドレイン端子(145)及び/又は前記ソース端子(150)とは反対側の、前記支持基板(110)の面に配置され、且つ、前記チャネル領域(155)に少なくとも部分的に重なる凹部(180」に相当する。
そして,引用発明の「SiNからなる保護膜45」は,本件補正発明の「絶縁層(185)」に相当し,更に,引用発明の「該凹部を完全に覆うようにSiNからなる保護膜45が堆積され」ることは,本件補正発明の「当該凹部(180)の側方の縁部(182)及び/又は底部(183)が、絶縁層(185)に覆われている」ことに相当する。
(カ)引用発明の「凹部」は,「所定の深さを有しており」,また,上記「ア」で検討したように,引用発明の「成長基板10」,「核形成層9」及び「応力管理スタック8」は,本件補正発明の「支持基板(110)」に相当し,引用発明の「凹部」は,「保護層45とチャネル層11との間に,核形成層9及び応力管理スタック8を有」しているから,引用発明は,本件補正発明の「前記凹部(180)は、所定の深さを有しており、これによって前記第1半導体層(130)と前記絶縁層(185)との間に前記支持基板(110)の部分層が配置されている」と同様の構成を有していると認められる。
(キ)引用発明の「III族窒化物高電子移動度トランジスタ(HEMT)」は,本件補正発明の「トランジスタ(100)」に相当する。
(ク)上記「(ア)ないし(キ)」より,本件補正発明と引用発明とは,以下の点で一致し又相違する。

[一致点]
「 ・ 支持基板(110)と,
・ 前記支持基板(110)上に被着されかつ第1半導体材料からなる第1半導体層(130)と,
・ 前記第1半導体層(130)に被着されかつ第2半導体材料からなる第2半導体層(135)であって,前記第1半導体材料のバンドギャップと前記第2半導体材料のバンドギャップとが異なる第2半導体層(135)と,
・ 少なくとも前記第2半導体層(135)に埋め込まれているドレイン端子(145)及びソース端子(150)であって,前記ドレイン端子(145)及び前記ソース端子(150)を用いて,前記第1半導体層(130)と前記第2半導体層(135)との間の少なくとも1つの境界層(140)に電気的に接触接続可能である,ドレイン端子(145)及びソース端子(150)と,
・ 前記ドレイン端子(145)と前記ソース端子(150)との間のチャネル領域(155)と,
・ 前記チャネル領域(155)を少なくとも部分的に覆うゲート端子(170)と,
・ 前記ドレイン端子(145)及び/又は前記ソース端子(150)とは反対側の,前記支持基板(110)の面に配置され,且つ,前記チャネル領域(155)に少なくとも部分的に重なる凹部(180)であって,当該凹部(180)の側方の縁部(182)及び/又は底部(183)が,絶縁層(185)に覆われている,凹部(180)と,
を有し,
前記凹部(180)は,所定の深さを有しており,これによって前記第1半導体層(130)と前記絶縁層(185)との間に前記支持基板(110)の部分層が配置されている,
ことを特徴とするトランジスタ(100)。」

[相違点]
本件補正発明は「前記ゲート端子(170)を、前記チャネル領域(155)から電気的に絶縁して分離するゲート誘電体層(165)」を有しているのに対して,引用発明は対応する構成を有していない点。

(4)判断
ア 以下,上記[相違点]について検討する。
上記「(2)イ」で検討したように,「パワーデバイスではノーマリーオフが必要であり,III 族窒化物材料に基づく種類のトランジスタにおいて,ノーマリーオフとするために,ゲート電極とチャネル領域の間に,負電荷を蓄えたゲート誘電体を形成すること」は,周知の技術である。
そして,引用発明において,パワーデバイスにおいてノーマリーオフとすることは必要であるから,上記周知技術を適用し,「前記ゲート端子(170)を、前記チャネル領域(155)から電気的に絶縁して分離するゲート誘電体層(165)」を有するようにし,[相違点]にかかる構成を採用することは,当業者が容易に想到することである。

イ そして,本件補正発明の奏する作用効果についても,引用発明及び引用文献5及び6に記載された周知技術から,当業者が予測できる範囲のものであり,格別顕著なものとは認められない。
したがって,本件補正発明は,引用発明及び周知技術に基づいて,当業者が容易に発明をすることができたものであり,特許法第29条第2項の規定により,特許出願の際独立して特許を受けることができない。

(5)本件補正についてのまとめ
本件補正は,補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから,特許法第17条の2第6項において準用する同法第126条第7項の規定に適合しない。

3 補正却下の決定についてのむすび
以上のとおり,本件補正は,特許法第17条の2第6項で準用する同法第126条第7項の規定に適合しないものであり,同法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下されるべきものである。
よって,上記補正却下の決定の結論のとおり決定する。

第3 本願発明について
1 本願発明
平成30年3月13日にされた手続補正は,上記のとおり却下されたので,本願の請求項1ないし20に係る発明は,平成29年6月16日にされた手続補正により補正された特許請求の範囲の請求項1ないし20に記載された事項により特定されるものであるところ,その請求項1に係る発明(以下,「本願発明」という。)は,その請求項1に記載された事項により特定される,前記「第2の[理由]1(1)」に記載のとおりのものである。

2 原査定の拒絶の理由
原査定の拒絶の理由は,この出願の請求項に係る発明は,その優先権主張日前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その優先権主張日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない,というものである。

引用文献1.米国特許出願公開第2012/0193677号明細書
引用文献2.米国特許第07745848号明細書
引用文献3.特開2010-067662号公報
引用文献4.特開2010-103236号公報
引用文献5.特開2011-205071号公報(周知技術を示す文献)
引用文献6.特開2011-14789号公報(周知技術を示す文献)

3 引用文献
原査定の拒絶の理由で引用された引用文献1,5,6及びその記載事項は,前記「第2の[理由]2(2)」に記載したとおりである。

4 対比・判断
本願発明は,前記「第2の[理由]2」で検討した本件補正発明から,「前記凹部(180)は、所定の深さを有しており、これによって前記第1半導体層(130)と前記絶縁層(185)との間に前記支持基板(110)の部分層が配置されている」との限定事項を削除したものである。
そうすると,本願発明の発明特定事項を全て含み,さらに他の事項を付加したものに相当する本件補正発明が,前記「第2の[理由]2(3),(4)」に記載したとおり,引用発明及び周知技術に基づいて,当業者が容易に発明をすることができたものであるから,本願発明も,引用発明及び周知技術に基づいて,当業者が容易に発明をすることができたものである。

第4 むすび
以上のとおり,本願発明は,特許法第29条第2項の規定により特許を受けることができないから,他の請求項に係る発明について検討するまでもなく,本願は拒絶されるべきものである。

よって,結論のとおり審決する。
 
別掲
 
審理終結日 2019-02-19 
結審通知日 2019-02-25 
審決日 2019-03-08 
出願番号 特願2016-520370(P2016-520370)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 棚田 一也  
特許庁審判長 恩田 春香
特許庁審判官 小田 浩
深沢 正志
発明の名称 トランジスタ、及び、トランジスタの製造方法  
代理人 上島 類  
代理人 アインゼル・フェリックス=ラインハルト  
代理人 前川 純一  
代理人 二宮 浩康  
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