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| 審決分類 |
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L 審判 査定不服 2項進歩性 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1353742 |
| 審判番号 | 不服2018-9808 |
| 総通号数 | 237 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2019-09-27 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2018-07-18 |
| 確定日 | 2019-07-23 |
| 事件の表示 | 特願2015-543161「ミドルオブライン(MIDDLEOFLINE)(MOL)導電層を使用したキャパシタ」拒絶査定不服審判事件〔平成26年 5月30日国際公開、WO2014/081982、平成27年12月 7日国内公表、特表2015-535147〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1 手続の経緯 本願は,平成25年(2013年)11月21日を国際出願日(パリ条約による優先権主張 外国庁受理 2012年11月21日(以下,「本願優先日」という。)米国)とする出願であって,その手続の経緯は以下のとおりである。 平成29年 6月28日付け 拒絶理由通知 平成29年10月 3日 意見書・手続補正 平成30年 3月 9日付け 拒絶査定(以下,「原査定」という。) 平成30年 7月18日 審判請求・手続補正(以下,「本件補正」という。) 第2 補正の却下の決定 [補正却下の決定の結論] 本件補正を却下する。 [理由] 1 補正の内容 本件補正により,本件補正前の特許請求の範囲の請求項7は,本件補正後の請求項7へ補正された。 (1)本件補正前 「【請求項7】 半導体基板(102)と, 前記半導体基板におけるシャロートレンチアイソレーション(STI)領域(103)上の第1のキャパシタプレート(130),ならびにデバイスのソース(104)およびドレイン領域(106)への第1の組のローカル導電相互接続(120)を備える,第1のミドルオブライン(MOL)導電層と, 前記STI領域(103)から離れた方を向いている前記第1のキャパシタプレートの表面上の絶縁体層(440)であって,前記絶縁体層の下面が,前記第1の組のローカル導電相互接続の各々の上面と同一平面である,絶縁体層と, 前記絶縁体層上の第2のキャパシタプレート(250)を備え,前記キャパシタの前記第1のプレート(130)によって支えられる,第2のMOL導電層と, 前記第1のキャパシタプレートに結合された第1の相互接続(490-1)と, 前記第2のキャパシタプレートに結合された第2の相互接続(490-2)と を備える金属絶縁体金属(MIM)キャパシタデバイス。」 (2)本件補正後(当審で補正個所に下線を付した。下記(3)において同じ。) 「【請求項7】 半導体基板(102)と, 前記半導体基板におけるシャロートレンチアイソレーション(STI)領域(103)上の第1のキャパシタプレート(130),ならびにデバイスのソース(104)およびドレイン領域(106)への第1の組のローカル導電相互接続(120)を備える,第1のミドルオブライン(MOL)導電層と, 前記STI領域(103)から離れた方を向いている前記第1のキャパシタプレートの表面上の絶縁体層(440)であって,前記絶縁体層の下面が,前記第1の組のローカル導電相互接続の各々の上面と同一平面である,絶縁体層と, 前記絶縁体層上の第2のキャパシタプレート(250)を備え,前記キャパシタの前記第1のプレート(130)によって支えられる,第2のMOL導電層と, 前記第1のキャパシタプレートに結合された第1の相互接続(490-1)と, 前記第2のキャパシタプレートに結合された第2の相互接続(490-2)と を備える金属絶縁体金属(MIM)キャパシタデバイスであって, 前記金属絶縁体金属(MIM)キャパシタが,前記第1のキャパシタプレートと,前記絶縁体層と,前記第2のキャパシタプレートとによって構成される,金属絶縁体金属(MIM)キャパシタデバイス。」 (3)補正事項 本件補正は,本件補正前の請求項7に記載されていた「金属絶縁体金属(MIM)キャパシタデバイス」について「前記金属絶縁体金属(MIM)キャパシタが,前記第1のキャパシタプレートと,前記絶縁体層と,前記第2のキャパシタプレートとによって構成される,金属絶縁体金属(MIM)キャパシタデバイス」との限定を付加する補正(以下,「本件補正事項」という。)を含むものである。 2 補正の適否 特許法184条の12第2項に規定された翻訳文等(以下,「翻訳文等」という。)の図4の記載からみて,本件補正事項は,翻訳文等に記載した事項の範囲内においてされたものであるから,同項の規定により読み替えて適用する特許法17条の2第3項の規定に適合する。 また,本件補正事項は,特許請求の範囲の減縮を目的とするから,特許法17条の2第4項の規定に適合し,同条5項2号に掲げるものに該当する。 そこで,本件補正後の請求項7に記載された発明(以下,「本願補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか否か(特許法17条の2第6項で準用する同法126条第7項)につき,更に検討する。 (1)本願補正発明 本願補正発明は,本件補正後の請求項7に記載された,次のとおりのものと認める。(再掲) 「半導体基板(102)と, 前記半導体基板におけるシャロートレンチアイソレーション(STI)領域(103)上の第1のキャパシタプレート(130),ならびにデバイスのソース(104)およびドレイン領域(106)への第1の組のローカル導電相互接続(120)を備える,第1のミドルオブライン(MOL)導電層と, 前記STI領域(103)から離れた方を向いている前記第1のキャパシタプレートの表面上の絶縁体層(440)であって,前記絶縁体層の下面が,前記第1の組のローカル導電相互接続の各々の上面と同一平面である,絶縁体層と, 前記絶縁体層上の第2のキャパシタプレート(250)を備え,前記キャパシタの前記第1のプレート(130)によって支えられる,第2のMOL導電層と, 前記第1のキャパシタプレートに結合された第1の相互接続(490-1)と, 前記第2のキャパシタプレートに結合された第2の相互接続(490-2)と を備える金属絶縁体金属(MIM)キャパシタデバイスであって, 前記金属絶縁体金属(MIM)キャパシタが,前記第1のキャパシタプレートと,前記絶縁体層と,前記第2のキャパシタプレートとによって構成される,金属絶縁体金属(MIM)キャパシタデバイス。」 (2)引用文献及び引用発明 ア 引用文献1について (ア)引用文献1 原査定の拒絶の理由に引用された,米国特許第5559349号明細書(以下,「引用文献1」という。)には,図面とともに,次の記載がある。(訳は当審で作成した。下線は当審で付加した。以下同じ。) a「1. Field of the Invention The present invention relates to semiconductor integrated circuit devices, and more particularly to silicon microwave monolithic integrated circuit devices and fabrication process.」(1欄10-14行) (訳:発明の分野 本発明は半導体集積回路デバイス,及びより特定してシリコンマイクロ波モノリシック集積回路デバイス及び製造方法に関する。) b「An exemplary embodiment of the silicon microwave monolithic integrated circuit device of the present invention is shown in FIG. 1, and designated generally by reference numeral 10. The following is an overview of the structure of device 10, with the structure being more fully understood by reference to the process for fabricating the device, to be described. As herein embodied and shown in FIG. 1, SiMMIC device 10 includes a high-resistivity silicon substrate 12 and a backside ground plane 13. A first area of the high-resistivity substrate 12, defined by a masking layer 22, layer 26, and layer 50 which serve as a passive element forming region over which a resistor 90, a capacitor 100, and an inductor element 110 are formed.(中略)The transistors 60, 70, 80 are fabricated using a moderately doped, low-resistivity silicon epitaxial layer 24 formed over the second area of substrate 12. 」(2欄55行-3欄16行) (訳:本発明のシリコンマイクロ波モノリシック集積回路デバイスの典型的な実施例が図1に示され,参照番号10によって包括的に指定される。以下はデバイス10の構成の概要であり,その構成は後述される前記デバイスの製造方法を参照することによってより完全に理解される。ここに実施例が示され図1に示されるように,SiMMICデバイス10は高抵抗シリコン基板12及び裏面研磨面13を含む。前記高抵抗基板12の第1領域は,マスキング層22,層26及び層50で画定され,抵抗90,キャパシタ100及びインダクタ素子110が形成される受動素子形成領域としての役目をする。(中略)トランジスタ60,70,80が基板12の第2領域上に形成される緩やかにドープされた低抵抗シリコンエピタキシャル層24を用いて作製される。) c「Once the recessed field oxide (FOX) areas 40, 42, 44, 46, 48, polysilicon 26, and 124 are oxidized, the remainder of the nitride/oxide layer 130 can be stripped.」(4欄51-53行) (訳:リセスされたフィールド酸化膜(FOX)領域40,42,44,46,48,ポリシリコン26及び124が酸化されると,窒化物/酸化物層130の残部が剥がされる。) d「The drain extension of the NMOS field-effect transistor is formed by ion-implantation of an N- LDD (lightly doped drain) region 71 in the P+ region 32.」(4欄64-66行) (訳:NMOS電界効果トランジスタのドレイン延長部がP+領域32のN-LDD領域71のイオン注入によって形成される。) e 「As shown in FIG. 7, implantation of the base region 142 is followed by the formation of a low temperature silicon dioxide (LTO) layer 50 over the surface of silicon substrate 12. The LTO layer 50 is etched to the surface of the epitaxial layer 24 to define contact windows 162, 164, 166, 168 for the NPN BJT 60, contact windows 172 and 176 for NMOS field-effect transistor 70, and contact windows 182 and 186 for PMOS field-effect transistor 80.」(5欄16行-25行) (訳:図7に示されるように,ベース領域142のイオン注入の後シリコン基板12の表面上に低温酸化シリコン(LTO)層50が形成される。このLTO層50はエピタキシャル層24の表面までエッチングされ,NPNBJT60のためのコンタクト窓162,164,166,168を画定し,NMOS電界効果トランジスタ70のためのコンタクト窓172及び176を画定し,PMOS電界効果トランジスタ80のためのコンタクト窓182及び186を画定する。) f「As shown in FIG. 1, the first metal layer is etched to define metal contacts 62, 64, 66, and 68, coupled to base contact 162, emitter contact 164, base contact 166, and collector contact 168, respectively, of BJT 60, metal contacts 72 and 76, coupled to source contact 172 and drain contact 176, respectively, of NMOS field-effect transistor 70, and metal contacts 82 and 86, coupled to source contact 182, drain contact 186, and etched gate contacts (not shown) respectively, of PMOS field-effect transistor 80. Over the first area of the silicon substrate 12, corresponding to the area over which the passive elements are formed, the first metal layer is etched to the bottom TiW layer to form a resistor 90, between drain contact 86 and a bottom plate 94 of a capacitor 100.」(5欄48行-62行) (訳:図1に示されるように,第1金属層がエッチングされて,それぞれBJT60の,ベースコンタクト162,エミッタコンタクト164,ベースコンタクト166及びコレクタコンタクト168に接続される,メタルコンタクト62,64,66及び68を画定し,それぞれNMOS電界効果トランジスタ70の,ソースコンタクト172及びドレインコンタクト176に接続されるメタルコンタクト72及び76を画定し,それぞれPMOS電界効果トランジスタ80のソースコンタクト182,ドレインコンタクト186及びエッチングされたゲートコンタクト(図示しない)に接続されるメタルコンタクト82及び86を画定する。受動素子が形成される領域に相当する,シリコン基板12の第1領域上で,第1金属層がTiW底層までエッチングされて,抵抗90,中間ドレインコンタクト86及びキャパシタ100の底部プレート94を形成する。) g 「Capacitor 100 is formed by depositing a dielectric layer 98 of bias sputtered quartz (BSQ) silicon dioxide, for example, over the substrate 12 and etching layer 98 back to the bottom plate 94 of the capacitor. After the dielectric layer 98 is etched, the entire resultant surface of substrate 12 is covered by a layer 92 of silicon dioxide or silicon nitride for example. A second metal layer is then formed using a liftoff mask technique to form a top plate 95 of capacitor 100. Thus, the capacitor 100 constitutes a Metal-Insulator-Metal (MIM) capacitor provided by bottom plate 94, dielectric layer 92, and top plate 95. At the same time, the liftoff mask is also used to form microstrip inductor element 110 over the first area of the silicon substrate 12.」(5欄63行-6欄8行) (訳:キャパシタ100は,基板12上に,例えば石英バイアススパッタリング(BSQ)の酸化シリコンの誘電体層98を堆積し,キャパシタの底部プレート94まで層98をエッチバックすることで,形成される。誘電体層98がエッチングされた後,その結果の基板12の表面全部が,例えば酸化シリコン又は窒化シリコンの層92で覆われる。それから第2の金属層がリフトオフマスク技術を用いて形成され,キャパシタ100の上部プレート95を形成する。このようにキャパシタ100は底部プレート94,誘電体層92及び上部プレート95により提供される金属絶縁体金属(MIM)キャパシタに相当する。同時に,リフトオフマスクは,シリコン基板12の第1領域上にマイクロストリップインダクタ素子110を形成するためにも用いられる。) h 図1は次のとおりである。(90度右回転して記載した。下記iも同じ。)  i 図7は次のとおりである。  (イ)引用発明 図1中の層26は,「FOX」と記載され,ポリシリコン26は「フィールド酸化膜(FOX)領域」とともに酸化される(前記(ア)c)から,フィールド酸化膜26であると認められる。 図1より,誘電体層98(「BSQ」,前記(ア)g)の下面は,LTO層50の上面に接していると認められ,ソースコンタクト172及びドレインコンタクト176(前記(ア)f)はそのコンタクト窓がLTO層により画定される(前記(ア)e)からソースコンタクト172及びドレインコンタクト176の上面はLTO層の上面と同一平面である(前記(ア)i)と認められ,すると,誘電体層98の下面が,ソースコンタクト172及びドレインコンタクト176の上面と同一平面であると認められる。 図1より,メタルコンタクト72及び76に接続されその下部に記載されたソースコンタクト172及びドレインコンタクト176(前記(ア)f)はメタルコンタクト72及び76を構成する第1金属層(前記(ア)f)の一部と認められる。そして,ソースコンタクト172は領域71に接続され,ドレインコンタクト176は領域73に接続されていると認められる。 すると,前記(ア)より,引用文献1には,次の発明(以下,「引用発明」という。)が記載されていると認められる。 「デバイス10は, シリコン基板12を含み, シリコン基板12の第1領域は,フィールド酸化膜26で画定され,キャパシタ100が形成され, 第1金属層がエッチングされてキャパシタ100の底部プレート94を形成し,ソースコンタクト172及びドレインコンタクト176は第1金属層の一部であり,ソースコンタクト172は領域71に接続され,ドレインコンタクト176は領域73に接続され, 誘電体層98の下面が,ソースコンタクト172及びドレインコンタクト176の上面と同一平面であり,誘電体層98は堆積後キャパシタの底部プレート94までエッチバックされ, 第2の金属層がキャパシタ100の上部プレート95を形成し, キャパシタ100は底部プレート94,誘電体層92及び上部プレート95により提供される金属絶縁体金属(MIM)キャパシタに相当するもの。」 イ 引用文献2について 原査定の拒絶の理由に引用された,特開平11-017124号公報(以下,「引用文献2」という。)には,図面とともに,次の記載がある。 「【0049】まず,図1(a)に示すように,[001] の方位を持つP型シリコン基板上101に素子分離領域102 を形成する。図1(a)では,素子分離領域102 として,シリコン基板に溝を形成した後にその溝を絶縁物で埋め戻すSTI(Shallow Trench Isolation)構造を示したが,LOCOS法による酸化膜構造も可能である。なお,素子の特性の要求よりシリコン基板にN型を用いることも可能である。」 ウ 引用文献3について (ア)引用文献3 原査定の拒絶の理由に引用された,特開2008-010467号公報(以下,「引用文献3」という。)には,図面とともに,次の記載がある。 「【発明が解決しようとする課題】 【0022】 しかしながら,特許文献1に記載の半導体装置は,薄膜抵抗層907上にコンタクトホールを形成するドライエッチングの際に,オーバーエッチにより素子にダメージを与えてしまう。そのため,絶縁膜をエッチングする他の工程と,薄膜抵抗層907上にコンタクトホールを形成するプロセスとを共有化できずプロセス工数を抑制させることができないという課題がある。 【0023】 そこで,本発明は,上記課題を解決するためになされたもので,素子の特性を損ねることなく,プロセスコストの低減を可能とする半導体装置およびその製造方法を提供することを目的とする。」 「【0097】 (第2の実施の形態) 第1の実施の形態では,GaAｓFETと,抵抗素子とを集積化した半導体装置100について説明した。第2の実施の形態では,半導体装置100の構成に加え,容量素子を集積化した半導体装置について説明する。また,第2の実施の形態に係る半導体装置は,ソース・ドレイン電極およびコンタクト保護メタル作成と同時に容量素子の下部電極を形成する。これにより,プロセス工数を増加させることなく,GaAｓFETと,抵抗素子と,容量素子とを集積化することができる。 【0098】 まず,本発明の第2の実施の形態に係る半導体装置の構成を説明する。 【0099】 図12は,本発明の第2の実施の形態に係る半導体装置の構成を示す断面図である。なお,図1に示す第1の実施の形態に係る半導体装置100と同様の要素には同一の符号を付しており,詳細な説明は省略する。 【0100】 図12に示す半導体装置200は,抵抗素子と,容量素子と,トランジスタ領域11に形成される電界効果トランジスタとを備える。半導体装置200は,第1の実施の形態に係る半導体装置100の構成に加え,容量電極114dと,配線116cおよび116dとを備える。 【0101】 容量電極114dは,容量素子の下部電極であり,絶縁膜112上に形成される。また,容量電極114dは,オーミック電極114a,コンタクト保護メタル114bおよびゲート電極114cと同時かつ同じ材料で形成される。例えば,容量電極114dは,Ti/Al/Tiで構成される。 【0102】 絶縁膜115は,絶縁膜112,薄膜抵抗層113b,オーミック電極114a,コンタクト保護メタル114bおよびゲート電極114c上に層間絶縁膜として形成される。また,絶縁膜115は,容量電極114d上に,容量素子の容量膜として形成される。例えば,絶縁膜115は,SiNで構成される。 (中略) 【0110】 以上より,本発明の第2の実施の形態に係る半導体装置200は,オーミック電極114a,コンタクト保護メタル114bおよびゲート電極114cの作成と同時に容量素子の容量電極114dを形成する。これにより,プロセス工数を増加させることなく,GaAｓFETと,抵抗素子と,容量素子とを集積化することができる。」 (イ)公知技術3 図12には,絶縁膜115がトランジスタ領域11に形成されることが記載されていると認められ,前記(ア)より,引用文献3には,次の発明(以下,「公知技術3」という。)が記載されていると認められる。 「容量素子と電界効果トランジスタとを備える半導体装置において,絶縁膜はトランジスタ領域に層間絶縁膜として形成され,また,絶縁膜は容量素子の容量膜として形成され,プロセス工数を増加させることなく,FETと容量素子とを集積化することができること。」 エ 引用文献5について (ア)引用文献5 原査定の拒絶の理由に引用された,特開2005-268551号公報(以下,「引用文献5」という。)には,図面とともに,次の記載がある。 「【0026】 (第一の実施形態) 図1は,本実施形態に係る半導体装置の構成を模式的に示す断面図である。図1に示した半導体装置100において,シリコン基板101上に,ゲート電極103,拡散層102等からなるMOSトランジスタおよび下部電極105が形成されている。 【0027】 MOSトランジスタおよび下部電極105を埋め込むように第一の絶縁膜109が形成されている。第一の絶縁膜109中には,下部電極105の上面に接してエッチングストッパ膜107および円柱状の接続プラグ111がそれぞれ設けられている。エッチングストッパ膜107は,エッチングストッパ膜107の底部近傍の側壁を覆うように形成されている。また,図1には示していないが,第一の絶縁膜109には,拡散層102に接続する接続プラグ111も設けられている。 【0028】 エッチングストッパ膜107の上部には,平坦な底面を有し上断面が円環状の容量膜112と,金属膜113とが下からこの順に第一の絶縁膜109中に埋設されている。容量膜112は,厚みが略均一である。また,接続プラグ111の上面と金属膜113の上面とは同一平面をなし,第一の絶縁膜109の上面とも一致している。 【0029】 接続プラグ111と,接続プラグ111の側面から離間して設けられた金属膜113と,これらの間に設けられた容量膜112とで容量素子114を構成している。接続プラグ111と金属膜113とは容量膜112により絶縁されている。接続プラグ111と金属膜113とは同一材料で構成されていてもよいし,異なる材料で構成されていてもよい。ここでは,以下,接続プラグ111と金属膜113とがともにCｕ膜である場合を例に説明する。 【0030】 これらの金属膜を含む層の上部には,第二の絶縁膜115中に配線117が設けられた第一配線層119が積層されている。図1では,第一配線層119までの層を示したが,第一配線層119の上部には,金属膜の設けられた層が積層されており,多層の半導体装置をなしている。 【0031】 なお,以下に説明する容量素子114は,半導体装置100のどの層に設けられたものであってもよい。また,図1には示していないが,金属膜113は,その上面の所定の位置で配線117またはその他の導電体に接しており,上層との電気的接続が確保されている。」 「【0044】 なお,本実施形態において,接続プラグ111または金属膜113を外部と電気的に接続する方法に特に制限はないが,たとえば,下部電極105を半導体装置100の上部に引き出す引き出し配線を各層に設けることにより,接続プラグ111側との電気的接続が可能となる。また,金属膜113側との電気的接続は,金属膜113の上面の任意の位置に接触する接続用金属プラグを設けることにより行うことができる。このとき,図4(g)に示したように,金属膜113は複数の容量素子114の導電体として連続一体に形成されているため,金属膜113の上面の任意の一箇所と接続することにより,複数の容量素子114を並列に接続し,これらを同電位に制御することが可能である。また,複数の容量素子114に同時に等しい電圧を印加することができる。このため,複数の容量素子114間の容量のばらつきを抑制することができる。」 (イ)公知技術5 前記(ア)より,引用文献5には,次の発明(以下,「公知技術5」という。)が記載されていると認められる。 「MOSトランジスタ及び容量素子が形成されている半導体装置において,第一配線層の上部には,金属膜の設けられた層が積層されており,多層の半導体装置をなし,容量素子は,半導体装置のどの層に設けられたものでもよく,外部と電気的に接続するには,下部電極を半導体装置の上部に引き出す引き出し配線を各層に設け,また,金属膜の上面の任意の位置に接触する接続用金属プラグを設けることにより行うこと。」 (3)本願補正発明と引用発明との対比 ア 引用発明の「シリコン基板12」は本願補正発明の「半導体基板」に相当する。 イ 引用発明の「フィールド酸化膜26」と本願補正発明の「シャロートレンチアイソレーション(STI)領域」とは「素子分離領域」という点で共通し,引用発明の「キャパシタ100の底部プレート94」は本願補正発明の「第1のキャパシタプレート」に相当する。すると,引用発明において「シリコン基板12の第1領域は,フィールド酸化膜26で画定され,キャパシタ100が形成され」ることを前提とした「キャパシタ100の底部プレート94」は,本願補正発明の「前記半導体基板における」素子分離領域上の「第1のキャパシタプレート」に相当する。 ウ 引用発明において「ソースコンタクト172は領域71に接続され,ドレインコンタクト176は領域73に接続され」るから,この「ソースコンタクト172」及び「ドレインコンタクト176」は,本願補正発明の「デバイスのソースおよびドレイン領域への第1の組のローカル導電相互接続」に相当する。 エ 前記イ及びウを考慮して,引用発明において「第1金属層がエッチングされてキャパシタ100の底部プレート94を形成し,ソースコンタクト172及びドレインコンタクト176は第1金属層の一部であ」るから,この「第1金属層」は,「前記半導体基板における素子分離領域上の第1のキャパシタプレート,ならびにデバイスのソースおよびドレイン領域への第1の組のローカル導電相互接続を備える,第1の導電層」といえる。 オ 引用発明の「誘電体層98は堆積後キャパシタの底部プレート94までエッチバックされ」るから,誘電体層98の一部はキャパシタの底部プレート94の表面上にかかっており(前記(2)ア(ア)h参照。),前記イを考慮すると,引用発明の「誘電体層98」は「前記素子分離領域から離れた方を向いている前記第1のキャパシタプレートの表面上の絶縁体層」であるといえる。また,引用発明において「誘電体層98の下面が,ソースコンタクト172及びドレインコンタクト176の上面と同一平面であ」るから,「前記絶縁体層の下面が,前記第1の組のローカル導電相互接続の各々の上面と同一平面である」といえる。 カ 引用発明において「第2の金属層がキャパシタ100の上部プレート95を形成」し,「キャパシタ100は底部プレート94,誘電体層92及び上部プレート95により提供される」から,この「第2の金属層」は「第2のキャパシタプレートを備え,前記キャパシタの前記第1のプレートによって支えられる,第2の導電層」といえる。 キ 引用発明において「キャパシタ100は底部プレート94,誘電体層92及び上部プレート95により提供される金属絶縁体金属(MIM)キャパシタに相当するもの」であるから,「金属絶縁体金属(MIM)キャパシタが,前記第1のキャパシタプレートと,誘電体層と,前記第2のキャパシタプレートとによって構成される」といえる。 ク 引用発明の「デバイス10」は「金属絶縁体金属(MIM)キャパシタに相当するもの」を含むから,「金属絶縁体金属(MIM)キャパシタデバイス」といえる。 ケ すると,本願補正発明と引用発明とは,下記コの点で一致し,下記サの点で相違する。 コ 一致点 「半導体基板と, 前記半導体基板における素子分離領域上の第1のキャパシタプレート,ならびにデバイスのソースおよびドレイン領域への第1の組のローカル導電相互接続を備える,第1の導電層と, 前記素子分離領域から離れた方を向いている前記第1のキャパシタプレートの表面上の絶縁体層であって,前記絶縁体層の下面が,前記第1の組のローカル導電相互接続の各々の上面と同一平面である,絶縁体層と, 第2のキャパシタプレートを備え,前記キャパシタの前記第1のプレートによって支えられる,第2の導電層と, を備える金属絶縁体金属(MIM)キャパシタデバイスであって, 前記金属絶縁体金属(MIM)キャパシタが,前記第1のキャパシタプレートと,誘電体層と,前記第2のキャパシタプレートとによって構成される,金属絶縁体金属(MIM)キャパシタデバイス。」 サ 相違点 (ア)相違点1 本願補正発明の素子分離領域は「シャロートレンチアイソレーション(STI)領域」であるのに対し,引用発明の素子分離領域は「フィールド酸化膜」である点。 (イ)相違点2 本願補正発明の「第1の導電層」は「第1のミドルオブライン(MOL)導電層」であり,本願補正発明の「第2の導電層」は「第2のMOL導電層」であり,本願補正発明は「前記第1のキャパシタプレートに結合された第1の相互接続と,前記第2のキャパシタプレートに結合された第2の相互接続」とを備えるのに対し,引用発明では「ミドルオブライン(MOL)」についての開示はなく,「前記第1のキャパシタプレートに結合された第1の相互接続と,前記第2のキャパシタプレートに結合された第2の相互接続」とを備えない点。 (ウ)相違点3 本願補正発明の「第2のキャパシタプレート」は「前記絶縁体層上」であり,本願補正発明の「誘電体層」は「前記絶縁体層」であるのに対し,引用発明の「誘電体層92」は「誘電体層98」と異なる点。 (4)判断 ア 相違点1について 引用文献2には素子分離領域としてSTI構造と酸化膜構造は置き換え可能であることが記載されている(前記(2)イ)から,引用発明の「フィールド酸化膜」を「STI構造」で置き換えることは,当業者が容易になし得ることである。 イ 相違点2について 引用発明において,集積度を上げるために,公知技術5に開示された多層の配線層を採用することは,当業者が容易に想到することであり,してみると,引用発明の「第1金属層」及び「第2の金属層」の上方にさらに配線層を設けることにより,これらを「ミドルオブライン(MOL)」とすることは当業者の設計的事項である。そして「前記第1のキャパシタプレート」及び「前記第2のキャパシタプレート」を外部と電気的に接続するために,公知技術5に開示されるように,「上部に引き出す引き出し配線を各層に設け,また,」「接続用金属プラグを設ける」ことにより,「第1の相互接続」及び「第2の相互接続」を設けることは,当業者が容易に設計できることである。 ウ 相違点3について 引用発明において「誘電体層98」は酸化シリコンであり,一方「誘電体層92」は「酸化シリコン又は窒化シリコン」である(前記(2)ア(ア)g)から,「誘電体層92」に酸化シリコンを選択すれば両者は,酸化シリコンとして同一の物となる。そして,公知技術3には,絶縁膜はトランジスタ領域に層間絶縁膜として形成され,また,絶縁膜は容量素子の容量膜として形成され,プロセス工程を増加させることなくFETと容量素子とを集積化することができると開示されているから,容量素子の容量膜である「誘電体層92」と「誘電体層98」を同一のものとして,プロセス工程を増加させることなくFETと容量素子とを集積化することは,当業者が容易になし得ることである。 エ 効果について 本願補正発明に格別の効果は認められない。本願明細書には「MIMキャパシタの容量値は,第1の誘電体層の厚さによって決定される。第1の誘電体層の厚さは,鋳物工場によって決定され得る。」(段落0025)と記載されているが,引用発明のデバイスが半導体装置工場で製造されることは当業者に自明のことであるから,引用発明において工場で決定された誘電体層の厚さによりキャパシタの容量値が決定されることは当業者が予測できる効果であり格別のものではない。 また,「追加コストなしに,現在のプロセス技術で利用可能なMOL層を作製するために現在使用されているマスクおよびプロセスを使用して実装され得る。」(同段落)という効果については,物の発明である請求項7に係る発明のものとは認められないが,これを認めたとしても,公知技術3を採用することにより,公知技術3に開示された効果が生じたにすぎず,当業者が予測できるものである。 (5)まとめ よって,本願補正発明は,引用文献1ないし3及び5に記載された発明に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許出願の際独立して特許を受けることができないものである。 3 むすび したがって,本件補正は,特許法17条の2第6項において準用する同法126条第7項の規定に違反するので,同法159条第1項の規定において読み替えて準用する同法53条第1項の規定により却下すべきものである。 第3 本願発明の特許性の有無について 1 本願発明 本件補正は前記第2のとおり却下された。 そして,本願の請求項7に係る発明(以下,「本願発明」という。)は,平成29年10月3日にされた手続補正により補正された特許請求の範囲の請求項7に記載された,次のとおりのものと認める。 「半導体基板(102)と, 前記半導体基板におけるシャロートレンチアイソレーション(STI)領域(103)上の第1のキャパシタプレート(130),ならびにデバイスのソース(104)およびドレイン領域(106)への第1の組のローカル導電相互接続(120)を備える,第1のミドルオブライン(MOL)導電層と, 前記STI領域(103)から離れた方を向いている前記第1のキャパシタプレートの表面上の絶縁体層(440)であって,前記絶縁体層の下面が,前記第1の組のローカル導電相互接続の各々の上面と同一平面である,絶縁体層と, 前記絶縁体層上の第2のキャパシタプレート(250)を備え,前記キャパシタの前記第1のプレート(130)によって支えられる,第2のMOL導電層と, 前記第1のキャパシタプレートに結合された第1の相互接続(490-1)と, 前記第2のキャパシタプレートに結合された第2の相互接続(490-2)と を備える金属絶縁体金属(MIM)キャパシタデバイス。」 2 原査定の拒絶の理由 原査定の拒絶の理由の概要は次のとおりである。 本願発明は,本願優先日前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,本願優先日前にその発明の属する技術分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許を受けることができない。 ＜引用文献等一覧＞ 1.米国特許第5559349号明細書 2.特開平11-017124号公報 3.特開2008-010467号公報 4.特開2003-282726号公報 5.特開2005-268551号公報 3 引用文献 引用文献1ないし3及び5の記載及び引用発明は,前記第2の2(2)のとおりである。 4 判断 本願発明は,本願補正発明から「前記金属絶縁体金属(MIM)キャパシタが,前記第1のキャパシタプレートと,前記絶縁体層と,前記第2のキャパシタプレートとによって構成される,金属絶縁体金属(MIM)キャパシタデバイス」という発明特定事項を取り除いたものである。(前記第2の1(3)参照。) そうすると,本願発明にさらに前記発明特定事項を付加したものに相当する本願補正発明が,前記第2の2(1)ないし(4)のとおり,引用文献1ないし3及び5に記載された発明に基づいて当業者が容易に発明をすることができたものであるから,本願発明も同様に,引用文献1ないし3及び5に記載された発明に基づいて当業者が容易に発明をすることができたものである。 5 まとめ 以上のとおり,本願発明は,特許法第29条第2項の規定により,特許を受けることができない。 第4 結言 したがって,本願の請求項7に係る発明は,特許法第29条第2項の規定により,特許を受けることができないから,その余の請求項について検討するまでもなく,本願は拒絶されるべきものである。 よって,結論のとおり審決する。 |
| 別掲 |
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| 審理終結日 | 2019-02-21 |
| 結審通知日 | 2019-02-25 |
| 審決日 | 2019-03-11 |
| 出願番号 | 特願2015-543161(P2015-543161) |
| 審決分類 |
P
1
8・
575-
Z
(H01L)
P 1 8・ 121- Z (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 綿引 隆、小堺 行彦 |
| 特許庁審判長 |
加藤 浩一 |
| 特許庁審判官 |
深沢 正志 梶尾 誠哉 |
| 発明の名称 | ミドルオブライン(MIDDLEOFLINE)(MOL)導電層を使用したキャパシタ |
| 代理人 | 村山 靖彦 |
| 代理人 | 黒田 晋平 |