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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1353923
審判番号 不服2017-10718  
総通号数 237 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-09-27 
種別 拒絶査定不服の審決 
審判請求日 2017-07-19 
確定日 2019-08-19 
事件の表示 特願2012-163237「炭化ケイ素MOSFETセルの形成方法」拒絶査定不服審判事件〔平成25年 2月 7日出願公開,特開2013- 30774,請求項の数(8)〕について,次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は,特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成24年7月24日(パリ条約による優先権主張2011年7月26日(以下「本願優先日」という),米国)の出願であって,平成28年7月8日付けで拒絶理由の通知がなされ,同年10月7日付けで意見書及び手続補正書の提出がなされ,平成29年3月15日付けで拒絶査定(以下「原査定」という。)がなされ,これに対して同年7月19日付けで拒絶査定不服審判の請求がなされると同時に手続補正書の提出がなされた。
当審において,平成30年10月15日付けで拒絶理由(以下「当審拒絶理由1」という。)が通知され,同年12月10日付けで意見書及び手続補正書の提出がなされ,平成31年1月29日付けで最後の拒絶理由(以下「当審拒絶理由2」という。)が通知され,同年3月18日付けで意見書及び手続補正書の提出がなされたものである


第2 本願発明
本願の請求項1-8に係る発明は,平成31年3月18日付け手続補正書で補正された特許請求の範囲の請求項1-8に記載された事項により特定される発明であり,請求項1-8に係る発明(以下,「本願発明1」-「本願発明8」という。)は以下のとおりの発明である。

「 【請求項1】
第1の材料層(110)の内部にウェル(114/115)を形成するステップであって,前記ウェル(114/115)がXY断面平面内で一般にU字形状を有し,前記第1の材料層(110)が第1の導電型にドープされ,前記ウェル(114/115)が第2の導電型にドープされる,ステップと,
前記ウェル(114/115)の端部領域の上に前記XY断面平面に垂直なZ方向に延びる第1および第2のスペーサ(232)を形成するステップと,
前記ウェル(114/115)を第1の導電型にドープして,前記U字形状をしたウェル(114/115)の直立した脚部間の中間領域(118/119)の内部に第1および第2のソース(122/123/124/125)とソースラング(262)とを含む第1の導電型領域を形成するステップと,
前記第1の導電型領域の上にX方向に延びるマスク(240A)を形成するステップと,
前記第1および第2のソース(122/123/124/125)と前記ソースラング(262)とを含まない前記第1の導電型領域を第2の導電型にカウンタードープして,前記中間領域(118/119)の内部にボディ領域(118/119)を形成するステップであって,前記ボディ領域(118/119)が前記第1および第2のソース(122/123/124/125)の前記Z方向に延びる部分の間にあり且つ第2の導電型にドープされる,ステップと,
を含み,
前記第1および第2のソース(122/123/124/125)がX方向に間隔を空けて設けられ且つ第1の導電型にドープされ,前記第1および第2のソース(122/123/124/125)の各々が前記Z方向に延びる部分を有し,
前記中間領域(118/119)の内部にソースラング(262)が形成され,
前記第1および第2のソース(122/123/124/125),前記ボディ領域(118/119),および前記ソースラング(262)が,マスクの形成と除去による自己整合技術を使用して形成され,
前記カウンタードープに際し,前記第1および第2のソース(122/123/124/125)がマスキングされ,前記第1および第2のソース(122/123/124/125)を接続するラング領域(262)がマスキングされ,露出した第1の導電型領域が第2の導電型にカウンタードープされ,
2つのボディ領域(252)の間に連続するソースラング(262)が配置され,各ソースラング(262)が前記X方向に延び,前記ソースラング(262)がZ方向に間隔を空けて設けられ,各ソースラング(262)が前記第1および第2のソース(122/123/124/125/260)に沿った異なる位置において前記第1および第2のソース(122/123/124/125/260)のZ方向に延びる部分に接続し,
前記ソースラング(262)と前記ボディ領域(252)との間のコンタクト抵抗を制御するために,ソースラング(262)面積とボディ領域(252)面積との比率が,前記ソースラング(262)のZ方向の幅を規定する前記X方向に延びるマスク(240A)によって決定される,
方法。
【請求項2】
基板(108)の第1の表面上にドレインコンタクト(104)を形成するステップであって,前記基板(108)が第1の導電型にドープされる,ステップと,
前記基板(108)の第2の表面上にエピタキシャル層(110)を形成するステップであって,前記第1の表面が前記第2の表面の反対側であり,前記エピタキシャル層(110)が第1の導電型にドープされ,前記エピタキシャル層(110)が前記第1の材料層(110)からなる,ステップと
を含む,請求項1記載の方法。
【請求項3】
前記エピタキシャル層(110/220)の上側表面の上方に平行に間隔を空けて設けられた第1および第2のマスク(224/225)を形成するステップであって,中心線が前記第1および第2のマスク(224/225)間でZ方向に延びる,ステップと,
前記エピタキシャル層(110/220)の前記上側表面からZ方向およびY方向に延びる前記ウェル(114/115)を形成するために,第2の導電型のドーパントを用いて前記第1および第2のマスク(224/225)間の前記エピタキシャル層(110/220)の露出した表面をカウンタードープするステップと,
前記第1および第2のマスク(224/225)を除去するステップと,
を含む,請求項2記載の方法。
【請求項4】
前記それぞれの第1および第2のマスク(224/225)に隣接して第1および第2のスペーサ(232)を形成するステップであって,前記第1および第2のスペーサ(232)が前記ウェル(114/115)のそれぞれの端部領域の上に重なり,前記中心線が前記第1および第2のスペーサ(232)間にある,ステップと,
第2の材料層を形成するために,前記第1の導電型のドーパントを用いて前記第1および第2のスペーサ(232)間の前記ウェル(114/115)の露出した領域をカウンタードープするステップと,
第3のブランケットマスクを形成するステップと,
前記第3のマスク(240)の上方に複数のレジストストライプ(244)を形成するステップであって,各レジストストライプ(244)が前記X方向に延び,前記複数のレジストストライプが前記Z方向に沿って間隔を空けて設けられる,ステップと,
前記第3のマスク(240)から第1および第2のスペーサエクステンション(250)を形成するステップであって,前記第1および第2のスペーサエクステンション(250)が前記それぞれの第1および第2のスペーサ(232)に隣接し,前記中心線が前記第1および第2のスペーサエクステンションの間にある,ステップと,
前記第1および第2のスペーサエクステンション(250)ならびに2つの連続するレジストストライプ(244)によって境界を作られるボディ領域を形成するために,前記第2の導電型のドーパントを用いて前記第1および第2のスペーサエクステンション(250)間の前記第2の材料層の露出した領域をカウンタードープするステップと
前記第1および第2のスペーサ(232),前記第3のブランケットマスク,レジストストライプ(244)及び,前記第1および第2のスペーサエクステンション(250)を除去するステップと,
を含み,
前記ボディ領域(252)を形成した後で,前記第1および第2のスペーサエクステンション(250)の下の領域が前記第1の導電型の前記それぞれの第1および第2のソース(260)を含み,
前記複数のレジストストライプ(244)の下の領域が前記第1の導電型のドーパントを有するソースラング(262)を各々含み,各ソースラング(262)が前記第1および第2のソース(260)に沿った異なる位置において前記第1および第2のソース(260)を接続する,
請求項3記載の方法。
【請求項5】
前記第1および第2の導電型の前記ドーパントが,それぞれN導電型のドーパントおよびP導電型のドーパントまたはそれぞれP導電型のドーパントおよびN導電型のドーパントからなる,請求項1乃至4のいずれかに記載の方法。
【請求項6】
各ソースラング(262)の前記面積と各ボディ領域(252)の前記面積との比率が,前記ソースラング(262)のコンタクト抵抗および前記ボディ領域(252)のコンタクト抵抗に応じて決定可能である,請求項1乃至5のいずれかに記載の方法。
【請求項7】
コンタクトストライプ(290)を形成するステップを含み,
前記コンタクトストライプ(290)を形成するステップが,前記ソースラング(262)および前記ボディ領域(252)と接触するニッケル層を形成するステップと,前記ニッケル層の上方にアルミニウム層を形成するステップとを含む,請求項1乃至6のいずれかに記載の方法。
【請求項8】
請求項1乃至7のいずれかに記載の炭化ケイ素MOSFETセルの形成方法であって,
前記セルをアニールし,露出した酸化膜の残存を防ぐステップと,
前記ボディ領域(118/119)および前記ソースラング(262)の両方と接触し,前記第1および第2のソース(122/123/124/125/260)と導電してつながるコンタクトストライプ(290)を形成するステップと,
前記セルの上側表面にゲート酸化膜(134)を形成するステップと,
前記ゲート酸化膜(134)の上にゲートコンタクト(130)を形成するステップと,
前記ゲートコンタクト(130)の上に層間絶縁膜(139)を堆積するステップと,
前記層間絶縁膜(139)およびコンタクトストライプ(290)の上方にソースコンタクト金属層(140)を形成するステップと,
を含む方法。」


第3 原査定の概要
1(進歩性)本願の請求項1-3,5-7に係る発明は,本願優先日前に日本国内又は外国において,頒布された下記の引用文献1,2及び4に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,本願優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

<引用文献等一覧>
1.米国特許第5171705号明細書
2.特開2000-294783号公報
4.米国特許出願公開第2009/0321746号明細書

2(明確性)本願は,特許請求の範囲の請求項1の記載が導電型の点で構成が不明であるから,特許法第36条第6項第2号に規定する要件を満たしていない。


第4 当審の拒絶理由の概要
1 当審拒絶理由1
(1)本願は,特許請求の範囲の請求項1の記載が不備のため,請求項1に従属する請求項2-8の記載も不備であり,特許法第36条第6項第1号に規定する要件を満たしていない。
(2)本願は,特許請求の範囲の請求項1の記載が不備のため,請求項1に従属する請求項2-8の記載も不備であり,特許法第36条第6項第2号に規定する要件を満たしていない。

2 当審拒絶理由2
本願は,特許請求の範囲の請求項7及び8の記載が不備のため,特許法第36条第6項第1号に規定する要件を満たしていない。


第5 引用文献,引用発明等
1 引用文献1について
(1)引用文献1の記載事項
原査定の拒絶の理由に引用された引用文献1(米国特許第5171705号明細書)には,図面とともに次の事項が記載されている。

ア 「Referring now to FIG. 1, the starting point of the invention is a semiconductor wafer comprising a relatively lightly doped drain region 5 of a first conductivity type over a heavily doped substrate 3 also of first conductivity type used as a contact to the lightly doped region 5. A gate insulation 11 is formed and overlaid by a gate conductor 13; such as doped polysilicon. An oxide layer 15 is formed over the gate polysilicon and all three layers 11, 13 and 15 are patterned to form spaced-apart gate regions 13. Using said gate regions as a mask, body regions 7 of a second conductivity type are formed by implanting a species of the second conductivity type at preferably a dose of from about 2×10^(13) to about 3×10^(14) atoms per square centimeter, with a drive-in to ensure that the body regions 7 are beneath the overlying gate regions 13. The source regions 9 are preferably implanted or formed by introducing a heavy concentration of a species of first conductivity type with a dose of preferably from about 6×10^(14) to about 6×10^(15) atoms per square centimeter. This implant is then driven in to achieve the proper threshold for the DMOS device. FIG. 1 shows the cross-section of the device after this step.」(第2欄第31行?第53行)
(当審訳:ここで図1を参照すると,本発明の出発点は,軽くドープされた領域5へのコンタクトとして使用される第1導電型の高濃度にドープされた基板3上に第1の導電型の比較的低濃度にドープされたドレイン領域5を含む半導体ウェハである。ゲート絶縁膜11が形成され,ドープされたポリシリコンなどからなるゲート導体13に積層される。酸化物層15は,ゲートのポリシリコン上に形成され,3つの層11,13および15の全てが,パターニングされて離間したゲート領域13を形成する。前記ゲート領域をマスクとして用い,第2導電型のボディ領域7は,ボディ領域7がゲート領域13の下に存在することを確実にするドライブインで,好ましくは,約2×10^(13)から約3×10^(14)atoms/cm^(2)のドーズ量で第2導電型の種を注入することによって形成される。ソース領域9は,好ましくは約6×10^(14)から約6×10^(15)atoms/cm^(2)のドーズ量で高濃度の第1導電型の種を導入して注入または形成される。この注入は,それからDMOSデバイス対する適切なしきい値を達成するために打ち込まれる。図1はこの工程が終わった後のデバイスの断面を示している。)

イ 「Referring now to FIG. 2, sidewall dielectric spacers 17 are formed at the edges of the doped polysilicon gates 13. These spacers can be formed by depositing a dielectric layer, such as an oxide, over the processed semiconductor wafer of FIG. 1 and using reactive ion etching to remove the horizontal portions of that dielectric layer, leaving behind only the vertical sidewall spacers 17, which desirably have a thickness of about 0.5 microns. Techniques for sidewall spacer formation are well known in the art.
Following the dielectric sidewall spacer formation, a species 10 of second conductivity (P) type with a dosage substantially higher than that used to form (N) source regions 9 is implanted through the openings between the spacers 17. Because of the higher implant dosage, this step converts the portions of the (N type) source region 9 not protected by the sidewall spacers 17 into regions 10 of second conductivity (P) type. Since the body regions 7 are of this same second conductivity (P) type, they are ohmically contacted by the (P type) regions 10. Since the sidewall spacers 17 are typically about 0.5 microns wide, the (P++) heavily-doped regions 10 of second conductivity type are only about 0.5 per away from the gate polysilicon 13 and only slightly farther away from the ends of the (N+) source regions 9. Lateral current flow can thus set up only very small potential drops, and the parasitic bipolar effect is minimized. Since the (P++) implanted regions 10 are self-aligned, the gate-to-gate polysilicon spacing can be made quite small without the need for high-accuracy alignment apparatus. Depending on the photo-resist resolution of the gate polysilicon task, gate-to-gate spacings of as little as 3 or 4 microns can be attained without the need for photoresist stepping equipment. Also, with reference to FIG. 2, the high-dosage contact implanted (P++) regions 10 do not interfere with the channel doping of the (P-) body regions 7 underneath the polysilicon gates 13.」(第2欄第54行?第3欄第23行)
(当審訳:図2を参照すると,ドープされたポリシリコンゲート13の端部に側壁誘電体スペーサ17が形成されている。これらのスペーサは,図1の処理された半導体ウエハ上に,酸化物のような誘電体層を堆積し,反応性イオンエッチングを用いて誘電体層の水平部分を除去し,望ましくは約0.5ミクロンの厚さを有する垂直側壁スペーサ17のみを残すことで形成することができる。側壁スペーサを形成するための技術は,当技術分野において周知である。
側壁誘電体スペーサを形成した後,(N)ソース領域9を形成するために使用されるものよりも実質的に高いドーズ量を有する第2導電型(P)の種10は,スペーサ17の間の開口部を通して注入される。より高い注入量のために,このステップは,側壁スペーサ17によって保護されていない(N型)ソース領域9の部分を第2導電型(P)の領域10に変換する。ボディ領域7は,この同じ第2の導電型(P)であり,これらは(P型)領域10にオーミック接触している。側壁スペーサ17の幅は典型的には約0.5ミクロンであるので,第2導電型の(P++)高濃度ドープ領域10は,ゲートポリシリコン13からわずか約0.5,(N+)ソース領域9の端部からほんの少し離れている。横方向の電流の流れは,したがって非常に小さな電圧降下しか生じず,寄生バイポーラ効果は最小限に抑えられる。(P++)注入領域10は自己整合されているので,ゲート間ポリシリコンの間隔は,高精度の位置合わせ装置を必要とせずに極めて小さくすることができる。ゲートポリシリコンのフォトレジストの解像度に依存して,わずか3または4ミクロンのゲート-ゲート間隔は,フォトレジストステッピング装置を必要とすることなく達成することができる。また,図2に示すように,高ドーズ量注入することによってコンタクト注入(P++)領域10はポリシリコンゲート13の下の(P-)ボディ領域7のチャネルドープとは干渉しない。)

ウ 「In order to minimize the voltage drop between the (P-) body regions 7 and the (N+) source regions 9, it is desirable to short the (N+) source regions 9 to the body contact (P++) regions 10 with a metalization layer. One way to accomplish this is shown in FIG. 3, which is a top view of the structure of FIG. 2. Here the gate regions comprising overlapping layers 11, 13 and 15 are separated by the (N+) doped source regions 9 which lie under the vertical sidewall spacers 17. The (P++) body contact regions 10 are partly blocked by an additional mask which leaves alternating (N+) source regions 9 and (P++) body contact regions 10 along the peripheries of the overlapping gate structures 11, 13 and 15. Following conventional metal deposition and definition, these regions will be electrically shorted to each other in each stripe. The blocking mask step does not require critical alignment.」(第3欄第24行?第40行)
(当審訳:(P-)ボディ領域7および(N+)ソース領域9間の電圧降下を最小にするために,金属化層を用いて(N+)ソース領域9と(P++)ボディコンタクト領域10とを短絡させることが望ましい。これを達成する1つの方法は,図2の構造の上面図である図3に示されている。ここで,重なり合う層11,13,15を含むゲート領域は,垂直側壁スペーサ17の下に位置する(N+)にドープされたソース領域9によって分離されている。(P++)ボディコンタクト領域10は,重なり合うゲート構造11,13,15の周囲に沿って,交互に(N+)ソース領域9および(P++)ボディコンタクト領域10を残す追加のマスクによって部分的にブロックされる。従来の金属堆積及び画定に続いて,これらの領域は,ストライプ状に,互いに電気的に短絡される。ブロッキングマスクは,厳密なアライメントを必要としない。)

エ 図1


オ デバイスの断面図である図1には,ゲート絶縁膜11,ゲート導体13,酸化物層15を下からこの順に積層され,第2導電型のボディ領域7の断面がU字形状であり,ソース領域9がボディ領域7の中間領域に形成された構成が記載されている。

カ 図2


キ 図2には,ゲート絶縁膜11,ゲート導体13,酸化物層15が積層されたゲート領域の端部に側壁スペーサ17が形成され,ソース領域9において,側壁スペーサ17の下にボディコンタクト領域10に変換されずに「2つの領域」が残される構成が記載されている。

ク 図3



ケ 図2の上面図である図3には,上面から見て,側壁スペーサ17は,上下方向に直線状に形成され,左右方向に間隔をあけて平行に形成され,側壁スペーサ17の間には,(N+)のソース領域9と(P++)のボディコンタクト領域10が上下方向に交互に1列に形成された構成が記載されている。

(2)引用文献1に記載された発明
上記ア?ケには,同じ構成について異なる用語で記載されている場合があるので,当審決では,「ゲート導体13」及び「ポリシリコンゲート13」については「ゲート導体13」,「側壁誘電体スペーサ17」及び「側壁スペーサ17」については「側壁スペーサ17」,「第2導電型(P)の領域10」及び「(P++)ボディコンタクト領域10」は「ボディコンタクト領域10」として,用語を統一して用いる。
そして,上記ア?ケより,引用文献1には次の発明(以下,「引用発明」という。)が記載されていると認められる。

「第1導電型の高濃度にドープされた基板3上に第1の導電型の比較的低濃度にドープされたドレイン領域5を含む半導体ウェハについて,
ゲート絶縁膜11,ゲート導体13,酸化物層15を下からこの順に積層し,
3つの層11,13および15の全てをパターニングして,離間したゲート領域を形成し,
ゲート領域をマスクとして用い,ゲート領域の下に存在することを確実にするドライブインで,第2導電型の種を注入して,デバイスの断面においてU字形状で第2導電型のボディ領域7を形成し,
高濃度の第1導電型の種を注入してボディ領域7の中間領域にソース領域9を形成し,
ゲート領域の端部に,上面から見て,上下方向に直線状であり,左右方向に間隔をあけて平行に側壁スペーサ17を形成し,
ソース領域9を形成するために使用されるものよりも実質的に高いドーズ量を有する第2導電型の種を側壁スペーサ17の間の開口部を通して注入し,側壁スペーサ17によって保護されていないソース領域9の部分を第2導電型のボディコンタクト領域10に変換し,ソース領域9には,側壁スペーサ17の下にボディコンタクト領域10に変換されずに2つの領域が残され,
ボディコンタクト領域10は,重なり合うゲート構造11,13,15の周囲に沿って,交互にソース領域9およびボディコンタクト領域10を残す追加のマスクによって部分的にブロックされて,上面から見て,側壁スペーサ17の間にソース領域9とボディコンタクト領域10を上下方向に交互に1列に形成する
方法。」

2 引用文献2について
原査定の拒絶の理由に引用された引用文献2(特開2000-294783号公報)には,図面とともに次の事項が記載されている。

「【0027】図2乃至図4と図7乃至図15を参照して本発明に係る電力用MOSトランジスタを製造する方法を説明すれば次の通りである。先ず第1導電型,例えばn型の半導体基板を使用してドレイン領域100を形成する。次いでドレイン領域100上に同一導電型のドリフト領域110を形成する。このドリフト領域110はエピタキシャル成長法を使用して形成できるがこれに限られない。次に,ドリフト領域110の表面175上にゲート絶縁膜120を介在してゲート電極130を形成する。このためにドリフト領域110の表面上に絶縁膜及びゲート導電層を順次に形成した後パターニングを遂行する。すると,前記ゲート絶縁膜120及びゲート電極130はドリフト領域110の表面175を露出させる多角形状の開口部200を有する。」

3 引用文献4について
原査定の拒絶の理由に引用された引用文献4(米国特許出願公開第2009/0321746号明細書)には,図面とともに次の事項が記載されている。

「[0040] As shown in FIG. 1(a), a 4H-SiC n-type (000-1) substrate 1 was prepared. Then, as shown in FIG. 1(b), an upper, (000-1) surface was subjected to ion implantation through a mask, and activation annealing was performed to selectively form a high-density n-type source 2, a high-density p-type region 3, and a p well 4. Next, as shown in FIG. 1(c), a gate insulating film 5 was formed over the surface by wet thermal oxidation at 950° C., and a polysilicon gate electrode 6 was formed thereon. Then, as shown in FIG. 1(d), an interlayer insulating film 7 was deposited thereon, and a contact hole was formed in contact with both the high-density n-type source 2 and the high-density p-type region 3. Inside the contact hole, a metal layer 8 of nickel and aluminum was formed. Then, as shown in FIG. 1(e), nickel 9 and titanium 10 were vapor deposited on a lower, (0001) surface. Here, the nickel 9 was formed in a thickness of 60 nm. The thickness of the titanium 10 was varied between 2 and 20 nm for each sample. Next, as shown in FIG. 2(f), the substrate was annealed in 4% hydrogen-containing helium gas at 900° C. for 2 minutes with raising and lowering temperature for 1 minute. As a result, a source ohmic electrode 11 and a drain ohmic electrode 12 were formed, each being an alloy layer of the deposited metal and silicon carbide. As a result, hydrogen is taken into the silicon carbide. Thereafter, as shown in FIG. 2(g), a source metal 13 and a drain metal 14 were formed on the source ohmic electrode 11 and the drain ohmic electrode 12, respectively. The source metal 13 was formed from titanium (50 nm) and aluminum (2 μm). The drain metal 14 was formed by depositing titanium, nickel, silver, and gold in this order, in thicknesses of 50 nm, 100 nm, 100 nm, and 100 nm, respectively.」
(当審訳:[0040] 図1(a)に示すように,4H-SiCのn型(000-1)基板1を用意した。図1(b)に示すように,上面である(000-1)面にマスクを介してイオン注入とその後の活性化アニールによって,選択的に高濃度n型ソース2,高濃度p型領域3,およびpウエル4を形成した。次に,図1(c)に示すように,表面に950℃のウエット熱酸化でゲート絶縁膜5を形成し,その上にポリシリコンゲート電極6を形成した。更に,図1(d)に示すように,その上から層間絶縁膜7を堆積後,高濃度n型ソース2と高濃度p型領域 3の両方に接するように,コンタクトホールを形成し,その中にニッケルとアルミの金属層8を形成した。次に,図1(e)に示すように,下面である(0001)面にニッケル9が,60nmの厚さで形成された。チタン10の厚さは,2から20nmの間の厚さで試料ごとに変化させて形成した。その後,図2(f)に示すように,水素を4%含むヘリウムガス中にて900℃で2分間保持,昇降温時間1分でアニールし,堆積した金属と炭化ケイ素の合金層からなるソースオーミック電極11とドレインオーミック電極12を形成した。これにより炭化ケイ素中に水素が取り込まれる。その後,図2(g)に示すように,ソースオーミック電極11上にはチタン50nm,アルミ2umからなるソース金属13を形成し,ドレインオーミック電極12上にはチタン,ニッケル,銀,金を順にそれぞれ,50nm,100nm,100nm,100nm堆積し,ドレイン金属14を形成した。)

第6 当審の判断
1 本願発明1について
(1)対比
ア 引用発明の「ドレイン領域5」及び「ボディ領域7」は,それぞれ,本願発明1の「第1の材料層(110)」及び「ウェル(114/115)」に対応するものである。
また,引用発明では,「第1の導電型の比較的低濃度にドープされたドレイン領域5」に,「ゲート領域をマスクとして用い,・・・,第2導電型の種を注入して,デバイスの断面においてU字形状で第2導電型のボディ領域7を形成」しており,引用発明の断面は本願発明1のXY断面平面に相当している。
よって,引用発明も,本願発明1の「第1の材料層(110)の内部にウェル(114/115)を形成するステップであって,前記ウェル(114/115)がXY断面平面内で一般にU字形状を有し,前記第1の材料層(110)が第1の導電型にドープされ,前記ウェル(114/115)が第2の導電型にドープされる,ステップ」を含んでいるといえる。

イ 引用発明では,第1導電型である「ソース領域9」に第2導電型の種を注入することで第2導電型の「ボディコンタクト領域10」を形成しているので,この注入はカウンタードープといえる。
そして,引用発明において,カウンタードープする際,ソース領域9の両端であって側壁スペーサ17の下の「2つの領域」は,側壁スペーサ17により保護されてカウンタードープされずにソース領域9が残ることになり,この「2つの領域」は,本願発明1の「第1および第2のソース(122/123/124/125)」に相当している。

ウ 引用発明では,「交互にソース領域9およびボディコンタクト領域10を残す追加のマスクによって部分的にブロックされ」,「上面から見て,側壁スペーサ17の間にソース領域9とボディコンタクト領域10を上下方向に交互に1列に形成」される。
そうすると,第1導電型であるソース領域9上に部分的に「追加のマスク」を形成することで,「追加のマスク」によりブロックされた領域がソース領域9として残ることになり,この「追加のマスク」は,上面からみて左右方向に側壁スペーサ17間に延びたものとなる。
よって,引用発明の上面からみて左右方向をX方向とすると,引用発明のボディコンタクト領域10と交互に形成される「ソース領域9」及び「追加のマスク」は,本願発明1の「ソースラング(262)」及び「前記第1の導電型領域の上にX方向に延びるマスク(240A)」に相当している。

エ 引用発明では,ソース領域9のうち側壁スペーサ17と追加のマスクの保護またはブロックによりカウンタードープされずに残った領域が,本願発明1の「第1および第2のソース(122/123/124/125)」及び「ソースラング(262)」に相当する領域となる。
よって,引用発明の「ソース領域9」は,本願発明1の「第1および第2のソース(122/123/124/125)」及び「ソースラング(262)」に相当する領域を含んでいることは明らかである。
また,引用発明の「ボディコンタクト領域10」は,側壁スペーサ17の間でカウンタードープされた領域であるから,本願発明1の「ボディ領域(118/119)」に相当し,引用発明も,本願発明1の「前記第1および第2のソース(122/123/124/125)と前記ソースラング(262)とを含まない前記第1の導電型領域を第2の導電型にカウンタードープして,前記中間領域(118/119)の内部にボディ領域(118/119)を形成するステップであって,前記ボディ領域(118/119)が前記第1および第2のソース(122/123/124/125)の前記Z方向に延びる部分の間にあり且つ第2の導電型にドープされる,ステップと,」を含んでいるといえる。

オ 引用発明では,「上面から見て,上下方向に直線状であり,左右方向に間隔をあけて平行に側壁スペーサ17を形成」しており,側壁スペーサ17の下には,本願発明1の「第1および第2のソース(122/123/124/125)」に相当する領域が形成されている。
よって,引用発明の上面からみて左右方向をX方向とし上下方向をZ方向とすると,引用発明も,本願発明1の「前記第1および第2のソース(122/123/124/125)がX方向に間隔を空けて設けられ且つ第1の導電型にドープされ,前記第1および第2のソース(122/123/124/125)の各々が前記Z方向に延びる部分を有し」ているといえる。

カ 引用発明では,「上面から見て,側壁スペーサ17の間にソース領域9とボディコンタクト領域10を上下方向に交互に1列に形成」されているので,引用発明の上面からみて左右方向をX方向とし上下方向をZ方向とすると,引用発明も,本願発明1の「2つのボディ領域(252)の間に連続するソースラング(262)が配置され,各ソースラング(262)が前記X方向に延び,前記ソースラング(262)がZ方向に間隔を空けて設けられ,各ソースラング(262)が前記第1および第2のソース(122/123/124/125/260)に沿った異なる位置において前記第1および第2のソース(122/123/124/125/260)のZ方向に延びる部分に接続し」た構成を有しているといえる。

キ 引用発明では,上下方向に平行に形成された側壁スペーサ17の間に,「ソース領域9とボディコンタクト領域10を上下方向に交互に1列に形成」されていることから,「ソース領域9」と「ボディコンタクト領域10」の面積は,一方の面積が決まれば他方の面積も決まる関係にある。また,これらの面積比が異なれば,コンタクト抵抗が異なる事は自明である。
そうすると,引用発明の「ソースラング(262)面積」に相当する「ソース領域9」の面積と「ボディ領域(252)面積」に相当する「ボディコンタクト領域10」の面積の比率は,側壁スペーサ17の間の上下方向の幅をもち側壁スペーサ17の間の左右方向に延びる「ソース領域9」の面積によって決定されるものであるといえる。
よって,引用発明も,本願発明1の「前記ソースラング(262)と前記ボディ領域(252)との間のコンタクト抵抗を制御するために,ソースラング(262)面積とボディ領域(252)面積との比率が,前記ソースラング(262)のZ方向の幅を規定する前記X方向に延びるマスク(240A)によって決定される」構成を有しているといえる。

ク したがって,本願発明1と引用発明との間には,次の一致点,相違点があるといえる。

(一致点)
「第1の材料層(110)の内部にウェル(114/115)を形成するステップであって,前記ウェル(114/115)がXY断面平面内で一般にU字形状を有し,前記第1の材料層(110)が第1の導電型にドープされ,前記ウェル(114/115)が第2の導電型にドープされる,ステップと,
前記ウェル(114/115)を第1の導電型にドープして,前記U字形状をしたウェル(114/115)の直立した脚部間の中間領域(118/119)の内部に第1および第2のソース(122/123/124/125)とソースラング(262)とを含む第1の導電型領域を形成するステップと,
前記第1の導電型領域の上にX方向に延びるマスク(240A)を形成するステップと,
前記第1および第2のソース(122/123/124/125)と前記ソースラング(262)とを含まない前記第1の導電型領域を第2の導電型にカウンタードープして,前記中間領域(118/119)の内部にボディ領域(118/119)を形成するステップであって,前記ボディ領域(118/119)が前記第1および第2のソース(122/123/124/125)の前記Z方向に延びる部分の間にあり且つ第2の導電型にドープされる,ステップと,
を含み,
前記第1および第2のソース(122/123/124/125)がX方向に間隔を空けて設けられ且つ第1の導電型にドープされ,前記第1および第2のソース(122/123/124/125)の各々が前記Z方向に延びる部分を有し,
前記中間領域(118/119)の内部にソースラング(262)が形成され,
前記カウンタードープに際し,前記第1および第2のソース(122/123/124/125)がマスキングされ,前記第1および第2のソース(122/123/124/125)を接続するラング領域(262)がマスキングされ,露出した第1の導電型領域が第2の導電型にカウンタードープされ,
2つのボディ領域(252)の間に連続するソースラング(262)が配置され,各ソースラング(262)が前記X方向に延び,前記ソースラング(262)がZ方向に間隔を空けて設けられ,各ソースラング(262)が前記第1および第2のソース(122/123/124/125/260)に沿った異なる位置において前記第1および第2のソース(122/123/124/125/260)のZ方向に延びる部分に接続し,
前記ソースラング(262)と前記ボディ領域(252)との間のコンタクト抵抗を制御するために,ソースラング(262)面積とボディ領域(252)面積との比率が,前記ソースラング(262)のZ方向の幅を規定する前記X方向に延びるマスク(240A)によって決定される,
方法。」

(相違点1)
本願発明1は,「前記ウェル(114/115)の端部領域の上に前記XY断面平面に垂直なZ方向に延びる第1および第2のスペーサ(232)を形成するステップ」を含むが,引用発明の「側壁スペーサ17」は,「前記ウェル(114/115)」に相当する「ボディ領域7」の端部領域の上に形成されていない点。

(相違点2)
本願発明1は,「前記第1および第2のソース(122/123/124/125),前記ボディ領域(118/119),および前記ソースラング(262)が,マスクの形成と除去による自己整合技術を使用して形成され」るものであるのに対し,引用発明は,「前記第1および第2のソース(122/123/124/125)」に相当するソース領域9の両端であって側壁スペーサ17の下の「2つの領域」は,マスクの形成と除去による自己整合技術を使用して形成されたものではない点。

(2)相違点についての判断
ア 相違点1について
引用発明は,ゲート絶縁膜11,ゲート導体13,酸化物層15をパターニングして離間したゲート領域の形成後に,ゲート領域をマスクとして用いつつ,ゲート領域の下に確実に存在するように第2導電型の種を注入してボディ領域7を形成し,その後に,高濃度の第1導電型の種を注入してソース領域9を形成するものである。
そして,引用文献1の図1には,「ボディ領域7」及び「ソース領域9」の形成結果として,「ゲート領域」の形成されていない領域の下だけでなく,「ゲート領域」が形成された領域の下にも,「ボディ領域7」及び「ソース領域9」が形成された構成が記載されていることから,引用発明では,「ボディ領域7」及び「ソース領域9」は,ゲート領域をマスクとして用いつつ,ゲート領域13の下にも確実に存在させる注入が行われている。
そうすると,引用発明では,ボディ領域7の端部領域の上には,既にゲート領域が形成されているため,そこにスペーサを形成することはできない。また,ゲート領域はマスクとしても利用しているため,ゲート領域が既に形成されているにも関わらずさらにマスク用のスペーサを形成する必要はない。
そうすると,引用発明において,既に形成されているゲート領域を除いてまでして,ボディ領域7の端部領域の上にスペーサを形成することには,阻害要因があるというべきであり,引用発明に相違点1に係る構成を採用する動機付けはない。

イ 相違点2について
引用発明では,側壁スペーサ17の保護により,ソース領域9でボディコンタクト領域10に変換されずに残る2つの領域が形成されるので,側壁スペーサ17はマスクとして利用されるものである。しかしながら,引用発明において,側壁スペーサ17は,マスクとして利用した後に除去することはせず,ゲート領域に対する側壁スペーサ17として残るものである。
そうすると,引用発明において,側壁スペーサ17が形成されているにも関わらず,その側壁スペーサの部分にマスク後に除去しなければならないスペーサをわざわざ形成することは,阻害要因があるというべきであり,引用発明に相違点2に係る構成を採用する動機付けはない。

ウ また,引用文献2及び4には,相違点1及び2に係る構成は記載も示唆もされておらず,仮に,相違点1及び2に係る構成が記載または示唆されていたとしても,上記ア及びイに記載したように,引用発明に相違点1及び2に係る構成を採用する動機付けはないので,本願発明1は,当業者であっても,引用発明,引用文献2及び4に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。

2 本願発明2?8について
本願発明2?8も,本願発明1と同一の構成を備えるものであるから,本願発明1と同じ理由により,当業者であっても,引用発明,引用文献2及び4に記載された技術的事項に基づいて容易に発明できたものとはいえない。


第7 原査定についての判断
1 原査定は,上記第3のとおり,請求項1-3,5-7に係る発明について,上記引用文献1に記載された発明,上記引用文献2及び4に記載された技術的事項に基づいて,当業者が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができないというものである。
しかしながら,本願の特許請求の範囲は,平成31年3月18日付け手続補正により補正され,上記第6のとおり,本願発明1-8は,上記引用発明,上記引用文献2及び4に記載された技術的事項に基づいて,当業者が容易に発明できたものではない。

2 原査定は,請求項1の記載において,「ウェル(114/115)」と「第1および第2のソース(122/123/124/125)」が同じ「第2の導電型にドープされる」と記載されているため構成が不明となり,本願は,特許法第36条第6項第2号に規定する要件を満たしていないというものである。
しかしながら,請求項1は,平成31年3月18日付け手続補正により補正され,「ウェル(114/115)」は第2の導電型にドープされたものであり,「第1および第2のソース(122/123/124/125)」は第1の導電型にドープされたものとなったので,構成が明確となった。

3 したがって,上記1及び2から,原査定を維持することはできない。


第8 当審拒絶理由についての判断
1 当審拒絶理由1について
当審では,請求項1に記載された各ステップが時系列に記載されていないため,請求項1の記載が,発明の詳細な説明の記載に対応しておらず,発明の詳細な説明に記載されていないから,本願は,特許法第36条第6項第1号に規定する要件を満たさないという拒絶の理由と,請求項1に記載された「Z方向に延びる部分の幅」がどの部分のどの方向の長さを意味しているのか不明であるから,本願は,特許法第36条第6項第2号に規定する要件を満たさないという拒絶の理由を通知した。
これに対して,平成30年12月10日付け手続補正により,請求項1には,上記第2に記載した各ステップが時系列となる構成が記載され,また,「Z方向に延びる部分の幅」が「前記ソースラング(262)のZ方向の幅」として記載されたため,上記拒絶の理由は解消した。

2 当審拒絶理由2について
当審では,発明の詳細な説明及び図面には,「290」が「ソースコンタクトストライプ(128)」または「コンタクトストライプ(290)」であることは記載されているが,請求項7の「ゲートコンタクト(290)」及び請求項8の「ゲートコンタクト(130)のコンタクトストライプ(290)」の記載は,発明の詳細な説明及び図面には記載されていないから,本願は,特許法第36条第6項第1号に規定する要件を満たさないという拒絶の理由を通知した。
これに対して,平成31年3月18日付け手続補正により,請求項7及び8の「290」は「コンタクトストライプ(290)」であることが記載されたため,上記拒絶の理由は解消した。


第9 むすび
以上のとおり,本願発明1-8は,当業者が引用発明及び引用文献2及び4に記載された技術的事項に基づいて容易に発明をすることができたものではない。
したがって,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2019-07-11 
出願番号 特願2012-163237(P2012-163237)
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 537- WY (H01L)
最終処分 成立  
前審関与審査官 棚田 一也  
特許庁審判長 恩田 春香
特許庁審判官 梶尾 誠哉
飯田 清司
発明の名称 炭化ケイ素MOSFETセルの形成方法  
代理人 小倉 博  
代理人 田中 拓人  
代理人 黒川 俊久  
代理人 荒川 聡志  
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