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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1353968
審判番号 不服2017-17657  
総通号数 237 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-09-27 
種別 拒絶査定不服の審決 
審判請求日 2017-11-29 
確定日 2019-08-07 
事件の表示 特願2015-232164「トランジスタ及びその製造方法」拒絶査定不服審判事件〔平成28年 2月25日出願公開,特開2016- 28462〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1 手続の経緯
本願は,2010年(平成22年)12月7日(パリ条約による優先権主張外国庁受理2009年12月30日,米国)を国際出願日とする特願2012-547095号の一部を,平成26年4月30日に新たな特許出願とした特願2014-093489号の一部を,平成27年11月27日に新たな特許出願としたものであって,その手続の経緯は以下のとおりである。
平成28年 1月 8日 手続補正の提出
平成28年11月18日付け 拒絶理由通知
平成29年 2月15日 意見書・手続補正の提出
平成29年 7月25日付け 拒絶査定(以下,「原査定」という。)
平成29年11月29日 審判請求・手続補正の提出
平成30年10月19日付け 拒絶理由通知((以下,「当審拒絶理由通知」という。)
平成31年 1月22日 意見書・手続補正の提出

第2 本願発明
本願請求項1-19に係る発明(以下,それぞれ「本願発明1」-「本願発明19」という。)は,平成31年1月22日付けの手続補正で補正された特許請求の範囲の請求項1-19に記載された事項により特定される発明であり,本願発明1は以下のとおりの発明である。
「 【請求項1】
基板と,
前記基板上の一対のスペーサと,
前記基板の表面上且つ前記一対のスペーサ間のゲート誘電体層であり,U字形状のhigh-kゲート誘電体層であるゲート誘電体層と,
前記ゲート誘電体層上且つ前記一対のスペーサ間のゲート電極と,
前記一対のスペーサ間且つ前記ゲート電極上の絶縁キャップ層と,
前記一対のスペーサに隣接する一対の拡散領域と,
前記一対の拡散領域の上の第1の層間誘電体層であり,前記絶縁キャップ層の頂面及び前記一対のスペーサの頂面と平坦な頂面を有する第1の層間誘電体層と,
前記第1の層間誘電体層上及び前記絶縁キャップ層上の第2の層間誘電体層と,
前記第1及び第2の層間誘電体層内のコンタクト開口であり,前記一対の拡散領域のうちの一方と,前記一対のスペーサのうちの一方と,前記絶縁キャップ層の一部とを露出させるコンタクト開口と,
前記コンタクト開口の側壁に沿って及び前記絶縁キャップ層の前記一部上に形成されたコンタクト側壁スペーサと,
前記コンタクト側壁スペーサに隣接して前記コンタクト開口内に形成された導電材料と,
を有し,
前記基板及び前記一対の拡散領域を通る所与の断面において,
前記第1の層間誘電体層が,前記一対の拡散領域のうちの前記一方上にあり,且つ
前記導電材料が,前記一対の拡散領域のうちの前記一方の上方にある,
トランジスタ。」

第3 当審拒絶理由通知の概要
本願請求項1-19に係る発明は,本願の優先権主張の日(以下「優先日」という。)前に日本国内又は外国において,頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献1-7に記載された発明に基づいて,その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法29条2項の規定により特許を受けることができない,というものである。
<引用文献等一覧>
1.米国特許出願公開第2002/0079581号明細書
2.特開2000-031291号公報
3.米国特許出願公開第2008/0283906号明細書
4.特開2007-220701号公報
5.米国特許出願公開第2002/0105084号明細書
6.米国特許第5792703号明細書
7.特開2005-197748号公報

第4 引用文献及び引用発明
1 引用文献1について
当審拒絶理由通知の拒絶の理由に引用された引用文献1(米国特許出願公開第2002/0079581号明細書)には,図面とともに次の事項が記載されている。(訳,下線は,当審で付加した。以下同じ。)
「[0002] 1. Field of the Invention
[0003] The present invention relates generally to integrated circuit fabrication, and more particularly to electrical contacts to capacitors which incorporate high dielectric constant materials.」
(訳:[0002]1. 発明の分野
[0003] 本発明は一般的に集積回路の製造に関し,より詳細には,高誘電率材料を含むコンデンサの電気接点に関するものである。)
「[0048] FIG. 3 schematically illustrates the partially fabricated memory cell 100 having spacer material 300 deposited in the contact hole 200 and over the ILD 150. The spacer material 300 comprises an effective barrier against oxygen diffusion, and is preferably insulating. In the illustrated embodiment, the spacer material 300 comprises silicon nitride (SiN), desirably in a stochiometric or near-stoichiometric form (Si_(3)N_(4)). SiN is preferably deposited using a low-pressure chemical vapor deposition (LPCVD). LPCVD is preferred for conformal lining of the vertical walls of the contact hole 200, though the skilled artisan will recognize other suitable deposition techniques.
[0049] The thickness of deposited spacer material 300 depends on the particular properties of the spacer material 300, and upon design and operational considerations. The lower limit is governed by desired barrier functions. For example, the spacers may need to serve as a barrier against diffusion of oxygen, dopants, etc. The spacer material may also serve to electrically isolate the gate stacks 120 from the contact to be formed.」
(訳:[0048] 図3に概略的には,コンタクトホール200内と層間絶縁膜150の上に堆積されたスペーサ材料300を有する部分的に製造されたメモリ・セル100を示す。スペーサ材料300は,酸素拡散に対する有効なバリアとを備えており,好ましくは絶縁されている。図示の実施形態では,スペーサ材料300は,窒化シリコン(SiN),望ましくは化学量論的またはほぼ化学量論的(Si_(3)N_(4))を含む膜は,好ましくは,低圧化学蒸着法(LPCVD)を用いて堆積される。LPCVDは,コンタクトホール200aの垂直側壁のコンフォーマルなライニングのために好ましいが,当業者は,他の好適な堆積技術を認識するであろう。
[0049] 堆積されたスペーサ材料300の厚さは,スペーサ材料300の特定の特性に,設計および動作上の考慮事項に依存する。下限は,所望のバリア機能によって支配される。例えば,スペーサは,酸素,ドーパントなどの拡散に対する障壁となる必要があることがある。スペーサ材料は,形成されたコンタクトからゲート積層体120を電気的に隔離するようにすることもできる。」
「[0050] FIG. 4 schematically illustrates the partially fabricated memory cell 100 after a spacer etch is conducted on the spacer material 300, forming sidewall spacers 400 along the vertical via sidewalls. As is known in the art, a spacer etch is a directional or anisotropic etch, preferentially etching exposed horizontal surfaces. Preferably less than about 10% of the thickness of the vertical portions of the spacer material 300 is lost during this process. Most preferably, a reactive ion etch (RIE) is employed, though purely physical sputter etch is also contemplated. 」
(訳: 図4に概略的に,スペーサ材料300に,垂直側壁に沿って側壁スペーサ400を形成しスペーサエッチングが実行された後,部分的に製造されたメモリ・セル100を示す。当技術分野で知られているように,スペーサエッチングは,方向性エッチングもしくは異方性エッチングが,露出された水平表面を優先的にエッチングする。好ましくは,このプロセス中に失われたスペーサ材料300の垂直部分の厚さの約10%未満である。最も好ましくは,反応性イオンエッチング(RIE)が使用されるが,純粋に物理的スパッタエッチングもまた,企図される。)

2 引用文献2について
(1)引用文献2の記載
当審拒絶理由通知の拒絶の理由に引用された引用文献2(特開2000-031291号公報)には,図面とともに次の事項が記載されている。
「【0001】
【発明の属する技術分野】本発明は,半導体装置およびその製造方法に関する。」
「【0013】
【発明が解決しようとする課題】図21(a)から(e)および図22(a)から(e)を参照しながら説明した半導体装置の製造方法によれば,ゲート電極170の低抵抗化は実現できるが,ソース/ドレイン領域109に達するコンタクトホールを第1のPSG膜110中に形成するとき,それらのコンタクトホールがゲート電極170に達しないようにマスクアライメントを実行する必要がある。ソース/ドレイン領域109のためのコンタクトホールがゲート電極170に達すると,ゲート電極170とソース/ドレイン領域109とがショートしてしまうからである。このようなショートを防止するには,ゲート電極170から離れた位置にコンタクトホールを形成する必要があるため,ひとつのトランジスタが占める面積が増加する。」
「【0052】
【発明の実施の形態】以下,図面を参照ながら,本発明による半導体装置およびその製造方法の実施形態を説明する。
(実施形態1)図1(a)および(b),図2(a)から(e)ならびに図3(a)から(d)を参照しながら,本発明の第1の実施形態を説明する。
【0053】まず,図1(a)および(b)を参照する。
【0054】本実施形態の半導体装置は,半導体領域であるシリコン基板1と,基板1の表面に形成されたソース/ドレイン領域9と,ソース領域とドレイン領域とのに位置するチャネル領域と,シリコン基板1を覆う層間絶縁膜17とを備えている。層間絶縁膜17中にはチャネル領域に達する複数の溝が形成され,その溝内にはゲート電極70が埋められている。より詳細には,層間絶縁膜17の溝底面のうちチャネル領域上に位置する部分にはゲート絶縁膜3が形成されており,そのゲート絶縁膜3を覆うようにゲート電極70が存在する。
【0055】ゲート電極70の側面は絶縁性サイドウォールスペーサ8によって挟まれ,ゲート電極70の上面は,層間絶縁膜17をエッチングするために使用するエッチャントに対してエッチングマスクとして機能するマスク層16に覆われている。ゲート電極70は,ゲート絶縁膜3およびサイドウォールスペーサ8に接する位置に設けられたバリアメタル層4,およびバリアメタル層4に囲まれた導電層5から構成されている。
【0056】図1(a)では,わかりやすさのため,製造工程中に層間絶縁膜17上に形成されるレジストパターン20が示されている。レジストパターン20は,層間絶縁膜17に形成するコンタクトホール21の形状および位置を規定する開口部を有している。レジストパターン20をマスクとして,層間絶縁膜17の一部をエッチングすることによって,層間絶縁膜17中にソース/ドレイン領域9に達するコンタクトホール21が形成される。コンタクトホール21の形成後,レジストパターン20は除去される。層間絶縁膜17上には不図示の配線が形成され,配線の一部がコンタクトホール21を介してソース/ドレイン領域9に電気的に接続される。
【0057】図1(a)および(b)は,レジストパターン20を形成するリソグラフィ工程において,マスクアライメントにずれが生じた結果,絶縁性サイドウォールスペーサ8およびマスク層16の一部が図中左側のコンタクトホール21内に露出してしまっている様子を示している。このようなマスクアライメントのずれが生じても,ゲート電極70は絶縁性サイドウォールスペーサ8およびマスク層16によって被覆されているので,ソース/ドレイン領域9に接続される配線とゲート電極70との間に電気的ショートは生じない。」
「【0059】次に,図2(a)から(e)および図3(a)から(d)を参照しながら,本実施形態の半導体装置の製造方法を説明する。
【0060】まず,図2(a)を参照する。p型シリコン基板1の表面に公知の方法を用いて素子分離2を形成した後,シリコン基板1上に薄い絶縁膜(厚さ:約4nm)30を形成する。この絶縁膜30の表面上に多結晶シリコン膜(厚さ:約100nm)を堆積した後,リソグラフィ技術およびドライエッチング技術を用いて多結晶シリコン膜をパターニングし,それによって多結晶シリコンからなるゲート状構造7を形成する。このパターニングに際して,ゲート状構造7が形成されてない領域における絶縁膜30は除去されても良い。この後,図2(a)に示すように,ゲート状構造7を注入マスクとして,ドーズ1×10^(14)から2×10^(14)cm^(-2)のn型不純物イオン(例えばAsイオン)を約20keVの加速エネルギーでシリコン基板1中に注入する。なお,図面では,簡単のため,単一の素子が示されているが,現実には,基板1に同時に多数のトランジスタ素子が形成される。各トランジスタ素子は,素子分離2によって電気的に分離される。
【0061】このようにして形成したゲート状構造7は,のちに,ゲート電極に置き換えられる。ゲート電極70の形状パターンは,ゲート状構造7の形状パターンによって規定される。本実施形態では,ゲート状構造7の高さを約200?250nmとし,その幅(ゲート長に相当)を約0.05?0.13μmとしている。本実施形態のゲート状構造7は最終的には完全に除去されるため,導電性を有する必要はない。後の工程で形成される層間絶縁膜17に対してエッチング選択性のある材料から形成されていればよい。
【0062】次に,ゲート状構造7を覆うようにシリコン窒化膜を基板1上に堆積した後,RIE法によって,図2(b)に示すように,ゲート状構造7の側壁にシリコン窒化膜からなるサイドウォールスペーサ8を形成する。シリコン窒化膜の厚さは,例えば約30?70nmとする。次に,ゲート状構造7およびサイドウォールスペーサ8を注入マスクとして用い,ドーズ量2×10^(15)から3×10^(15)cm^(-2)のn型不純物イオン(例えばAsイオン)を約30keVの加速エネルギーで基板1中に注入する。この後,アニール処理によって不純物イオンを活性化し,ソース/ドレイン領域9として機能するn型不純物拡散層を形成する。活性化のためのアニール温度は,典型的には,約950から1000℃,アニール時間は,10から30秒である。こうして,通常のMOSトランジスタに類似した疑似MOS構造が形成される。
【0063】この後,図2(c)に示すように,CVD法によって,シリコン酸化膜(厚さ:約300nm)からなる層間絶縁膜17’を形成し,上記疑似MOS構造を覆う。シリコン酸化膜の厚さは,ゲート状構造7の高さより大きくすることが好ましい。シリコン酸化膜の代わりに,他の材料(例えば低誘電率有機材料)から層間絶縁膜17を形成しても良い。ゲート状構造7,サイドウォールスペーサ8および層間絶縁膜17’の材料は,以下に示すようなエッチングレート関係を有するものから適宜選択され得る。
【0064】第1の関係: あるエッチャントに対して,ゲート状構造7のエッチングレートがサイドウォールスペーサ8および層間絶縁膜17’のエッチングレートよりも充分に大きくなる関係。
【0065】第2の関係: あるエッチャントに対して,層間絶縁膜17’のエッチングレートがサイドウォールスペーサ8のエッチングレートよりも充分に大きくなる関係。
【0066】このような関係を満足する材料として,本実施形態では,多結晶シリコン,窒化シリコンおよび酸化シリコンを選択し,それぞれを,ゲート状構造7,サイドウォールスペーサ8および層間絶縁膜17’の材料として使用している。この代わりに,高濃度に不純物がドープされた酸化シリコン,窒化シリコンおよびノンドープ酸化シリコンを選択して,それぞれを,ゲート状構造7,サイドウォールスペーサ8および層間絶縁膜17’の材料として使用してもよい。
【0067】次に,化学的機械研磨(CMP)法によって層間絶縁膜17’の上部を除去し,その表面を平坦化する。このとき,図2(d)に示すように,ゲート状構造7の上面を露出させる。このようにゲート状構造7の上面を露出させるのは,ゲート状構造7と,そのエッチングのためのエッチャントとを接触可能な状態にするためである。表面が平坦化された層間絶縁膜17’は「層間絶縁膜17」と表記する。
【0068】次に,図2(e)に示すように,例えばKOH等のアルカリ溶液を用いたウェットエッチング法によってゲート状構造7をエッチングし,それによって層間絶縁膜17中に溝12を形成する。このエッチングは,ゲート状構造7を選択的に除去するために行う。そのためには,層間絶縁膜17およびサイドウォールスペーサ8に対するエッチングレートよりも,ゲート状構造7に対するエッチングレートの充分に大きなエッチャントを用いてエッチングを行う必要がある。本実施形態では,ゲート状構造7を多結晶シリコンから形成しているため,KOH等のアルカリ溶液を用いたエッチングによって,層間絶縁膜17およびサイドウォールスペーサ8をほとんどエッチングすることなく,ゲート状構造7の除去を達成することが可能になる。ゲート状構造7を除去した後,フッ酸系エッチャントを用いて,溝12の底部に位置する絶縁膜30を除去する。フッ酸系エッチャントを用いると,層間絶縁膜17の表面も薄くエッチングされるが,絶縁膜30が薄いため,問題にならない。ゲート状構造7を作製する際,絶縁膜30の形成工程を省略すると,ゲート状構造7の選択エッチング工程で,シリコン基板1の表面がオーバーエッチングされる可能性がある。そのため,ゲート状構造7のエッチングに対してエッチストッパーとして機能し得る比較的に薄い絶縁膜30で基板1の表面を保護しておくことが好ましい。ただし,ゲート状構造7の材料として,シリコンに対するエッチング選択性の高い材料(例えば高濃度不純物を含むシリコン酸化膜など)を用いる場合,絶縁膜30でシリコン基板1の表面を覆っておく必要はない。なお,絶縁膜30の厚さは,最終的にゲート絶縁膜として機能する膜の厚さに関係なく決定され得る。
【0069】次に,図3(a)に示すように,CVD法によってゲート絶縁膜(厚さ:約4nm)3’を形成した後,スパッタ法によってTiN 等の高融点金属化合物からなるバリアメタル(厚さ:約10nm)4’を基板1の全面を覆うように堆積する。ゲート絶縁膜3’は熱酸化法によってシリコン基板1の表面上にのみ形成しても良い。これに続いて,CVD法により,タングステン等の金属膜(厚さ:約120nm)5’をバリアメタル4’上に成長させる。バリアメタル4’および金属膜5’から最終的にゲート電極70が形成される。そのため,低抵抗材料(少なくとも多結晶シリコンよりも低い抵抗を示す材料)を用いて金属膜5を形成することが好ましい。本実施形態では,金属膜5の材料としてタングステンを選択しているが,タングステン以外にアルミニウム,銅,モリブデン,コバルトシリサイドまたはチタンシリサイド等を選択してもよい。なお,本願明細書では,高融点金属シリサイドも「金属」の中に含めるものとする。
【0070】本実施形態によれば,ソース/ドレイン領域9の形成のための活性化アニールを終了した後にゲート電極70を形成するため,ゲート電極70の形成後に約400℃以上の高温熱処理が施されることはない。そのため,抵抗および融点が比較的に低いアルミニウムを用いることが可能になる。なお,バリアメタル4’の材料としては,現時点ではTiNが最も優れていると考えられるが,タンタル(Ta),タンタル合金および窒化タングステン等も将来的には有望である。バリアメタル4’の厚さは,その上に堆積する金属膜5’の種類に応じて選択される。ゲート絶縁膜3’またはシリコンとの反応性が低い材料から金属膜5’を形成する場合,バリアメタル4’は不要である。たとえば,チタンシリサイドから金属膜5を形成する場合,バリアメタル10を省略しても良い。金属膜5’をアルミニウムから形成する場合は,バリアメタル4’を厚くすること(例えば,約15nm以上にの厚さにすること)が好ましい。
【0071】次に,CMP法によって,基板1の全面を研磨し,基板1上に形成された構造の上面を平坦化する。この平坦化工程は,図3(b)に示すように,層間絶縁膜17の表面が露出するまで実行する。この際,バリアメタル4’及び金属膜5’のうち溝12内に位置する部分は溝12内に残存する。バリアメタル4’及び金属膜5’のうち層間絶縁膜17の上面のレベルよりも上に位置する部分は除去される。バリアメタル4’及び金属膜5’のうち溝12内に残存する部分(「バリアメタル4」および「金属膜5」)によってゲート電極70を形成することになる。平坦化工程で層間絶縁膜17と金属膜5との間に選択性が生じる薬液(例えば,スラリー中のH_(2)O_(2)またはKIO_(3))を用いたCMPによって,ゲート電極70の高さを溝12の深さよりも低くすることができる。本実施形態では,ゲート電極70の上面レベルが層間絶縁膜17の上面レベルよりも約50nm?70nm下がるようにCMP工程の条件を調整する。なお,CMP法の代わりに,RIEによる全面エッチバック法を用いてもよい。この場合,層間絶縁膜17と金属膜5との間に選択性のあるエッチング用ガス系を用い,金属膜5のエッチング量が多くなるようにすれば,溝12内に残存するゲート電極70の高さを溝12の深さより小さくすることができる。また,CMP法と通常のエッチングとを組み合わせても良い。
【0072】次に,図3(c)に示すように,CVD法により層間絶縁膜17の全面を覆うようにシリコン窒化膜16’を堆積する。シリコン窒化膜16’の厚さは,ゲート電極70の上面レベルと層間絶縁膜17の上面レベルとの間に位置する空間を実質的に埋める厚さ以上に調整される。
【0073】次に,図3(d)に示すように,CMP法によってシリコン窒化膜16のうち層間絶縁膜17上に位置する部分を除去し,シリコン窒化膜16’のうち溝12内に位置する部分(「シリコン窒化膜16」)だけを残存させる。このゲート電極70上に残されたシリコン窒化膜16は,次に述べるコンタクトホール21の形成工程において,エッチングマスクとして機能する。ゲート電極70上のマスク層16の厚さは,このコンタクトホール形成のためのエッチング工程に際して耐エッチングマスクとして充分に機能する大きさであればよい。
【0074】次に,前述の図1(a)に示したように,リソグラフィ技術およびエッチング技術を用いて,ソース/ドレイン領域9に達するコンタクトホール21を形成する。このコンタクトホール21の形成に際して,ゲート電極70の側面および上面を覆っているはシリコン窒化膜(8および16)は,コンタクトホール形成用のエッチャントに対してエッチストッパーとして機能する。そのため,ゲート電極70の表面はコンタクトホール内に露出することはない。このあと,コンタクトホールを導電性材料(不図示)で埋める工程が実行され,更にその後の多層配線形成工程が実行される。
【0075】本実施形態の製造方法によれば,ゲート電極70とコンタクトホール21とが平面レイアウト上で重なり合っても,コンタクトホール21内の導電性材料とゲート電極70との間にショートは生じない。コンタクトホール21内の導電性材料とゲート電極70との間には,コンタクトホール21の形成のためのエッチングに対してマスクとして機能する絶縁性部材が存在するからである。このように形成したコンタクトを本願明細書では「セルフアラインコンタクト」と称することにする。」
「【0104】次に,図9(a)に示すように,第2の層間絶縁膜27を層間絶縁膜17上に堆積した後,ソース/ドレイン領域9上のシリサイド層90に達するコンタクトホール21を層間絶縁膜17および27に形成する。このコンタクトホール21の形成に際して,ゲート電極の側面および上面を覆っているシリコン窒化膜は,コンタクトホール21の形成用のエッチャントに対してエッチストッパーとして機能する。そのため,図9(b)に示すように,二つのトランジスタの間にゲート間隔よりもサイズの大きなコンタクトホール21を形成しても,ゲート電極は露出しないため,セルフアラインコンタクトプロセスの採用が可能になる。」

また,【図1】には,ソース/ドレイン領域9の一部に接続するように層間絶縁膜17にコンタクトホール21が形成されることが図示されていると認められる。

(2)引用発明
前記(1)より,引用文献2には,(実施形態1)(【0052】-【0076】)として,次の発明が記載されていると認められる。
「 半導体領域であるシリコン基板1と,基板1の表面に形成されたソース/ドレイン領域9と,ソース領域とドレイン領域との間に位置するチャネル領域と,シリコン基板1を覆う層間絶縁膜17とを備えており,層間絶縁膜17中にはチャネル領域に達する複数の溝が形成され,その溝内にはゲート電極70が埋められており,層間絶縁膜17の溝底面のうちチャネル領域上に位置する部分にはゲート絶縁膜3が形成されており,そのゲート絶縁膜3を覆うようにゲート電極70が存在し,
ゲート電極70の側面は絶縁性サイドウォールスペーサ8によって挟まれ,ゲート電極70の上面は,層間絶縁膜17をエッチングするために使用するエッチャントに対してエッチングマスクとして機能するマスク層16に覆われており,ゲート電極70は,ゲート絶縁膜3およびサイドウォールスペーサ8に接する位置に設けられたバリアメタル層4,およびバリアメタル層4に囲まれた導電層5から構成され,
層間絶縁膜17中にソース/ドレイン領域9に達するコンタクトホール21が形成され,
層間絶縁膜17上には配線が形成され,配線の一部がコンタクトホール21を介してソース/ドレイン領域9に電気的に接続され,
絶縁性サイドウォールスペーサ8およびマスク層16の一部がコンタクトホール21内に露出している半導体装置。」

3 引用文献3について
当審拒絶理由通知の拒絶の理由に引用された引用文献3(米国特許出願公開第2008/0283906号明細書)には,図面とともに次の事項が記載されている。
「[0001] 1) Field of the Invention
[0002] The invention is in the field of Semiconductor Devices.」
(訳:[0001] 1)本発明の属する技術分野
[0002] 本発明は,半導体デバイスの分野である。)
「[0026] Gate dielectric layer 206 may comprise any dielectric material suitable to insulate a conductive region 218 from channel region 204. For example, in accordance with an embodiment of the present invention, gate dielectric layer 206 is comprised of a high-k dielectric layer. In one embodiment, the high-k dielectric layer is selected from the group consisting of hafnium oxide, hafnium oxy-nitride, hafnium silicate, lanthanum oxide, zirconium oxide, zirconium silicate, tantalum oxide, barium strontium titanate, barium titanate, strontium titanate, yttrium oxide, aluminum oxide, lead scandium tantalum oxide, lead zinc niobate or a combination thereof. 」
(訳:[0026] ゲート誘電体層206は,導電性領域218を絶縁するため,チャネル領域204から適切な任意の誘電体材料を含むことができる。例えば,本発明の一実施形態によれば,ゲート誘電体層206はhigh-k誘電体層で構成される。一実施形態では,high-k誘電体層は,酸化ハフニウム,ハフニウム酸窒化,ケイ酸ハフニウム,酸化ランタン,酸化ジルコニウム,ケイ酸ジルコニウム,酸化タンタル,チタン酸バリウムストロンチウム,チタン酸バリウム,チタン酸ストロンチウム,酸化イットリウム,酸化アルミニウム,酸化鉛スカンジウムタンタル,ニオブ酸鉛亜鉛,及びこれらの組み合わせからなる群から選択される。)

第5 対比及び判断
1 本願発明1と引用発明について
(1)本願発明1と引用発明との対比
ア 引用発明の「シリコン基板1」は,本願発明1の「基板」に相当する。
イ 引用発明の「絶縁性サイドウォールスペーサ8」は,「ゲート状構造7を覆うようにシリコン窒化膜を基板1上に堆積した後,RIE法によって,図2(b)に示すように,ゲート状構造7の側壁に」形成されるものであり(第4の2(1)【0062】),本願発明1の「前記基板上の一対のスペーサ」に相当する。
ウ 引用発明の「ゲート絶縁膜3」は,「ゲート状構造7をエッチングし,それによって層間絶縁膜17中に溝12を形成」し(第4の2(1)【0068】),「次に,」「CVD法によってゲート絶縁膜(厚さ:約4nm)3’を形成」するものであるから(第4の2(1)【0069】),本願発明1の「前記基板の表面上且つ前記一対のスペーサ間のゲート誘電体層」に相当し,「U字形状」の「ゲート誘電体層」であるといえる。
エ 引用発明の「ゲート電極70」は,ゲート絶縁膜3を覆うように存在し,側面は絶縁性サイドウォールスペーサ8によって挟まれているから,本願発明1の「前記ゲート誘電体層上且つ前記一対のスペーサ間のゲート電極」に相当する。
オ 引用発明の「マスク層16」は,「層間絶縁膜17の全面を覆うようにシリコン窒化膜16’を堆積」し(第4の2(1)【0072】),「次に,」「CMP法によってシリコン窒化膜16のうち層間絶縁膜17上に位置する部分を除去し,シリコン窒化膜16’のうち溝12内に位置する部分(「シリコン窒化膜16」)だけを残存」させていること(第4の2(1)【0073】),ゲート電極70の上面を覆っているから,本願発明1の「前記一対のスペーサ間且つ前記ゲート電極上の絶縁キャップ層」に相当する。
カ 引用発明の「ソース/ドレイン領域9」は,ゲート状構造7を注入マスクとして,ドーズ1×10^(14)から2×10^(14)cm^(-2)のn型不純物イオン(例えばAsイオン)を約20keVの加速エネルギーでシリコン基板1中に注入」し(第4の2(1)【0060】),「ゲート状構造7およびサイドウォールスペーサ8を注入マスクとして用い,ドーズ量2×10^(15)から3×10^(15)cm^(-2)のn型不純物イオン(例えばAsイオン)を約30keVの加速エネルギーで基板1中に注入する。この後,アニール処理によって不純物イオンを活性化し,ソース/ドレイン領域9として機能するn型不純物拡散層を形成する。」(第4の2(1)【0062】)から,本願発明1の「前記一対のスペーサに隣接する一対の拡散領域」に相当する。
キ 引用発明の「層間絶縁膜17」は,「ソース/ドレイン領域9として機能するn型不純物拡散層を形成」し(第4の2(1)【0062】),「シリコン酸化膜(厚さ:約300nm)からなる層間絶縁膜17’を形成し,上記疑似MOS構造を覆」っており(第4の2(1)【0063】),本願発明1の「前記一対の拡散領域の上の第1の層間誘電体層」に相当する。
ク 引用発明の「層間絶縁膜17」は,「CMP法によってシリコン窒化膜16のうち層間絶縁膜17上に位置する部分を除去し,シリコン窒化膜16’のうち溝12内に位置する部分(「シリコン窒化膜16」)だけを残存」させていること(第4の2(1)【0073】)「化学的機械研磨(CMP)法によって層間絶縁膜17’の上部を除去し,その表面を平坦化する。このとき,図2(d)に示すように,ゲート状構造7の上面を露出させる。」こと(第4の2(1)【0067】)から,本願発明1の「前記絶縁キャップ層の頂面及び前記一対のスペーサの頂面と平坦な頂面を有する第1の層間誘電体層」に相当する。
ケ 引用発明の「コンタクトホール21」は,層間絶縁膜17中に形成されており,本願発明1の「前記第1」「の層間誘電体層内のコンタクト開口」に相当する。
コ 引用発明の「コンタクトホール21」は,「絶縁性サイドウォールスペーサ8およびマスク層16の一部が」「コンタクトホール21内に露出」する形状であるから(第4の2(1)【0057】),本願発明1の「前記一対の拡散領域のうちの一方と,前記一対のスペーサのうちの一方と,前記絶縁キャップ層の一部とを露出させるコンタクト開口」に相当する。
サ 引用発明の「コンタクトホール21を介してソース/ドレイン領域9に電気的に接続され」た「配線の一部」は,配線であり導電性を有するものであるから,本願発明1の「前記コンタクト開口内に形成された導電材料」に相当する。
シ 引用発明の「層間絶縁膜17」は,「ソース/ドレイン領域9として機能するn型不純物拡散層を形成」し(第4の2(1)【0062】),「シリコン酸化膜(厚さ:約300nm)からなる層間絶縁膜17’を形成し,上記疑似MOS構造を覆」っており(第4の2(1)【0063】),「前記第1の層間誘電体層が,前記一対の拡散領域」の「上にあ」るといえる。
また,「コンタクトホール21を介してソース/ドレイン領域9に電気的に接続され」た「配線の一部」は「前記導電材料が,前記一対の拡散領域」のうちの前記一方の「上方にある」といえる。
また,【図1】には,ソース/ドレイン領域9の一部に接続するように層間絶縁膜17にコンタクトホール21が形成される(第4の2(1)【図1】)ことが図示されていると認められる。
よって,引用発明の「層間絶縁膜17」,「ソース/ドレイン領域9」,「コンタクトホール21を介してソース/ドレイン領域9に電気的に接続され」た「配線の一部」は,本願発明1と同様の「前記基板及び前記一対の拡散領域を通る所与の断面において,
前記第1の層間誘電体層が,前記一対の拡散領域のうちの前記一方上にあり,且つ
前記導電材料が,前記一対の拡散領域のうちの前記一方の上方にある」構造を有しているといえる。
ス 引用発明の「半導体装置」は,本願発明1の「トランジスタ」に相当する。
セ すると,本願発明1と引用発明とは,下記ソの点で一致し,下記タの点で相違する。
ソ 一致点
「 基板と,
前記基板上の一対のスペーサと,
前記基板の表面上且つ前記一対のスペーサ間のゲート誘電体層であり,U字形状のゲート誘電体層と,
前記ゲート誘電体層上且つ前記一対のスペーサ間のゲート電極と,
前記一対のスペーサ間且つ前記ゲート電極上の絶縁キャップ層と,
前記一対のスペーサに隣接する一対の拡散領域と,
前記一対の拡散領域の上の第1の層間誘電体層であり,前記絶縁キャップ層の頂面及び前記一対のスペーサの頂面と平坦な頂面を有する第1の層間誘電体層と,
前記第1の層間誘電体層内のコンタクト開口であり,前記一対の拡散領域のうちの一方と,前記一対のスペーサのうちの一方と,前記絶縁キャップ層の一部とを露出させるコンタクト開口と,
前記コンタクト開口内に形成された導電材料と,
を有し,
前記基板及び前記一対の拡散領域を通る所与の断面において,
前記第1の層間誘電体層が,前記一対の拡散領域のうちの前記一方上にあり,且つ
前記導電材料が,前記一対の拡散領域のうちの前記一方の上方にある,
トランジスタ。」
タ 相違点
(ア)相違点1
「ゲート誘電体層」について,本願発明1は,「high-kゲート誘電体層」であるのに対し,引用発明は,そうではない点。
(イ)相違点2
本願発明1は,「前記第1の層間誘電体層上及び前記絶縁キャップ層上の第2の層間誘電体層」を有するのに対し,引用発明は,そうではない点。
(ウ)相違点3
本願発明1は,「前記コンタクト開口の側壁に沿って及び前記絶縁キャップ層の前記一部上に形成されたコンタクト側壁スペーサ」を有するのに対し,引用発明は,そうではない点。
(2)相違点についての判断
ア 相違点1について
例えば,引用文献3(第4の3[0026])に記載されているように,ゲート誘電体層として,high-k誘電体材料を用いることは,周知技術であるから,引用発明のゲート絶縁膜3の材料として,周知技術であるhigh-k誘電体材料を用いて,本願発明1の「high-kゲート誘電体層」とすることは,当業者が適宜なし得ることと認められる。
イ 相違点2について
引用文献2には,「第2の層間絶縁膜27を層間絶縁膜17上に堆積した後,ソース/ドレイン領域9上のシリサイド層90に達するコンタクトホール21を層間絶縁膜17および27に形成する。」こと(第4の2(1)【0104】)が記載されており,引用発明において,「層間絶縁膜17上には配線が形成され」るところ,配線層と「半導体領域であるシリコン基板1」をどの程度離間させるかは,設計的事項であり,両者をより離間させるために,引用文献2の「第2の層間絶縁膜27」を,引用発明の層間絶縁膜17上に堆積し,本願発明1の「前記第1の層間誘電体層上及び前記絶縁キャップ層上の第2の層間誘電体層」を有するように構成することは,当業者が必要により適宜なし得ることと認められる。
ウ 相違点3について
引用文献1(第4の1[0048]-[0050])には,コンタクトホール200の側壁に沿って及び保護キャップ140の一部上に形成された側壁スペーサ400が記載されており,本願発明1の「前記コンタクト開口の側壁に沿って及び前記絶縁キャップ層の前記一部上に形成されたコンタクト側壁スペーサ」に相当している。
そして,引用文献1(第4の1[0049])には,側壁スペーサ400のスペーサ材料300は,ゲートスタック120を電気的に絶縁することを提供する旨,記載されており,引用文献1に記載された発明は,引用発明と,コンタクトとゲート電極の電気的ショートの防止を図る点において共通するものであるから,引用発明のコンタクトホール21部分に,電気的な絶縁性をより高めるために,引用文献1に示されている側壁スペーサ400を適用して,本願発明1の「前記コンタクト開口の側壁に沿って及び前記絶縁キャップ層の前記一部上に形成されたコンタクト側壁スペーサ」を有するように構成することは,当業者が必要により適宜なし得ることと認められる。

(3)請求人の主張
請求人は,平成31年1月22日付け意見書において,
「 このように,引用文献1に記載された発明においては,high-kキャパシタに関連する酸素の拡散を防止するために側壁スペーサ400を必要としているのであり,引用文献1の段落[0049]は,その副次的な作用として,ゲートスタック120をコンタクトから電気的に絶縁することを記載するに過ぎません。
一方,引用文献2に記載された発明においては,そのような酸素の拡散は問題とされておらず,また,電気的ショートの問題は既に,そのサイドウォールスペーサ8及びマスク層16によって解決されています(段落[0057]など)。
故に,上記御指摘は,本願発明の知識を得た上での所謂“後知恵”を含 むものであると思料いたします(審査基準第III部第2章第2節3.3,及び第III部第2章第3節3.3)。」と主張している。
ここで,引用文献1には,スペーサ材料は,形成されたコンタクトからゲート積層体120を電気的に隔離するようにすることもできること(第4の1[0049])が記載されている。
また,引用文献2には,「ゲート電極70は絶縁性サイドウォールスペーサ8およびマスク層16によって被覆されているので,ソース/ドレイン領域9に接続される配線とゲート電極70との間に電気的ショートは生じない。」(第4の2(1)【0057】)ことが記載されており,引用発明は,ソース/ドレイン領域9に接続される配線とゲート電極70との間に電気的ショートを防止しているといえる。
そして,引用文献1に記載された発明がhigh-kキャパシタに関する酸素拡散を防止するために側壁スペーサ400を必要としていても,コンタクトからゲート絶縁体120を電気的に離間することと両立することは,引用文献1の記載自体から明らかであり,引用発明に採用することを阻害するものではない。
よって,引用文献1の[0049]の作用が副次的なものであるとしても,引用文献1に記載された発明と,引用発明とは,コンタクトとゲート電極の電気的ショートの防止を図る点において共通するものであるから,引用発明に引用文献1に記載された発明を採用する動機付けはあるのであって,出願人の上記主張は採用しない。

2 まとめ
以上のとおり,本願発明1は,当業者が引用発明及び引用文献1,3に記載された事項に基づいて容易に発明することができたものであるから,特許法第29条第2項の規定により,特許を受けることができない。

第6 結言
したがって,本願の請求項1に係る発明は,特許法第29条第2項の規定により,特許を受けることができないから,その他の請求項について検討するまでもなく,本願は拒絶されるべきものである。
よって,結論のとおり審決する。
 
別掲
 
審理終結日 2019-03-06 
結審通知日 2019-03-12 
審決日 2019-03-25 
出願番号 特願2015-232164(P2015-232164)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 小堺 行彦戸次 一夫  
特許庁審判長 深沢 正志
特許庁審判官 小田 浩
河合 俊英
発明の名称 トランジスタ及びその製造方法  
代理人 伊東 忠重  
代理人 大貫 進介  
代理人 伊東 忠彦  
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