拒絶査定不服の審決｜不服2018-2262 - 特許審決データベース

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審決分類	審判査定不服 5項独立特許用件特許、登録しない。 H01L 審判査定不服 2項進歩性特許、登録しない。 H01L
管理番号	1354844
審判番号	不服2018-2262
総通号数	238
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2019-10-25
種別	拒絶査定不服の審決
審判請求日	2018-02-19
確定日	2019-09-04
事件の表示	特願2012-179136「リードフレーム接続を有するパワーオーバレイ構造」拒絶査定不服審判事件〔平成25年 2月28日出願公開、特開2013- 42135〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	第1.手続の経緯本願は、平成24年8月13日(パリ条約による優先権主張 2011年8月16日米国)の出願であって、平成28年5月18日付けの拒絶理由の通知に対して、同年8月16日に意見書が提出されるとともに手続補正がなされ、平成29年1月23日付けの最後の拒絶理由の通知に対して、同年5月10日に意見書が提出されるとともに手続補正がなされたが、同年10月25日付けで同年5月10日付け手続補正が却下されるとともに拒絶査定がなされ、これに対して平成30年2月19日に拒絶査定不服審判の請求がなされると同時に手続補正がなされたものである。第2.平成30年2月19日にされた手続補正についての補正の却下の決定 [補正の却下の決定の結論] 平成30年2月19日にされた手続補正(以下「本件補正」という。)を却下する。 [理由] 1.本件補正について(補正の内容) 本件補正は、特許請求の範囲についてするもので、特許請求の範囲の請求項1、請求項7について、本件補正前に、「【請求項1】パワーオーバレイ(POL)構造(10)において、 POLサブモジュール(14)であって、その中を通って形成された複数のビアを有し、誘電体積層または誘電体フィルムを備える誘電体層(30)と、前記誘電体層(30)に取り付けられ、それぞれが半導体材料から成る基板および前記基板上に形成された複数の接続パッドを含む、少なくとも1つの半導体デバイス(12)と、前記少なくとも1つの半導体デバイス(12)の前記複数の接続パッドに電気的に結合された金属相互接続構造(38)であって、前記誘電体層(30)を通って形成された前記ビア(36)を通って延在し、その結果、前記複数の接続パッドに接続される、金属相互接続構造(38)と、を備えるPOLサブモジュール(14)と、前記POLサブモジュール(14)に電気的に結合されたリードフレーム(26)であって、外部回路構造(27)への相互接続を行うように構成された複数のリード(28)を備えるリードフレーム(26)と、導電性の第1の表面および第2の表面を有する多層基板(18)と、を備え、前記POLサブモジュール(14)と、前記リードフレーム(26)は、それぞれ別々に、前記多層基板(18)の前記第1の表面に取り付けられ、前記リードフレーム(26)は、前記多層基板(18)の前記第1の表面を越えて前記多層基板(18)の外側に延び、前記リードフレーム(26)及び前記多層基板面を介して前記POLサブモジュール(14)が外部回路構造に電気的に結合する、パワーオーバレイ(POL)構造(10)。」「【請求項7】パワーオーバレイ(POL)構造を形成する方法であって、誘電体層と、誘電体層に取り付けられた少なくとも1つの半導体デバイスと、少なくとも1つの半導体デバイスに電気的に結合するために誘電体層内のビアを通って延在する金属相互接続構造とを含むPOLサブモジュールを提供するステップと、導電性の第1の表面および第2の表面を有する多層基板(18)の前記第1の表面にリードフレームを取り付けるステップと、前記リードフレームを取り付けられた前記多層基板(18)の前記第1の表面の前記リードフレームが取り付けられていない位置に前記POLサブモジュールを取り付けるステップと、を含み、前記リードフレーム(26)は、前記多層基板(18)の前記第1の表面を越えて前記多層基板(18)の外側に延び、前記リードフレームは、前記多層基板(18)を介して前記POLサブモジュールの前記少なくとも1つの半導体デバイスと外部回路構造との間の相互接続を行うように構成される、方法。」とあったところ本件補正により、「【請求項1】パワーオーバレイ(POL)構造(10)において、 POLサブモジュール(14)であって、その中を通って形成された複数のビアを有し、誘電体積層または誘電体フィルムを備える誘電体層(30)と、前記誘電体層(30)に取り付けられ、それぞれが半導体材料から成る基板および前記基板上に形成された複数の接続パッドを含む、少なくとも1つの半導体デバイス(12)と、前記少なくとも1つの半導体デバイス(12)の前記複数の接続パッドに電気的に結合された金属相互接続構造(38)であって、前記誘電体層(30)を通って形成された前記ビア(36)を通って延在し、その結果、前記複数の接続パッドに接続される、金属相互接続構造(38)と、を備えるPOLサブモジュール(14)と、前記POLサブモジュール(14)に電気的に結合されたリードフレーム(26)であって、外部回路構造(27)への相互接続を行うように構成された複数のリード(28)を備えるリードフレーム(26)と、パターン化された導電性の層を含む第1の表面および前記第1の表面反対側の導電性の層を含む第2の表面を有する多層基板(18)と、を備え、前記POLサブモジュール(14)と、前記リードフレーム(26)の一部は、それぞれ別々に、間隔を置いて、前記多層基板(18)の前記第1の表面に取り付けられ、前記リードフレーム(26)は、前記多層基板(18)の前記第1の表面を越えて前記多層基板(18)の外側に延び、前記POLサブモジュール(14)の周りと、前記リードフレーム(26)が前記多層基板(18)の前記第1の表面に取り付けられた位置の上及び、前記間隔の位置に封入(44)が形成され、前記リードフレーム(26)及び前記多層基板面を介して前記POLサブモジュール(14)が外部回路構造に電気的に結合する、パワーオーバレイ(POL)構造(10)。」「【請求項7】パワーオーバレイ(POL)構造を形成する方法であって、誘電体層と、誘電体層に取り付けられた少なくとも1つの半導体デバイスと、少なくとも1つの半導体デバイスに電気的に結合するために誘電体層内のビアを通って延在する金属相互接続構造とを含むPOLサブモジュールを提供するステップと、パターン化された導電性の層を含む第1の表面および前記第1の表面反対側の導電性の層を含む第2の表面を有する多層基板(18)の前記第1の表面に該第1の表面に沿ってリードフレームの一部を取り付けるステップと、前記リードフレームを取り付けられた前記多層基板(18)の前記第1の表面の前記リードフレームが取り付けられていない位置に前記リードフレームから間隔を置いて、前記POLサブモジュールを取り付けるステップと、を含み、前記リードフレーム(26)は、前記多層基板(18)の前記第1の表面を越えて前記多層基板(18)の外側に延び、前記POLサブモジュール(14)の周りと、前記リードフレーム(26)が前記多層基板(18)の前記第1の表面に取り付けられた位置の上及び、前記間隔の位置に封入(44)が形成され、前記リードフレームは、前記多層基板(18)を介して前記POLサブモジュールの前記少なくとも1つの半導体デバイスと外部回路構造との間の相互接続を行うように構成される、方法。」とするものである。(下線部は、補正箇所である。) 2.補正の適否本件補正は、補正前の請求項1に記載された発明の発明特定事項である「導電性の第1の表面」及び「第2の表面」を、それぞれ「パターン化された導電性の層を含む」第1の表面及び「前記第1の表面反対側の導電性の層を含む」第2の表面であるとし、また、「前記POLサブモジュール(14)と、前記リードフレーム(26)は、それぞれ別々に、前記多層基板(18)の前記第1の表面に取り付けられ」における、リードフレーム(26)をリードフレーム(26)「の一部」とし、取り付けを「間隔を置いて、」取り付けられると限定を付加し、さらに、「前記POLサブモジュール(14)の周りと、前記リードフレーム(26)が前記多層基板(18)の前記第1の表面に取り付けられた位置の上及び、前記間隔の位置に封入(44)が形成され、」という構成を付加して限定するものである。さらに、本件補正は、補正前の請求項7に記載された発明の発明特定事項である「導電性の第1の表面および第2の表面を有する多層基板(18)の前記第1の表面にリードフレームを取り付けるステップ」における、導電性の第1の表面及び第2の表面を、それぞれ「パターン化された導電性の層を含む」第1の表面及び「前記第1の表面反対側の導電性の層を含む」第2の表面であるとし、第1の表面にリードフレームを取り付けを、第1の表面に「該第1の表面に沿って」リードフレーム「の一部」を取り付けと限定を付加し、また、「前記リードフレームを取り付けられた前記多層基板(18)の前記第1の表面の前記リードフレームが取り付けられていない位置に前記POLサブモジュールを取り付けるステップ」における、前記POLサブモジュールを取り付けを「前記リードフレームから間隔を置いて、」前記POLサブモジュールを取り付けと限定を付加し、さらに、「前記POLサブモジュール(14)の周りと、前記リードフレーム(26)が前記多層基板(18)の前記第1の表面に取り付けられた位置の上及び、前記間隔の位置に封入(44)が形成され、」という構成を付加して限定するものである。また、本件補正前の請求項1、7に記載された発明と本件補正後の請求項1、7に記載される発明の産業上の利用分野及び解決しようとする課題は同一であるから、特許法第17条の2第5項第2号の特許請求の範囲の減縮を目的とするものに該当する。そこで、本件補正後の請求項1に記載された発明(以下、「本件補正発明」という。)が特許出願の際独立して特許を受けることができるものか否か(特許法第17条の2第6項において準用する同法第126条第7項の規定に適合するか否か)を検討する。 (1)本件補正発明本件補正発明は、上記1.で記載したとおりのものである。 (2)引用文献、引用発明 (ア)引用文献1 原査定の拒絶の理由において引用された、特開2007-53379号公報(以下、「引用文献1」という。)には、図面とともに以下の事項が記載されている。(下線は、当審において付加した。以下、同じ。) a.「【技術分野】【0001】本出願は、一般に、パワー半導体デバイスのパッケージングのための構造および方法に関する。」 b.「【0020】図1から9Bは、図9Aに例示されている、パワー半導体デバイスパッケージ構造を製造する方法だけでなく、その結果のパッケージ構造を対象とする一実施形態を示している。図9Aのチップ21は、本出願のパッケージ構造で使用することができる半導体パワーチップを表している。チップ21はMOSFETデバイスとして例示されているが、チップ21は、上述のように、IGBTおよびダイオードを含む、任意の種類のパワー半導体デバイスを含むことができると理解される。【0021】図3に例示されているように、チップ21は、活性表面24および背面25を持つ。概して、活性表面21は、コンタクトパッド22および23により表されるように、その上に形成された1つまたは複数のコンタクトパッドを持つことができる。図に示されているように、パワーチップ21は、ソースパッドと呼ばれる大きなパワーパッド22、およびゲートパッドと呼ばれるそれよりも小さい制御パッド23を含む、MOSFETデバイスに典型的な2つの上面コンタクトパッドを持つ。背面25は、さらに、当業でよく知られているように、ドレインパッド(図に示されていない)と呼ばれる、背面コンタクトを含むことができる。チップ21は、以下でさらに詳しく説明するように、1つまたは複数のコンタクトパッドおよび背面コンタクトとの電気的接触を介してパッケージ相互接続構造に電気的に結合することができる。【0022】図1および2は、膜の厚さを通して延びる複数のスルーホール11を持つ誘電体膜10の一実施形態の上面および断面図を示している。図1および2は、図3から9に示されているように、単一チップ部位と連動して形成される誘電体膜10の部分のみを例示している。図14から16に例示されているように、誘電体膜10は、マルチチップモジュール内の多数のそのようなチップ部位をカバーすることができる。誘電体膜10は矩形の形状を持つものとして例示されているが、誘電体膜10は、本出願の構造を形成するのに適している所望の形状またはサイズを持つことができる。・・・・中略・・・・【0031】一実施形態では、誘電体膜10を形成する方法は、所望の材料の平面誘電体膜を獲得し、適当な手段によりその中にスルーホール11を形成することを含む。例示的な一実施形態では、誘電体膜10は、セラミックであり、スルーホール11は、機械式穴あけ器またはウォータージェットの使用など、好適な機械的方法により形成されるが、誘電体膜10は、焼成前状態(つまり、緑色状態)にある。他の実施形態では、誘電体膜は、例えば機械式ドリル、レーザー式ドリル、化学エッチング技術、または焼成されたままのセラミックに孔を形成する他の好適な方法により、スルーホール11を形成する前に、焼成される。焼成されたままの状態で孔を形成することは、誘電体膜内にスルーホールを位置決めするために狭い許容範囲が必要な場合に好ましいと考えられるが、それは、焼成前の状態にある膜は、一般に、焼成されると収縮し、スルーホールを正確に位置決めすることが困難になる可能性があるからである。」 c.「【0041】図5は、導電層40が形成された後、誘電体膜10に取り付けられたチップ21の断面図を例示している。誘電体膜10は、導電層40を形成できる平面を備え、それにより、誘電体膜10の上側表面に平面相互接続構造ができる。導電層40は、スルーホール11を埋めて導電性支柱41を形成し、これは導電層40をコンタクトパッド22および23に電気的に結合する。」 d.「【0049】図6は、導電層40のパターン形成が行われた後の誘電体膜10に取り付けられたチップ21の断面を例示している。導電層40は、導電層の一部を選択的に除去し、パッケージ構造相互接続部を形成することによりパターン形成される。誘電体膜10の上側表面に隣接して形成される導電性支柱41および配線42を含むその結果の相互接続構造は、低抵抗および低インダクタンスの相互接続部を実現し、パワー半導体デバイスに存在することが多い大電流に対応できる。・・・・中略・・・・【0052】図7は、パワーモジュール基板70に揃えられている、チップ21に付着している誘電体膜10の断面図である。パワーモジュール基板70は、図8に例示されているように、チップ21を電気的に結合できる1つまたは複数の導電基板コンタクト72を持つ絶縁基板71を含む。例えば、チップ21は、好適な方法によりハンダ74で基板コンタクト72にハンダ付けすることができる。絶縁基板71は、さらに、背面導電層73も持ち、これにより、好適な方法によりパワーモジュールをヒートシンク(図に示されていない)に容易に取り付けることができる。【0053】絶縁基板71は、パワーモジュール基板で使用するのに適している絶縁体を含むことができる。このような材料の例は、Al2O3およびBeOを含むセラミックスなどの無機絶縁体、さらに、AlN、Si3N4、およびSiCなどの他の絶縁体である。【0054】一実施形態では、絶縁基板71は、第1の主要表面および対向する第2の主要表面を持ち、第1および第2の主要表面は実質的に平面である。図7に示されているように、1つまたは複数の導電性基板コンタクト72が、第1の主要表面に隣接して形成される。背面導電層73は、第2の主要表面上に形成することができる。・・・・中略・・・・【0057】図9Aは、接着層20が取り除かれている、図8に例示されている構造と類似している、パワー半導体チップパッケージ構造の一実施形態の断面を例示している。接着層20を取り除くとことは、チップ21がパワー基板70に接着される前後に行うことができる。接着層20を取り除くと、誘電体膜10とパワー半導体チップ21の活性表面との間に1つまたは複数の空隙91が形成される。空隙のサイズは、取り除かれる接着層20の厚さによって異なる。図9Bにより明確に例示されているように、誘電体膜10とチップ21の活性表面との間に距離ｘの高さを持つ空隙を形成することができる。一実施形態では、距離ｘは、約0.01ミルから約5ミルまでの範囲、およびその間に入るすべての部分範囲の高さを有することができる。例えば、距離ｘは、約0.2ミルから約2ミルまでの範囲の高さを有することができる。」 e.「【0077】図14に例示されている実施形態では、パワーモジュールを例えば、回路基板に電気的に接続する手段を構成するためにI/Oストラップ151を使用する。一実施形態では、図15により明確に例示されているように、ストラップ151は、基板コンタクト72の延長であり、ストラップおよびコンタクトは導電体の同じピースから形成される。この実施形態では、ストラップ151は、好適な方法により形成することができる。例えば、ストラップ151およびコンタクト72を形成する導電体を曲げて所望の形状にしてから、標準の金属曲げ方法を使用して曲率半径を制御することにより基板71に取り付けることができる。それとは別に、ストラップ151およびコンタクト72を形成する材料を平らな形態の基板にあてがって、取付けの後所望の形態に曲げることができる。この後者の方法により、接着プロセスが簡素化されるが、ストラップ-基板のボンドに応力をかけないように注意しなければならない。さらに他の実施形態では、ストラップ151およびコンタクト72は、例えば、基板71上にコンタクト72を形成し、次いで、ハンダ付け、ろう接、または溶接などの好適な方法でストラップ151をコンタクト72に接着することにより別々に形成される。【0078】他の実施形態では、ストラップ151は、導電層40の延長とすることができ、ストラップ151およびコンタクト40は前段落で説明されているのと類似の方法により導電体の同じピースから形成される。それとは別に、ストラップ151は、例えば、ハンダ付け、ろう接、または溶接により、導電層40に接着することができる。さらに他の実施形態では、I/O構造は、基板コンタクト72に接着されるか、またはその延長である1つまたは複数のI/Oストラップ、および導電層40に接着されるか、またはその延長である1つまたは複数のI/Oストラップを含む。【0079】限定はしないが、プリント回路基板またはセラミック基板などの相互接続構造への圧力接触技術または直接ハンダ付けを含む、他の好適なI/O構造および技術も使用することができる。当業でよく知られているように、I/O構造は、一般に、特定の電力回路アプリケーションのシステムレベル要件に基づいて選択される。【0080】図13から16は、パワーモジュールの可能なマルチチップ構成の一実施例を対象としており、当業者であれば、他の多くの代替え構成が可能であることを容易に理解するであろう。また当業者であれば、本出願のマルチチップパワーモジュールは、電源スイッチ、電源ハーフブリッジ、電源ブリッジ、電力整流器、および複雑な電力機能などの所望のパワーデバイスを形成するように構成することができることを理解するであろう。【0081】一実施形態では、パワーモジュールは、気密封止型パワーモジュールを形成する気密エンクロージャ内に装着することができる。使用することができる例示的な気密エンクロージャの1つは、モジュール相互接続部との電気的接続を形成する封止導電リードを備えるセラミックパッケージである。このような気密封止型エンクロージャを実現する方法および構造は、当業でよく知られている。」 f.「」 g.「」 h.「図15 」・上記dの段落【0057】によれば、図9A(上記g)には、パワー半導体チップパッケージ構造が記載されている。また、図6(上記h)によれば、チップ21、誘電体膜10、導電層40からなるモジュールが読み取れ、そして、図9Aのパワー半導体チップパッケージ構造は、上記dの段落【0052】によれば、パワーモジュール基板70に該モジュールを取り付けたものである。してみると、引用文献1には、チップ21、誘電体膜10、導電層40からなるモジュールをパワーモジュール基板70に取り付けたパワー半導体チップパッケージ構造が記載されているといえる。・上記bの段落【0020】、【0021】には、チップ21は、MOSFETデバイスであって、活性表面24および背面25を持ち、活性表面21は、コンタクトパッド22および23を持つことが記載されている。・上記bの段落【0022】には、誘電体膜10は、膜の厚さを通して延びる複数のスルーホール11を持つことが、また、上記cには、誘電体膜10にチップ21が取り付けられ、さらに、導電層40を形成できる平面を備え、それにより、誘電体膜10の上側表面に平面相互接続構造ができることが記載されている。また、上記bの段落【0031】には、誘電体膜10は、セラミックであることが記載されている。してみると、引用文献1には、誘電体膜10は、セラミックであり、膜の厚さを通して延びる複数のスルーホール11を持ち、チップ21が取り付けられ、さらに、導電層40を形成できる平面を備え、それにより、該誘電体膜10の上側表面に平面相互接続構造ができることが記載されているといえる。・上記cには、導電層40は、スルーホール11を埋めて導電性支柱41を形成し、これは導電層40をコンタクトパッド22および23に電気的に結合することが記載されている。・上記dの段落【0052】には、パワーモジュール基板70は、チップ21を電気的に結合できる1つまたは複数の導電基板コンタクト72を持つ絶縁基板71を含み、チップ21がハンダ74で基板コンタクト72にハンダ付けされ、絶縁基板71は、さらに、背面導電層73も持つことが記載されている。また、段落【0054】、図9Aによれば、絶縁基板71は、第1の主要表面および対向する第2の主要表面を持ち、第1の主要表面に複数の導電基板コンタクト72が隣接して形成され、第2の主要表面に背面導電層73を持つことが記載されている。してみると、引用文献1には、パワーモジュール基板70は、チップ21と電気的に結合できる複数の導電基板コンタクト72が隣接して形成される第1の主要表面を持つ絶縁基板71を含み、チップ21がハンダ74で基板コンタクト72にハンダ付けされ、さらに、絶縁基板71の第1の主要表面に対向する第2の主要表面に背面導電層73を持つことが記載されているといえる。・上記eの段落【0077】には、回路基板に電気的に接続する手段を構成するためにI/Oストラップ151を使用できること、さらに、ストラップ151は、基板71上にコンタクト72を形成し、ハンダ付け、ろう接、または溶接などでストラップ151をコンタクト72に接着することが記載されている。また、図15(上記h)によれば、複数のI/Oストラップ151が、絶縁基板71の第1の主要表面を超えて絶縁基板71の外側に伸びている。してみると、パワー半導体チップパッケージ構造は、回路基板に電気的に接続する手段を構成するために複数のI/Oストラップ151を使用でき、該ストラップ151は、絶縁基板71上に形成した導電基板コンタクト72に、ハンダ付け、ろう接、または溶接などで接着され、絶縁基板71の第1の主要表面を超えて絶縁基板71の外側に伸びることが記載されているといえる。したがって、上記引用文献1の記載及び図面並びにこの分野の技術常識を考慮すると、引用文献1には、次の発明(以下、「引用発明」という。)が開示されていると認められる。「チップ21、誘電体膜10、導電層40からなるモジュールをパワーモジュール基板70に取り付けたパワー半導体チップパッケージ構造であって、前記チップ21は、MOSFETデバイスであって、活性表面24および背面25を持ち、活性表面21は、コンタクトパッド22および23を持ち、前記誘電体膜10は、セラミックであり、膜の厚さを通して延びる複数のスルーホール11を持ち、チップ21が取り付けられ、さらに、導電層40を形成できる平面を備え、それにより、該誘電体膜10の上側表面に平面相互接続構造ができるものであり、前記導電層40は、スルーホール11を埋めて導電性支柱41を形成し、これによって導電層40をコンタクトパッド22および23に電気的に結合するものであり、パワーモジュール基板70は、チップ21と電気的に結合できる複数の導電基板コンタクト72が隣接して形成される第1の主要表面を持つ絶縁基板71を含み、チップ21がハンダ74で基板コンタクト72にハンダ付けされ、さらに、絶縁基板71の第1の主要表面に対向する第2の主要表面に背面導電層73も持つものであり、回路基板に電気的に接続する手段を構成するために複数のI/Oストラップ151を使用でき、該ストラップ151は、絶縁基板71上に形成した導電基板コンタクト72に、ハンダ付け、ろう接、または溶接などで接着され、絶縁基板71の第1の主要表面を超えて絶縁基板71の外側に伸びるものである、パワー半導体チップパッケージ構造。」 (イ)引用文献2 原査定の拒絶の理由において引用された、特開2004-6603号公報(以下、「引用文献2」という。)には、図面とともに以下の事項が記載されている。 a.「【0002】【従来の技術】近年になり、半導体パワーデバイスの大容量化が進み、これに伴いパワー半導体素子の発熱損失も益々増大する傾向にある。これに対して、パワー半導体素子は信頼性および寿命の観点からその動作温度を低い温度に保つことが望ましいことから、半導体パワーデバイスでは、通電に伴う半導体チップの発熱を外部に効率よく放熱して過度な温度上昇を抑制することが重要な課題となっている。ここで、IGBTとFWDを組み合わせたパワーモジュールを例に、従来におけるモジュールの組立構造を図7に示す。図7(a),(b)において、1は放熱用の金属ベース板(銅板)、2は金属ベース板1の上に搭載した半導体素子実装用の絶縁基板、3はIGBT、4はFWD、5は外囲ケース(樹脂ケース)、6はコレクタ端子、7はエミッタ端子、8はゲート端子である。」 b.「【0015】【発明の実施の形態】以下、本発明の実施の形態を図1?図6に示す実施例で説明する。なお、各実施例の図中で図7,図8に対応する部材には同じ符号を付してその説明は省略する。〔実施例1〕図1(a),(b)は本発明の請求項1,2,5に対応する実施例を示すものである。この実施例において、パッケージ内部の構造は基本的に図7(a),(b)と同様であり、IGBT3とFWD4は左右に近接するように並置して絶縁基板2に実装している。【0016】ここで、IGBT3はコレクタ電極を、FWD4はカソード電極を下に向けて絶縁基板2の上面に形成したコレクタ,カソードに対応する配線パターン2bに半田マウントされている。また、IGBT3のゲート電極と絶縁基板上に形成したゲート配線パターン2dとの間は接続導体(銅板)12を介して接続されている。これに対して、主回路に接続するIGBT3の上面側のエミッタ電極,およびFWD4の上面側のアノード電極と絶縁基板上のエミッタ配線パターン2cとの間には、従来構造(図7参照)におけるアルミワイヤ9に代えて、通電導体を兼ねたヒートパイプ13を敷設した上で、各接合部を半田付して電気的および伝熱的に接合している。なお、ヒートパイプ13の端部と絶縁基板の配線パターン2cとの間は直接半田付けによって接合しても良いし、また熱伝導性の良好なパッドを介挿して半導体チップと高さを揃えた上で半田付けしてもよい。例えばモリブデン板などは半導体チップに近い熱膨張係数を有しているので、高さを揃えるためのパッドとして好適である。また、ヒートパイプ13との接合には、半田付け以外に例えば導電性接着剤を用いて接合することも可能である。」 c.「図1 」上記a、b、図1(上記c)によれば、引用文献2には以下の技術事項が記載されている。「コレクタ端子6、エミッタ端子7、ゲート端子8の絶縁基板2の接続箇所と、半導体素子であるIGBT3やFWD4の接続箇所とは、間隔が設けられていること。」 (ウ)引用文献3 原査定の拒絶の理由において引用された、特開2007-287833号公報(以下、「引用文献3」という。)には、図面とともに以下の事項が記載されている。 a.「【0010】実施の形態1. 図1は実施の形態1の電力用半導体装置の外観を示した斜視図であり、図2は図1の構成のA-A部の断面図である。実施の形態1の電力用半導体装置は、半導体素子として、絶縁ゲート型バイポーラトランジスタ(IGBT:以下半導体素子15と呼称する)2個と還流ダイオード(FWDi:以下半導体素子16と呼称する)を2個で電力用半導体装置を構成する場合について説明する。半導体素子15は、縦横各10mm、厚さ0.4mmの大きさであり、裏面にはコレクタ電極15a、表面にはゲート電極およびエミッタ電極15bが設けられている。半導体素子16は、縦横各10mm、厚さ0.4mmの大きさであり、裏面にはカソード電極16a、表面にはアノード電極16bが設けられている。【0011】図1の構成は、冷却板1の基板載置面にシリコーン等の伝熱効果を高めるグリースを塗布し、セラミック等の絶縁板の片面には第一の接続回路12aを形成する例えば銅(Cｕ)等の導電性金属箔、反対面にも同様の銅(Cｕ)等の導電性金属箔12bを貼着した第一の回路基板11を載置し、この第一の回路基板11の第一の接続回路12aの所定の位置に、半導体素子15および半導体素子16を載置してコレクタ電極である裏面電極15a、およびカソード電極である裏面電極16aを半田20により固着し、第一の接続回路12aに固着された半導体素子15および半導体素子16の複数の表面電極へ複数の第一の通電ブロック21の一端側を半田20により固着し、第一の接続回路12aの所定の位置に第二の通電ブロック22の一端を半田20により固着し、第一の回路基板11の第一の接続回路12aの所定の位置に通電導体31および制御導体32の一端側を半田20により固着し、セラミック等の絶縁板の片面には第二の接続回路14aを形成する例えば銅(Cｕ)等の導電性金属箔、反対面にも同様の銅(Cｕ)等の導電性金属箔14bを貼着した第二の回路基板13の第二の接続回路14aを半導体素子側として第一の通電ブロック21および第二の通電ブロック22の上端に接触する状態で載置して半田20により固着し、第二の回路基板13の第二の接続回路14aの反対面にシリコーンゴム等の耐熱性と弾力性を備えた弾性部材25を載置し、この弾性部材25の上面に、締結用ボルト穴2aおよび接続端子31および接続端子33を挿通する導体挿通穴2b、2cを孔設し、導体挿通穴2b、2cに絶縁ブッシュ32、34を装着した加圧部材2を載置し、第一の回路基板11、半導体素子15および半導体素子16および第二の回路基板13を積層した外周部に枠体2を配置し、締結ボルト4により冷却板1と加圧部材2との間を適正な締付力で締め付ける。・・・・中略・・・・【0018】第一の回路基板11および第二の回路基板13の実際の構成は、主として窒化アルミ(AlN)からなり厚さが0.635mmのセラミック板の両面に0.3mmの銅箔を貼着し、片面に第一の接続回路12aまたは第二の接続回路14aを形成している。また、第二の回路基板13の大きさは、通電導体31および制御導体32を外部に導出する必要があるので、第一の回路基板11よりも小さくなっている。」 b.「図2 」上記a、図2(上記b)によれば、引用文献3には以下の技術事項が記載されている。「半導体素子15,16と、外部に導出される通電導体および制御導体は、第一の回路基板11の一方の面の第一の接続回路12aに別々に、間隔を置いて取り付けられていること。」 (エ)引用文献4 本件出願の優先日前の出願である特表2002-521843号公報(以下、「引用文献4」という。)には、図面とともに以下の事項が記載されている。 a.「【0013】図2は本発明の1実施例に基づくパッケージ化したパワー半導体装置24の簡単化した断面図を示している。パワー半導体ダイ26が直接ボンド付け銅(「DBC」、又は直接銅ボンド付け(DBC)としても知られている)基板28へ半田付けされている。DBC基板28は、銅からなるダイ側(第一)層と、セラミック層32と、銅からなるバックサイド即ち裏側(第二)層34とを有している。封止体からなる層36がパワー半導体ダイ26と、DBC基板28と、銅からなる第一層30へ半田付け40されている装置リード38(そのうちの1つのみ示してある)の上に形成されている。」 b.「図2 」上記a、図2(上記b)によれば、引用文献4には以下の技術事項が記載されている。「パワー半導体装置24において、装置リード38、パワー半導体ダイ26、装置リード38とパワー半導体ダイ26の間を含むパワー半導体装置全体を封止すること。」 (オ)引用文献5 本件出願の優先日前の出願である特開2007-27261号公報(以下、「引用文献5」という。)には、図面とともに以下の事項が記載されている。 a.「【0020】実施の形態2. 図4は、本発明の実施の形態2における、封止樹脂6を透視したパワーモジュールの概略構成を示す上面図、図5は図4のB-B線における断面図、図6は本実施の形態における、配線セラミック基板1のパワー半導体素子2の搭載面の反対面から見たパワーモジュールの概略構成を示す下面図である。本実施の形態のパワーモジュールは、2個の配線セラミック基板1に各々2個のパワー半導体素子2が搭載され、接合部材3d、3e、3fと接合され、配線セラミック基板1のパワー半導体素子2の搭載面の反対面に銅層等の金属層1cが設けられ、また、図5に示すように、配線セラミック基板1のパワー半導体素子2の搭載面の反対面に、外周端領域1dを除いて内側に銅層等の金属層1cが設けられ、封止樹脂6が上記金属層1cが設けられていない外周端領域1dに連続して設けられている他は実施の形態1と同様である。本実施の形態のパワーモジュールは、配線セラミック基板1のパワー半導体素子の搭載面の反対面に金属層1cと封止樹脂6を設けることにより、高い放熱性を維持するとともに、セラミック基板1aを保護することができる。」 b.「図5 」上記a、図5(上記b)によれば、引用文献5には以下の技術事項が記載されている。「パワーモジュールにおいて、接合部材3f、パワー半導体素子2、接合部材3fとパワー半導体素子2の間を含むパワーモジュール全体を封止すること。」 (3)対比本件補正発明と引用発明とを対比する。 a.引用発明の「スルーホール11」、「セラミック」は、各々、本件補正発明の「ビア」、「誘電体積層」に相当する。そして、引用発明の「誘電体膜10」は、セラミックからなり膜の厚さを通して延びる複数のスルーホール11を持つものであるから、本件補正発明の「その中を通って形成された複数のビアを有し、誘電体積層または誘電体フィルムを備える誘電体層」に相当する。 b.引用発明の「チップ21」は、MOSFETデバイスであり、半導体材料からなることは明らかであって、さらに、誘電体膜10に取り付けられ、活性表面24および背面25を持ち、活性表面21は、コンタクトパッド22および23持つものであるから、本件補正発明の「前記誘電体層(30)に取り付けられ、それぞれが半導体材料から成る基板および前記基板上に形成された複数の接続パッドを含む、少なくとも1つの半導体デバイス」に相当する。 c.引用発明の「導電層40」は、スルーホール11を埋めて導電性支柱41を形成し、導電性支柱41によって導電層40とコンタクトパッド22および23は電気的に結合し、さらに、導電層40は、誘電体膜10の上側表面で平面相互接続構造となるものであるから、本件補正発明の「前記少なくとも1つの半導体デバイスの前記複数の接続パッドに電気的に結合された金属相互接続構造であって、前記誘電体層を通って形成された前記ビアを通って延在し、その結果、前記複数の接続パッドに接続される、金属相互接続構造」に相当する。 d.引用発明の「モジュール」は、チップ21、誘電体膜10、導電層40からなるものであるから、本件補正発明の「誘電体層」と「半導体デバイス」と「金属相互接続構造」「を備えるPOLサブモジュール」に相当する。 e.引用発明の「回路基板」は、本件補正発明の「外部回路構造」に相当する。そして、引用発明の「I/Oストラップ151」は、回路基板に電気的に接続する手段であって、ここで、I/Oストラップ151で回路基板に電気的に接続されるのはチップ21と認められるから、I/Oストラップ151とモジュールは電気的に結合されているものと認められる。してみると、引用発明の「複数のI/Oストラップ151」は、本件補正発明の「前記POLサブモジュールに電気的に結合されたリードフレームであって、外部回路構造への相互接続を行うように構成された複数のリードを備えるリードフレーム」に相当する。 f.引用発明の「複数の導電基板コンタクト72」は、複数ありパターン化された層と認められることから、本件補正発明の「パターン化された導電性の層」に相当する。そして、引用発明の絶縁基板71の「第1の主要表面」は、導電基板コンタクト72が設けられる面であるから、本件補正発明の「パターン化された導電性の層を含む第1の表面」に相当する。また、引用発明の「背面導電層73」は、第1の主要表面に対向する面ににある導電性の層であるから、本件補正発明の「前記第1の表面反対側の導電性の層」に相当する。そして、引用発明の絶縁基板71の「第2の主要表面」は、背面導電層73が設けられる面であるから、本件補正発明の「前記第1の表面反対側の導電性の層を含む第2の表面」に相当する。さらに、引用発明の「パワーモジュール基板70」は、導電基板コンタクト72の層、絶縁基板71、背面導電層73からなる多層の基板であるから、本件補正発明の「パターン化された導電性の層を含む第1の表面および前記第1の表面反対側の導電性の層を含む第2の表面を有する多層基板」に相当する。 g.引用発明の「パワー半導体チップパッケージ構造」は、モジュールをパワーモジュール基板70に取り付けたものでありパワーモジュール基板70の導電基板コンタクト72にI/Oストラップ151が接着されるものであるから、本件補正発明の「POLサブモジュール」と「リードフレーム」と「多層基板と、を備え」た「パワーオーバレイ(POL)構造」に相当する。但し、本件補正発明では、「前記POLサブモジュールと、前記リードフレームの一部は、それぞれ別々に、間隔を置いて、前記多層基板の前記第1の表面に取り付けられ」、「前記リードフレーム(26)及び前記多層基板面を介して前記POLサブモジュールが外部回路構造に電気的に結合する」ものであるのに対して、引用発明には、その旨の特定がされていない点で相違する。また、本件補正発明では、「前記POLサブモジュールの周りと、前記リードフレームが前記多層基板の前記第1の表面に取り付けられた位置の上及び、前記間隔の位置に封入が形成され」るのに対して、引用発明には、その旨の特定がされていない点でも相違する。 h.引用発明の「I/Oストラップ151」は、絶縁基板71の第1の主要表面を超えて絶縁基板71の外側に伸びるものであって、また、絶縁基板71は、パワーモジュール基板70の一部である。したがって、引用発明の「該ストラップ151は、絶縁基板71上に形成した導電基板コンタクト72に、ハンダ付け、ろう接、または溶接などで接着され、絶縁基板71の第1の主要表面を超えて絶縁基板71の外側に伸びるものである」ことは、本件補正発明の「前記リードフレームは、前記多層基板の前記第1の表面を越えて前記多層基板の外側に延びる」ことに相当する。したがって、本件補正発明と引用発明とを対比すると、両者は、以下の点で一致ないし相違する。 (一致点) 「パワーオーバレイ(POL)構造において、 POLサブモジュールであって、その中を通って形成された複数のビアを有し、誘電体積層または誘電体フィルムを備える誘電体層と、前記誘電体層に取り付けられ、それぞれが半導体材料から成る基板および前記基板上に形成された複数の接続パッドを含む、少なくとも1つの半導体デバイスと、前記少なくとも1つの半導体デバイスの前記複数の接続パッドに電気的に結合された金属相互接続構造であって、前記誘電体層を通って形成された前記ビアを通って延在し、その結果、前記複数の接続パッドに接続される、金属相互接続構造と、を備えるPOLサブモジュールと、前記POLサブモジュールに電気的に結合されたリードフレームであって、外部回路構造への相互接続を行うように構成された複数のリードを備えるリードフレームと、パターン化された導電性の層を含む第1の表面および前記第1の表面反対側の導電性の層を含む第2の表面を有する多層基板と、を備え、前記リードフレームは、前記多層基板の前記第1の表面を越えて前記多層基板の外側に延びる、パワーオーバレイ(POL)構造。」 (相違点1) 本件補正発明では、「前記POLサブモジュールと、前記リードフレームの一部は、それぞれ別々に、間隔を置いて、前記多層基板の前記第1の表面に取り付けられ」、「前記リードフレーム(26)及び前記多層基板面を介して前記POLサブモジュールが外部回路構造に電気的に結合する」ものであるのに対して、引用発明には、その旨の特定がされていない点。 (相違点2) 本件補正発明では、「前記POLサブモジュールの周りと、前記リードフレームが前記多層基板の前記第1の表面に取り付けられた位置の上及び、前記間隔の位置に封入が形成され」るのに対して、引用発明には、その旨の特定がされていない点。 (4)判断上記各相違点について検討する。 (相違点1)について引用文献2、3にも記載されるように、半導体と外部回路に接続するためのリードを多層基板の別々の位置に間隔を置いて取り付けることは周知の技術事項である。そして、該周知の技術事項においては、外部回路と半導体は、リードと多層基板を介して接続されることは明らかである。したがって、引用発明におけるモジュールとI/Oストラップ151の導電基板コンタクト72への接続に関して、該周知の技術事項を適用して、本件補正発明の相違点1の構成とすることは、当業者が容易に想到し得たことである。 (相違点2)について引用文献4、5に記載されるように、リード、パワー半導体、リードとパワー半導体の間を含むパワー半導体装置全体を封止することは周知の技術事項であって、封止を行えば信頼性が向上することは明らかである。したがって、引用文献1に記載された発明において信頼性を高めるために、該周知の技術事項を適用して、パワー半導体装置全体を封止する封入を形成し、本件補正発明の上記相違点2の構成とすることは、当業者が容易に想到し得たことである。そして、本件補正発明の作用効果も、引用発明、及び周知の技術事項に基づいて当業者が予測できる範囲のものである。したがって、本件補正発明は、引用発明、及び周知の技術事項に基づいて当業者が容易に発明することができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものである。 (5)結語以上検討したとおり、本件補正は、特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので、同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。第3.本願発明について 1.本願発明平成30年2月19日付けの手続補正は、上記のとおり却下されたので、本願の請求項1-7に係る発明は、平成28年8月16日に補正された特許請求の範囲の請求項1-7に記載された事項により特定されるものであるところ、そのうち請求項1に係る発明(本願発明)は再掲すると次のとおりのものである。「【請求項1】パワーオーバレイ(POL)構造(10)において、 POLサブモジュール(14)であって、その中を通って形成された複数のビアを有し、誘電体積層または誘電体フィルムを備える誘電体層(30)と、前記誘電体層(30)に取り付けられ、それぞれが半導体材料から成る基板および前記基板上に形成された複数の接続パッドを含む、少なくとも1つの半導体デバイス(12)と、前記少なくとも1つの半導体デバイス(12)の前記複数の接続パッドに電気的に結合された金属相互接続構造(38)であって、前記誘電体層(30)を通って形成された前記ビア(36)を通って延在し、その結果、前記複数の接続パッドに接続される、金属相互接続構造(38)と、を備えるPOLサブモジュール(14)と、前記POLサブモジュール(14)に電気的に結合されたリードフレーム(26)であって、外部回路構造(27)への相互接続を行うように構成された複数のリード(28)を備えるリードフレーム(26)と、導電性の第1の表面および第2の表面を有する多層基板(18)と、を備え、前記POLサブモジュール(14)と、前記リードフレーム(26)は、それぞれ別々に、前記多層基板(18)の前記第1の表面に取り付けられ、前記リードフレーム(26)は、前記多層基板(18)の前記第1の表面を越えて前記多層基板(18)の外側に延び、前記リードフレーム(26)及び前記多層基板面を介して前記POLサブモジュール(14)が外部回路構造に電気的に結合する、パワーオーバレイ(POL)構造(10)。」 2.引用文献、引用発明引用発明等は、上記第2の2.の(2)の「(ア)引用文献1」、「(イ)引用文献2」、「(ウ)引用文献3」の項で記載したとおりである。 3.対比・判断そこで、本願発明と引用発明を対比するに、本願発明は上記本件補正発明から当該補正に係る限定を省いたものであって、上記相違点1のみで相違する。そうすると、相違点1は、上記第2の2.の「(4)判断」に記載したとおり、引用文献1に記載された発明、及び周知の技術事項に基づいて当業者が容易に発明をすることができたものである。 4.むすび以上のとおり、本願の請求項1に係る発明は、特許法第29条第2項の規定により特許を受けることができない。したがって、他の請求項について検討するまでもなく、本願は拒絶されるべきものである。よって、結論のとおり審決する。
別掲
審理終結日	2019-03-29
結審通知日	2019-04-02
審決日	2019-04-15
出願番号	特願2012-179136(P2012-179136)
審決分類	P 1 8・ 575- Z (H01L) P 1 8・ 121- Z (H01L)
最終処分	不成立
前審関与審査官	麻川倫広、鈴木駿平、多賀和宏
特許庁審判長	酒井朋広
特許庁審判官	東昌秋山澤宏
発明の名称	リードフレーム接続を有するパワーオーバレイ構造
代理人	小倉博
代理人	田中拓人
代理人	荒川聡志

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