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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L
管理番号 1355361
審判番号 不服2018-6219  
総通号数 239 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-11-29 
種別 拒絶査定不服の審決 
審判請求日 2018-05-07 
確定日 2019-09-19 
事件の表示 特願2014-185721「半導体装置」拒絶査定不服審判事件〔平成28年 4月21日出願公開、特開2016- 58661〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,平成26年9月11日の出願であって,その手続の経緯は以下のとおりである。
平成29年10月16日付け 拒絶理由通知書
平成29年12月25日 意見書,手続補正書の提出
平成30年 1月31日付け 拒絶査定
平成30年 5月 7日 審判請求書,手続補正書の提出
平成31年 1月16日付け 拒絶理由通知書
平成31年 3月25日 意見書,手続補正書(以下,この手続補
正書による補正を「本件補正」という。
)の提出

第2 本願発明
本件補正によって補正された特許請求の範囲の請求項1(以下,「本願発明」という。)は,以下のとおりである。

「【請求項1】
炭化珪素半導体からなる第1導電型の半導体基板と、
前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い炭化珪素半導体からなる第1導電型の第1半導体層と、
前記第1半導体層の、前記半導体基板側に対して反対側の表面に設けられた、前記第1半導体層よりも不純物濃度の高い炭化珪素半導体からなる第1導電型の第2半導体層と、
前記第2半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第2導電型の第1半導体領域と、
前記第1半導体領域の、前記半導体基板側に対して反対側の表面に設けられた、前記第1半導体領域よりも不純物濃度の低い第2導電型の第2半導体領域と、
前記第2半導体領域の内部に選択的に設けられた第1導電型の第3半導体領域と、
前記第2半導体領域を貫通して、前記第2半導体層の、前記第1半導体領域間に挟まれた部分に達する第1導電型の第4半導体領域と、
前記第2半導体層の、前記第1半導体領域間に挟まれた部分に設けられ、当該第2半導体層の残りの部分と前記第4半導体領域との間に挟まれて当該第4半導体領域と深さ方向に対向する、前記第2半導体層および前記第4半導体領域よりも不純物濃度が高い第1導電型の第5半導体領域と、
前記第2半導体領域の、前記第3半導体領域と前記第4半導体領域とに挟まれた部分の表面上に、ゲート絶縁膜を介して設けられたゲート電極と、
前記第2半導体領域および前記第3半導体領域に電気的に接続された第1電極と、
前記半導体基板の裏面に設けられた第2電極と、
を備え、
前記第5半導体領域の厚さは、前記第1半導体領域の厚さよりも薄く、
前記第2半導体層の不純物濃度は1×10^(16)/cm^(3)以上4×10^(16)/cm^(3)未満であり、
前記第2半導体層の厚さは1μm以上4μm以下であり、
前記第5半導体領域は、深さ方向に、前記第2半導体領域と前記第1半導体領域との界面から前記第1半導体領域よりも浅い深さに達することを特徴とする半導体装置。」

第3 拒絶の理由
平成31年1月16日付けの当審が通知した拒絶の理由(以下,「当審拒絶理由」という。)の概要は,次のとおりである。

この出願の請求項1ないし4に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

<引用文献等一覧>
1.特開2013-232564号公報
4.特開平3-34466号公報
5.特開2014-63949号公報
6.特開2013-247252号公報

第4 引用文献,引用発明等
1 引用文献1について
当審拒絶理由で引用した引用文献1には,次の事項が記載されている。(下線は,当審で付与した。以下同じ。)

「【技術分野】
【0001】
この発明は、半導体装置および半導体装置の製造方法に関する。」

「【0055】
(実施の形態2)
図5は、実施の形態2にかかる炭化珪素半導体装置の構成を示す断面図である。実施の形態2にかかる炭化珪素半導体装置が実施の形態1にかかる炭化珪素半導体装置と異なる点は、ダイオードの素子構造に代えて、MOSFETの素子構成を形成した点である。実施の形態2にかかる炭化珪素半導体装置については、縦型プレーナーゲート構造のMOSFETを例に説明する。実施の形態2においては、n^(+)型炭化珪素基板1、n型炭化珪素エピタキシャル層2および後述するpベース層13を併せて炭化珪素半導体基体とする。
【0056】
図5に示すように、実施の形態2にかかる炭化珪素半導体装置は、ドレイン領域となるn^(+)型炭化珪素基板1の主面上に、n型炭化珪素エピタキシャル層2が堆積されている。n^(+)型炭化珪素基板1およびn型炭化珪素エピタキシャル層2は、実施の形態1のn^(+)型炭化珪素基板およびn型炭化珪素エピタキシャル層と同様である。n^(+)型炭化珪素基板1のn型炭化珪素エピタキシャル層2側に対して反対側の表面(炭化珪素半導体基体の裏面)には、実施の形態1と同様に裏面電極7が設けられている。裏面電極7は、ドレイン電極を構成する。
【0057】
活性領域101において、炭化珪素半導体基体のおもて面側には、MOS(金属-酸化膜-半導体からなる絶縁ゲート)構造(素子構造)が形成されている。具体的には、活性領域101において、n型炭化珪素エピタキシャル層2のn^(+)型炭化珪素基板1側に対して反対側(炭化珪素半導体基体のおもて面側)の表面層には、p^(+)型領域(第1の第2導電型半導体領域)12が選択的に設けられている。p^(+)型領域12は、例えばアルミニウムがドーピングされてなる。
【0058】
隣り合うp^(+)型領域12、および当該隣り合うp^(+)型領域12に挟まれたn型炭化珪素エピタキシャル層2の表面には、p型炭化珪素エピタキシャル層(以下、pベース層とする、前記第2導電型ワイドバンドギャップ半導体堆積層)13が選択的に堆積されている。pベース層13は、活性領域101にのみ堆積されている。pベース層13の不純物濃度は、p^(+)型領域12の不純物濃度よりも低い。pベース層13は、例えばアルミニウムがドーピングされてなる。
【0059】
pベース層13のp^(+)型領域12上の部分には、n^(+)ソース領域14およびp^(+)コンタクト領域15が設けられている。n^(+)ソース領域14は、pベース層13のp^(+)型領域12側に対して反対側の表面からp^(+)型領域12に達しない深さで設けられている。また、n^(+)ソース領域14およびp^(+)コンタクト領域15は互いに接する。p^(+)コンタクト領域15は、n^(+)ソース領域14よりも耐圧構造部102側に配置されている。
【0060】
また、pベース層13の、n型炭化珪素エピタキシャル層2上の部分には、深さ方向にpベース層13を貫通しn型炭化珪素エピタキシャル層2に達するnウェル領域16が設けられている。nウェル領域16は、n型炭化珪素エピタキシャル層2とともにドリフト領域を構成する。pベース層13の、n^(+)ソース領域14とnウェル領域16とに挟まれた部分の表面には、ゲート絶縁膜17を介してゲート電極18が設けられている。ゲート電極18は、ゲート絶縁膜17を介して、nウェル領域16の表面に設けられていてもよい。
【0061】
層間絶縁膜20は、炭化珪素半導体基体のおもて面側の全面に、ゲート電極18を覆うように設けられている。ソース電極19は、層間絶縁膜20に開口されたコンタクトホールを介して、n^(+)ソース領域14およびp^(+)コンタクト領域15に接する。ソース電極19は、層間絶縁膜20によって、ゲート電極18と電気的に絶縁されている。
【0062】
また、ソース電極19は、活性領域101から耐圧構造部102へと延在し、耐圧構造部102の層間絶縁膜20上に張り出している。そして、ソース電極19は、層間絶縁膜20を介して、後述するp^(-)型領域5aの一部を覆う。すなわち、ソース電極19の最も耐圧構造部102側の端部は、JTE構造用のp^(-)型領域5a上で終端している。ソース電極19の層間絶縁膜20上に張り出した部分は、耐圧構造部102に生じた電荷を放出させるフィールドプレート(FP)として機能する。
【0063】
ソース電極19上には、電極パッド21が設けられている。電極パッド21は、活性領域101から耐圧構造部102へと延在し、かつその最も耐圧構造部102側の端部はソース電極19上で終端している。耐圧構造部102上には、ソース電極19および電極パッド21の最も耐圧構造部102側の各端部を覆うように、例えばポリイミドからなるパッシベーション膜などの保護膜22が設けられている。保護膜22は、放電防止の機能を有する。
【0064】
耐圧構造部102において、n型炭化珪素エピタキシャル層2のn^(+)型炭化珪素基板1側に対して反対側の表面層には、p^(-)型領域(第3の第2導電型半導体領域)5aおよびp^(--)型領域(第4の第2導電型半導体領域)5bが設けられている。p^(-)型領域5aおよびp^(--)型領域5bは、ダブルゾーンJTE構造を構成する。JTE構造は、層間絶縁膜20によって活性領域の素子構造と電気的に絶縁されている。ダブルゾーンJTE構造とは、不純物濃度の異なる2つのp型領域が接するように並列された構成のJTE構造である。
【0065】
p^(-)型領域5aは、p^(+)型領域12の周辺部に接し、当該p^(+)型領域12を囲む。p^(--)型領域5bは、p^(-)型領域5aの周辺部に接し、当該p^(-)型領域5aを囲む。すなわち、活性領域101側から耐圧構造部102側へ向かって、p^(+)型領域12、p^(-)型領域5aおよびp^(--)型領域5bの順に並列に配置されている。p^(-)型領域5aの不純物濃度は、pベース層13の不純物濃度よりも低い。p^(--)型領域5bの不純物濃度は、p^(-)型領域5aの不純物濃度よりも低い。
【0066】
好ましくは、p^(--)型領域5bの不純物濃度は、p^(-)型領域5aの不純物濃度の0.4倍?0.7倍であるのがよい。その理由は、本発明の効果が顕著にあらわれるからである。p^(-)型領域5aおよびp^(--)型領域5bは、それぞれ例えばアルミニウムがドーピングされてなる。図5では、活性領域101に1つのMOS構造のみを図示しているが、複数のMOS構造が並列に配置されていてもよい。
【0067】
次に、実施の形態2にかかる炭化珪素半導体装置の製造方法について、例えば1200Vの耐圧クラスのMOSFETを作成する場合を例に説明する。まず、例えば2×10^(19)cm^(-3)程度の不純物濃度で窒素がドーピングされたn^(+)型炭化珪素基板1を用意する。n^(+)型炭化珪素基板1は、主面が例えば<11-20>方向に4度程度のオフ角を有する(000-1)面であってもよい。次に、n^(+)型炭化珪素基板1の(000-1)面上に、1.8×10^(16)cm^(-3)の不純物濃度で窒素がドーピングされた厚さ10μmのn型炭化珪素エピタキシャル層2を成長させる。
【0068】
次に、フォトリソグラフィおよびイオン注入によって、n型炭化珪素エピタキシャル層2の表面層に、p^(+)型領域12を選択的に形成する。このイオン注入では、例えば、ドーパントをアルミニウムとし、p^(+)型領域12の不純物濃度が1.0×10^(18)cm^(-3)となるようにドーズ量を設定してもよい。p^(+)型領域12の幅および深さは、それぞれ13μmおよび0.5μmであってもよい。隣り合うp^(+)型領域12間の距離は、例えば2μmであってもよい。
【0069】
次に、n型炭化珪素エピタキシャル層2の表面に、pベース層13となるp型炭化珪素エピタキシャル層を例えば0.5μmの厚さで成長させる。このとき、例えば、pベース層13の不純物濃度が2.0×10^(16)cm^(-3)となるようにアルミニウムがドーピングされたp型炭化珪素エピタキシャル層を成長させてもよい。
【0070】
次に、フォトリソグラフィおよびイオン注入によって、pベース層13のn型炭化珪素エピタキシャル層2上の部分の導電型を反転させて、nウェル領域16を選択的に形成する。このイオン注入では、例えば、ドーパントを窒素とし、nウェル領域16の不純物濃度が5.0×10^(16)cm^(-3)となるようにドーズ量を設定してもよい。nウェル領域16の幅および深さは、それぞれ2.0μmおよび1.5μmであってもよい。
【0071】
次に、フォトリソグラフィおよびイオン注入によって、pベース層13のp^(+)型領域12上の部分の表面層に、n^(+)ソース領域14を選択的に形成する。次に、フォトリソグラフィおよびイオン注入によって、pベース層13のp^(+)型領域12上の部分の表面層に、p^(+)コンタクト領域15を選択的に形成する。次に、n^(+)ソース領域14、p^(+)コンタクト領域15およびnウェル領域16を活性化させるための熱処理(アニール)を行う。このときの熱処理温度および熱処理時間は、それぞれ1620℃および2分間であってもよい。
【0072】
次に、エッチングによって、耐圧構造部102上のpベース層13を例えば0.7μmの深さで除去し、n型炭化珪素エピタキシャル層2を露出させる。次に、フォトリソグラフィおよびイオン注入を行い、エッチングによって露出したn型炭化珪素エピタキシャル層2の表面層に、p^(-)型領域5aを選択的に形成する。このイオン注入は、例えば、ドーパントをアルミニウムとし、ドーズ量は6.0×10^(13)cm^(-2)としてもよい。
【0073】
次に、フォトリソグラフィおよびイオン注入を行い、エッチングによって露出したn型炭化珪素エピタキシャル層2の表面層に、p^(--)型領域5bを選択的に形成する。このイオン注入は、例えば、ドーパントをアルミニウムとし、ドーズ量は1.0×10^(13)cm^(-2)としてもよい。次に、p^(-)型領域5aおよびp^(--)型領域5bを活性化させるための熱処理(アニール)を行う。このときの熱処理温度および熱処理時間は、それぞれ1620℃および2分間であってもよい。
【0074】
p^(-)型領域5aおよびp^(--)型領域5bを活性化させるための熱処理は、n^(+)ソース領域14、p^(+)コンタクト領域15およびnウェル領域16を活性化させるための熱処理と同時に行ってもよい。n^(+)ソース領域14、p^(+)コンタクト領域15、nウェル領域16、p^(-)型領域5aおよびp^(--)型領域5bを形成する順序は種々変更可能である。
【0075】
次に、炭化珪素半導体基体のおもて面側を熱酸化し、ゲート絶縁膜17を100nmの厚さで形成する。この熱酸化は、水素雰囲気中において1000℃程度の温度の熱処理によって行ってもよい。これにより、pベース層13およびn型炭化珪素エピタキシャル層2の表面に形成された各領域がゲート絶縁膜17で覆われる。
【0076】
次に、ゲート絶縁膜17上に、ゲート電極18として、例えばリン(P)がドープされた多結晶シリコン層を形成する。次に、多結晶シリコン層をパターニングして選択的に除去し、pベース層13の、n^(+)ソース領域14とnウェル領域16とに挟まれた部分上に多結晶シリコン層を残す。このとき、nウェル領域16上に多結晶シリコン層を残してもよい。
【0077】
次に、ゲート絶縁膜17を覆うように、層間絶縁膜20として例えばリンガラス(PSG:Phospho Silicate Glass)を1.0μmの厚さで成膜する。次に、層間絶縁膜20およびゲート絶縁膜17をパターニングして選択的に除去してコンタクトホールを形成し、n^(+)ソース領域14およびp^(+)コンタクト領域15を露出させる。次に、層間絶縁膜20を平坦化するための熱処理(リフロー)を行う。
【0078】
次に、層間絶縁膜20の表面に、ソース電極19を成膜する。このとき、コンタクトホール内にもソース電極19を埋め込み、n^(+)ソース領域14およびp^(+)コンタクト領域15とソース電極19とを接触させる。次に、ソース電極19の最も耐圧構造部102側の端部がp^(-)型領域5a上で終端するように、耐圧構造部102上のソース電極19を選択的に除去する。
【0079】
次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面の全面にソース電極19を覆うように、電極パッド21を堆積する。電極パッド21の層間絶縁膜20上の部分の厚さは、例えば5μmであってもよい。電極パッド21は、例えば、1%の割合でシリコンを含んだアルミニウム(Al-Si)で形成してもよい。次に、電極パッド21の最も耐圧構造部102側の端部が、耐圧構造部102上にあり、かつソース電極19上で終端するように、電極パッド20を選択的に除去する。
【0080】
次に、n^(+)型炭化珪素基板1の表面(炭化珪素半導体基体の裏面)に、裏面電極7として例えばニッケル膜を成膜する。そして、例えば970℃の温度で熱処理し、n^(+)型炭化珪素基板1と裏面電極7とのオーミック接合8を形成する。次に、ニッケル膜の表面に、裏面電極7として例えばチタン、ニッケルおよび金(Au)をこの順に成膜する。そして、炭化珪素半導体基体のおもて面側に、ソース電極19および電極パッド20の最も耐圧構造部102側の各端部を覆うように保護膜22を形成することにより、図5に示すMOSFETが完成する。
【0081】
以上、説明したように、実施の形態2によれば、MOSFETの素子構成を形成した場合においても実施の形態1と同様の効果を得ることができる。」

【図5】

上記記載から,引用文献1には以下の発明(以下,「引用発明」という。)が記載されている。

「n^(+)型炭化珪素基板1と,
n^(+)型炭化珪素基板1の主面上に堆積された,n型炭化珪素エピタキシャル層2と,
n型炭化珪素エピタキシャル層2のn^(+)型炭化珪素基板1側に対して反対側の表面層に選択的に設けられた,p^(+)型領域12と,
隣り合うp^(+)型領域12,および当該隣り合うp^(+)型領域12に挟まれたn型炭化珪素エピタキシャル層2の表面に堆積された,p型炭化珪素エピタキシャル層13と,
p型炭化珪素エピタキシャル層13のp^(+)型領域12上の部分に設けられた,n^(+)ソース領域14およびp^(+)コンタクト領域15と,
p型炭化珪素エピタキシャル層13の,n型炭化珪素エピタキシャル層2上の部分に,深さ方向にp型炭化珪素エピタキシャル層13を貫通しn型炭化珪素エピタキシャル層2に達するように設けられた,nウェル領域16と,
p型炭化珪素エピタキシャル層13の,n^(+)ソース領域14とnウェル領域16とに挟まれた部分の表面に,ゲート絶縁膜17を介して設けられた,ゲート電極18と,
n^(+)ソース領域14およびp^(+)コンタクト領域15に接する,ソース電極19と,
n^(+)型炭化珪素基板1のn型炭化珪素エピタキシャル層2側に対して反対側の表面に設けられた,ドレイン電極7と,
を備え,
n型炭化珪素エピタキシャル層2の不純物濃度は1.8×10^(16)cm^(-3)であり,
n型炭化珪素エピタキシャル層2の厚さは10μmである,
ことを特徴とする,炭化珪素半導体装置。」

2 引用文献4について
当審拒絶理由で引用した引用文献4には,次の事項が記載されている。

「[産業上の利用分野]
本発明は、縦形二重拡散MOSFETのオン抵抗低減に関するものである。
[従来の技術]
従来の縦形二重拡散MOSFETとしては、第4図に示す構造が一般的である。すなわち、低比抵抗のN^(+)基板1と比較的比抵抗の高いN形エピタキシャル層2を有し、ゲート絶縁膜3の上に形成されたポリシリコンからなるゲート電極4をマスクとして、P形チャネル形成領域5ならびにN^(+)ソース領域6が二重拡散によって形成され、ゲート電極4の表面に層間絶縁膜7を形成しp形チャネル形成領域5ならびにN^(+)ソース領域6に接するようにソース電極8が形成され、N^(+)基板1の裏面にドレイン電極9が形成されている。
[発明が解決しようとする課題]
このような構成の縦形二重拡散MOSFETでは、P形チャネル形成領域5とN形エピタキシャル層2、N^(+)基板1とによって形成されるP^(+)NN^(+)ダイオードで素子耐圧が決まり、所要の素子耐圧を得るためにN形エピタキシャル層2の不純物濃度と厚さを最適に設定した場合、N形エピタキシャル層2のP形チャネル形成領域5で挟まれた接合型FET部(JFET部)10の抵抗が大きくなり、オン抵抗が大きくなるという欠点を有していた。
本発明の目的は、従来の縦形二重拡散MOSFETにおける上述の欠点を改善し、素子耐圧を損なうことなくオン抵抗を低減できる縦形二重拡散MOSFETを提供することにある。」(第1頁右下欄11行乃至第2頁左上欄20行)

「[作用]
第2図および第3図について後に詳述するように、本発明の上記2層構成のうちの比抵抗の低い層の厚さをチャネル形成領域の拡散深さよりも厚くしても、素子耐圧を従来と同等に保つことが可能であることが確認された。しかも一方では、この比抵抗の低い層の厚さを厚くするにつれて単位チップ面積当たりのオン抵抗を低減することが可能となる。
すなわち、本発明の構成は素子耐圧を損なうことなくオン抵抗の低減を可能にするものである。
[実施例]
第1図は、本発明による実施例である。同図において、1は第1の半導体層でN^(+)基板、2-1、2-2は第2の半導体層でそれぞれN形の第1エピタキシャル層およびN形の第2エピタキシャル層、3は第1の絶縁層でゲート酸化膜、4は第1の導電性層でポリシリコンよりなるゲート電極、5は第1の半導体領域でP形チャネル形成領域、6は第2の半導体領域でソースN^(+)領域、7は層間絶縁膜、8は第2の導電性層でAlソース電極、9は第3の導電性層でドレイン電極、10はJFET部である。本発明による実施例では、第4図の従来の縦形二重拡散MOSFETにおけるN形エピタキシャル層2が、第1エピタキシャル層2-1および第2エピタキシャル層2-2の2層構成となっており、第1エピタキシャル層2-1は従来の縦形二重拡散MOSFETにおけるエピタキシャル層2と同一の不純物濃度を有し、第2エピタキシャル層2-2は第1エピタキシャル層2-1よりも高い不純物濃度を有し比抵抗が低い。
第2図は、素子耐圧の第2エピタキシャル層2-2の厚さへの依存性を示すものである。同図は第2エピタキシャル層2-2の不純物濃度が第1エピタキシャル層2-1の不純物濃度の2倍の場合の例で、第2エピタキシャル層2-2の厚さをP形チャネル形成領域5の拡散深さよりも厚くしても、素子耐圧を従来の縦形二重拡散MOSFETと同等に保つことができることを示している。ただし、ある一定の厚さを越えると、素子耐圧は急激な低下を示す。
第3図は、単位チップ面積当りのオン抵抗の第2エピタキシャル層2-2の厚さへの依存性を示すものである。第3図中に破線で示したのは、第2図において素子耐圧が急激に低下する第2エピタキシャル層2-2の厚さの境界を示すもので、許容される領域は破線から左の領域である。第3図で示されるように、第2エピタキシャル層2-2の厚さをP形チャネル形成領域5の拡散深さよりも深くし、かつ素子耐圧が低下しない範囲とすることによって、単位チップ面積当りのオン抵抗を従来の縦形二重拡散MOSFETに対して約25%低減できる。」(第2頁右上欄15行乃至第3頁左上欄7行)

上記記載から,引用文献4には以下の事項(以下,「引用文献4記載事項」という。)が記載されている。

「縦形二重拡散MOSFETにおけるN形エピタキシャル層2を,第1エピタキシャル層2-1および第2エピタキシャル層2-2の2層構成とし,
第1エピタキシャル層2-1は従来の縦形二重拡散MOSFETにおけるエピタキシャル層2と同一の不純物濃度とし,
第2エピタキシャル層2-2は第1エピタキシャル層2-1の2倍の濃度とし,
第2エピタキシャル層2-2の厚さをP形チャネル形成領域5の拡散深さよりも深くし,かつ素子耐圧が低下しない範囲とすることによって,
素子耐圧を従来の縦形二重拡散MOSFETと同等とし,
単位チップ面積当りのオン抵抗を従来の縦形二重拡散MOSFETに対して約25%低減すること。」

3 引用文献5について
当審拒絶理由で引用した引用文献5には,次の事項が記載されている。

「【技術分野】
【0001】
本発明は、炭化珪素半導体装置およびその製造方法に関するものであり、特に、ゲート電極を有する炭化珪素半導体装置およびその製造方法に関するものである。」

「【0005】
本発明はこのような課題に対応するためになされたものであって、その目的は、高い耐圧と低いオン抵抗とを有する炭化珪素半導体装置およびその製造方法を提供することである。」

「【0021】
(実施の形態1)
図1に示すように、本実施の形態の炭化珪素半導体装置は、特に電力用半導体装置として適したMOSFET100である。MOSFET100は、より具体的には縦型DiMOSFET(Double-Implanted MOSFET)である。MOSFET100(炭化珪素半導体装置)は、エピタキシャル基板39(炭化珪素基板)と、ボディ領域32と、ソース領域33と、コンタクト領域34と、ゲート酸化膜41(ゲート絶縁膜)と、ゲート電極42と、層間絶縁膜43と、ドレイン電極61(第1の主電極)と、ソース電極51(第2の主電極)と、ソース配線層52とを有する。
【0022】
エピタキシャル基板39は裏面P1(第1の主面)および裏面P1と反対の上面P2(第2の主面)を有する。エピタキシャル基板39には、n型(第1の導電型)を付与する不純物、すなわちドナーが添加されている。エピタキシャル基板39は、単結晶基板30と、その上に設けられた炭化珪素層とを有する。この炭化珪素層は、n型を有するドリフト領域31を含む。ドリフト領域31は、耐圧保持部31a(第1の部分)と、JFET部31b(第2の部分)と、表層部31c(第3の部分)とを有する。本実施の形態においてはJFET部31bはイオン注入による不純物を含有する。なおこの炭化珪素層と単結晶基板30との間にバッファ層が設けられてもよい。
【0023】
矢印Z(図1)に示される深さ方向における不純物濃度Nのプロファイル(図2)を参照して、耐圧保持部31aは、上面P2を基準にして深さ位置t_(1)(第1の深さ位置)よりも深くに配置されている。JFET部31bは、深さ位置t_(1)から深さ位置t_(1)よりも浅い深さ位置t_(2)(第2の深さ位置)まで配置されている。表層部31cは深さ位置t_(2)から上面P2まで配置されている。深さ位置t_(2)は5nm程度以上10nm程度以下であることが好ましい。言い換えれば、表層部31cは5nm程度以上10nm程度以下の厚さを有することが好ましい。
【0024】
耐圧保持部31a、JFET部31bおよび表層部31cのそれぞれは不純物濃度N_(1)?N_(3)(第1?第3の不純物濃度)を有する。不純物濃度N_(2)は不純物濃度N_(1)よりも高い。不純物濃度N_(3)は不純物濃度N_(1)以上かつ不純物濃度N_(2)未満である。不純物濃度N_(3)は不純物濃度N_(2)の80%以下であることが好ましい。本実施の形態においては不純物濃度N_(3)は不純物濃度N_(1)よりも高い。
【0025】
不純物濃度N_(1)およびN_(3)の各々は1×10^(14)cm^(-3)程度以上1×10^(17)cm^(-3)程度以下が好ましい。不純物濃度N_(2)は6×10^(15)cm^(-3)程度以上1×10^(17)cm^(-3)程度以下が好ましい。たとえば、不純物濃度N_(1)が5×10^(15)cm^(-3)程度であり、不純物濃度N_(2)が8×10^(15)cm^(-3)程度であり、不純物濃度N_(3)がそれらの間程度である。
【0026】
ボディ領域32はエピタキシャル基板39の上面P2上に部分的に設けられている。ボディ領域32には、p型(第1の導電型と異なる第2の導電型)を付与する不純物、すなわちアクセプタが添加されている。この不純物は、たとえばアルミニウム(Al)またはホウ素(B)である。ボディ領域32はJFET部31bおよび表層部31cの各々を挟んでいる。ボディ領域32間の間隔(図1における横方向の寸法)は、たとえば1μm以上5μm以下である。
【0027】
ボディ領域32は、深さ位置t_(1)よりも浅く深さ位置t_(2)よりも深い深さ位置t_(max)にアクセプタの濃度ピークCPを有する。濃度ピークCPにおける不純物濃度N_(max)は1×10^(18)cm^(-3)程度以上であることが好ましい。不純物濃度N_(max)は不純物濃度N_(1)?N_(3)の各々の100倍以上であることが好ましい。ボディ領域32が達している深さ位置t_(0)は、たとえば0.5μm程度以上1μm程度以下である。」

「【0044】
本実施の形態によれば、図2に示すように、JFET部31bの不純物濃度N_(2)に比して耐圧保持部31aの不純物濃度N_(1)が低くされている。これにより、耐圧保持部31aにおいて空乏層が延びやすくなる。よってエピタキシャル基板39の絶縁破壊が抑制される。またエピタキシャル基板39のJFET部31bの不純物濃度N_(2)に比して表層部31cの不純物濃度N_(3)が低くされていることで、表層部31cにおいて空乏層が延びやすくなる。これにより表層部31cに面するゲート酸化膜41に印加される電界が小さくなる。よってゲート酸化膜41の絶縁破壊が抑制される。つまりエピタキシャル基板39およびゲート酸化膜41の各々において絶縁破壊が抑制される。これによりMOSFET100の耐圧を高めることができる。
【0045】
またボディ領域32は、図2に示すように、上面P2近傍(Z=0近傍)、すなわちチャネルとして機能する領域において、深さ位置t_(1)およびt_(2)の間の部分に比して低い不純物濃度を有する。これによりチャネル移動度を高めることができる。またボディ領域32は、深さ位置t_(1)およびt_(2)の間の部分において、上面P2近傍に比して高い不純物濃度を有する。これによりパンチスルー現象を抑制することができる。
【0046】
また耐圧保持部31aの不純物濃度N_(1)に比してJFET部31bの不純物濃度N_(2)が高くされている。これにより、ボディ領域32からJFET部31bへの空乏層の延びを抑制することができる。よっていわゆるJFET抵抗が小さくなる。この空乏層の延びは、ボディ領域32の濃度ピークCPが存在する深さ位置t_(max)において特に進行しやすい。本実施の形態によれば、深さ位置t_(max)に不純物濃度の高いJFET部31bが位置していることで、このような空乏層の延びを効果的に抑制することができる。よってMOSFET100のオン抵抗を低くすることができる。
【0047】
またエピタキシャル基板39の表層部31cが5nm以上の厚さを有する場合、表層部31cに面するゲート酸化膜41に印加される電界がより小さくされ得る。表層部31cが10nm以下の厚さを有する場合、表層部31cに比して抵抗率の低いJFET部31bがより浅い位置まで設けられるので、MOSFET100のオン抵抗をより低くすることができる。」

【図1】

【図2】

上記記載から次のことがいえる。
(1)「ボディ領域32はJFET部31bおよび表層部31cの各々を挟んで」(【0026】)おり,又,【図1】から,「JFET部31b」の厚さN_(2)は,「ボディ領域32」の厚さより薄いこと。

そうすると,引用文献5には以下の事項(以下,「引用文献5記載事項」という。)が記載されている。

「高い耐圧と低いオン抵抗とを有する炭化珪素半導体装置を設けるために,
ドリフト領域31に,耐圧保持部31a(第1の部分)と,JFET部31b(第2の部分)と,表層部31c(第3の部分)とを有し,
耐圧保持部31aは,上面P2を基準にして深さ位置t_(1)(第1の深さ位置)よりも深くに配置され,
JFET部31bは,深さ位置t_(1)から深さ位置t_(1)よりも浅い深さ位置t_(2)(第2の深さ位置)まで配置され,
表層部31cは,深さ位置t_(2)から上面P2まで配置されおり,
耐圧保持部31a,JFET部31bおよび表層部31cのそれぞれは不純物濃度N_(1)?N_(3)(第1?第3の不純物濃度)を有し,
エピタキシャル基板39の絶縁破壊を抑制するために,不純物濃度N_(2)に比して不純物濃度N_(1)を低くし,
ゲート酸化膜41の絶縁破壊を抑制するために,不純物濃度N_(2)に比して不純物濃度N_(3)を低くし,
ボディ領域32は,JFET部31bおよび表層部31cの各々を挟み,
JFET部31bの厚さN_(2)は,ボディ領域32の厚さより薄く,
ボディ領域32は,パンチスルー現象を抑制するために,深さ位置t_(1)およびt_(2)の間の部分において,上面P2近傍に比して高い不純物濃度を有し,
ボディ領域32は,深さ位置t_(1),t_(2)の間に,アクセプタの濃度ピークCPが存在する深さ位置t_(max)を有し,空乏層の延びを効果的に抑制するために,深さ位置t_(max)に不純物濃度の高いJFET部31bが位置すること。」

第5 対比
1 本願発明と引用発明を対比すると次のことがいえる。
(1)引用発明の「n型」,「p型」,「n^(+)型炭化珪素基板1」,「p^(+)型領域12」,「p型炭化珪素エピタキシャル層13」,「n^(+)ソース領域14」,「nウェル領域16」,「ゲート絶縁膜17」,「ゲート電極18」,「ソース電極19」,「ドレイン電極7」及び「炭化珪素半導体装置」は,それぞれ本願発明の「第1導電型」,「第2導電型」,「第1導電型の半導体基板」,「第2導電型の第1半導体領域」,「第1半導体領域よりも不純物濃度の低い第2導電型の第2半導体領域」,「第1導電型の第3半導体領域」,「第1導電型の第4半導体領域」,「ゲート絶縁膜」,「ゲート電極」,「第1電極」,「第2電極」及び「半導体装置」に相当する。

(2)引用発明の「n^(+)型炭化珪素基板1の主面上に堆積された,n型炭化珪素エピタキシャル層2」と,本願発明の「前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い炭化珪素半導体からなる第1導電型の第1半導体層」及び「前記第1半導体層の、前記半導体基板側に対して反対側の表面に設けられた、前記第1半導体層よりも不純物濃度の高い炭化珪素半導体からなる第1導電型の第2半導体層」からなる半導体層は,「前記半導体基板のおもて面に設けられた、炭化珪素半導体からなる第1導電型の半導体層」である点で共通する。

(3)そうすると,本願発明と引用発明とは,以下の点で一致し,又相違する。
[一致点]
「炭化珪素半導体からなる第1導電型の半導体基板と,
前記半導体基板のおもて面に設けられた,炭化珪素半導体からなる第1導電型の半導体層と,
前記第1導電型の半導体層の,前記半導体基板側に対して反対側の表面層に選択的に設けられた第2導電型の第1半導体領域と,
前記第1半導体領域の,前記半導体基板側に対して反対側の表面に設けられた,前記第1半導体領域よりも不純物濃度の低い第2導電型の第2半導体領域と,
前記第2半導体領域の内部に選択的に設けられた第1導電型の第3半導体領域と,
前記第2半導体領域を貫通して,前記第第1導電型の半導体層の、前記第1半導体領域間に挟まれた部分に達する第1導電型の第4半導体領域と,
前記第2半導体領域の、前記第3半導体領域と前記第4半導体領域とに挟まれた部分の表面上に,ゲート絶縁膜を介して設けられたゲート電極と,
前記第2半導体領域および前記第3半導体領域に電気的に接続された第1電極と,
前記半導体基板の裏面に設けられた第2電極と,
を備える,
ことを特徴とする半導体装置。」

[相違点1]
「前記半導体基板のおもて面に設けられた、炭化珪素半導体からなる第1導電型の半導体層」について,本願発明は「前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い炭化珪素半導体からなる第1導電型の第1半導体層」及び「前記第1半導体層の、前記半導体基板側に対して反対側の表面に設けられた、前記第1半導体層よりも不純物濃度の高い炭化珪素半導体からなる第1導電型の第2半導体層」からなる半導体層であって,「前記第2半導体層の不純物濃度は1×10^(16)/cm^(3)以上4×10^(16)/cm^(3)未満」であり又,「前記第2半導体層の厚さは1μm以上4μm以下」であるのに対して,引用発明はそのようになっていない点。

[相違点2]
本願発明は「前記第2半導体層の、前記第1半導体領域間に挟まれた部分に設けられ、当該第2半導体層の残りの部分と前記第4半導体領域との間に挟まれて当該第4半導体領域と深さ方向に対向する、前記第2半導体層および前記第4半導体領域よりも不純物濃度が高い第1導電型の第5半導体領域」を備え,「前記第5半導体領域の厚さは、前記第1半導体領域の厚さよりも薄」く又,「前記第5半導体領域は、深さ方向に、前記第2半導体領域と前記第1半導体領域との界面から前記第1半導体領域よりも浅い深さに達する」のに対して,引用発明はそのようになっていない点。

第6 判断
1 以下各相違点について検討する。
(1)[相違点1]について
引用文献4記載事項に示されているように,素子耐圧を損なうことなくオン抵抗の低減を可能とするために,「N型エピタキシャル層2」を2層構成とし,上の層である「第2エピタキシャル層2-2」(本願発明の「第2半導体層」に相当する。)を,下の層である「第1エピタキシャル層2-1」(本願発明の「第1半導体層」に相当する。)のよりも高い(2倍)不純物濃度とすることは,公知の技術である。
引用発明においても,オン抵抗を低減することは当然求められる事項であるから,オン抵抗を低減するために,上記公知技術を採用し,本願発明の「前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い炭化珪素半導体からなる第1導電型の第1半導体層と、前記第1半導体層の、前記半導体基板側に対して反対側の表面に設けられた、前記第1半導体層よりも不純物濃度の高い炭化珪素半導体からなる第1導電型の第2半導体層」を備えるようにすることは,当業者が容易に想到することである。
また,引用文献4記載事項には,「第1エピタキシャル層2-1」は,従来の縦形二重拡散MOSFETにおけるエピタキシャル層2と同一の不純物濃度とし,「第2エピタキシャル層2-2」は,第1エピタキシャル層2-1の2倍の濃度とすることが示されているから,引用発明に上記公知技術を適用したときに,本願発明の「第2半導体層」に相当する構成の不純物濃度を,引用発明の「n型炭化珪素エピタキシャル層2」の不純物濃度の2倍,即ち,1.8×10^(16)cm^(-3)×2=3.6×10^(16)cm^(-3)とし,本願発明の「前記第2半導体層の不純物濃度は1×10^(16)/cm^(3)以上4×10^(16)/cm^(3)未満」と同様の不純物濃度とすることは,当業者が容易に為し得ることである。
また,引用文献4記載事項に示されているように,素子耐圧を従来の縦形二重拡散MOSFETと同等とし,単位チップ面積当りのオン抵抗を従来の縦形二重拡散MOSFETに対して低減するために,「第2エピタキシャル層2-2」の厚さをどのようにするかは,当業者が適宜決定する事項であるから,本願発明の「前記第2半導体層の厚さは1μm以上4μm以下」と同様の厚さとすることに格別の困難性は認められない。

(2)[相違点2]について
ア 引用文献5記載事項に示されているように,
「高い耐圧と低いオン抵抗とを有する炭化珪素半導体装置を設けるために,
ドリフト領域31に,耐圧保持部31a(第1の部分)と,JFET部31b(第2の部分)と,表層部31c(第3の部分)とを有し,
耐圧保持部31aは,上面P2を基準にして深さ位置t_(1)(第1の深さ位置)よりも深くに配置され,
JFET部31bは,深さ位置t_(1)から深さ位置t_(1)よりも浅い深さ位置t_(2)(第2の深さ位置)まで配置され,
表層部31cは,深さ位置t_(2)から上面P2まで配置されおり,
耐圧保持部31a,JFET部31bおよび表層部31cのそれぞれは不純物濃度N_(1)?N_(3)(第1?第3の不純物濃度)を有し,
エピタキシャル基板39の絶縁破壊を抑制するために,不純物濃度N_(2)に比して不純物濃度N_(1)を低くし,
ゲート酸化膜41の絶縁破壊を抑制するために,不純物濃度N_(2)に比して不純物濃度N_(3)を低くし,
ボディ領域32は,JFET部31bおよび表層部31cの各々を挟み,
JFET部31bの厚さN_(2)は,ボディ領域32の厚さより薄く,([相違点2]に係る「前記第5半導体領域の厚さは、前記第1半導体領域の厚さよりも薄」くすることに相当する。)
ボディ領域32は,パンチスルー現象を抑制するために,深さ位置t_(1)およびt_(2)の間の部分において,上面P2近傍に比して高い不純物濃度を有し,
ボディ領域32は,深さ位置t_(1),t_(2)の間に,アクセプタの濃度ピークCPが存在する深さ位置t_(max)を有し,空乏層の延びを効果的に抑制するために,深さ位置t_(max)に不純物濃度の高いJFET部31bが位置すること。」
は,公知の技術である。
引用発明においても,高い耐圧と低いオン抵抗とすることは,当然求められる事項であるから,引用発明に,上記公知技術を適用することは,当業者が容易に想到することである。
そうすると,[相違点2]に係る「前記第2半導体層の、前記第1半導体領域間に挟まれた部分に設けられ、当該第2半導体層の残りの部分と前記第4半導体領域との間に挟まれて当該第4半導体領域と深さ方向に対向する、前記第2半導体層および前記第4半導体領域よりも不純物濃度が高い第1導電型の第5半導体領域」を備えるようにすることに格別の困難性は認められない。
その際に,[相違点2]に係る「前記第5半導体領域の厚さは、前記第1半導体領域の厚さよりも薄」くすることも,上記公知技術に示されている。

イ 次に,本件補正により加えられた技術的事項である,[相違点2]に係る「前記第5半導体領域は、深さ方向に、前記第2半導体領域と前記第1半導体領域との界面から前記第1半導体領域よりも浅い深さに達する」ことについて検討する。
当該技術的事項の補正の根拠として,請求人は平成31年3月25日に提出された意見書において,「補正後の請求項1は、補正前の請求項1、段落[0048]、図1等の記載に基づくものです。」としている。
そして,段落【0048】には,以下の記載がある。
「【0048】
以上の9段の多段イオン注入の例においては、p型ベース領域4の表面から深さ方向に増加する不純物濃度分布を有し、かつ3.5×10^(16)/cm^(3)の平均不純物濃度を有するn型領域がp型ベース領域4の表面から0.75μmの厚さ(深さ)で形成される。このため、n型高濃度領域2cの不純物濃度および厚さt2はそれぞれ6.5×10^(16)/cm^(3)および0.25μmとなる。すなわち、9段の多段イオン注入によって形成される上記n型領域の、第2n型炭化珪素エピタキシャル層2b内にあたる部分(p型ベース領域4の表面から0.5μmから0.75μmまでの深さの部分)がn型高濃度領域2cとなる。」

上記記載によると,本願発明の「第1導電型の第4半導体領域」及び「第1導電型の第5半導体領域」は,「p型ベース領域4の表面から深さ方向に増加する不純物濃度分布を有し、かつ3.5×10^(16)/cm^(3)の平均不純物濃度を有するn型領域がp型ベース領域4の表面から0.75μmの厚さ(深さ)で形成され」た領域であって,そのうちの「n型高濃度領域2cの不純物濃度および厚さt2はそれぞれ6.5×10^(16)/cm^(3)および0.25μmとなる」領域を,本願発明の「第1導電型の第5半導体領域」としたものである。
そして,本願発明の「第2導電型の第2半導体領域」(P型ベース領域4)の厚さは,0.5μm(段落【0043】)であるから,本願発明は,9段の多段イオン注入によって形成されたp型ベース領域4の表面から深さ方向に増加する不純物濃度分布のうちの,「p型ベース領域4」と「p^(+)型ベース領域3」の界面より「n^(+)型炭化珪素基板1」側の領域を,「第1導電型の第5半導体領域」(n型高濃度領域2c)としたものである。
してみると,引用発明に引用文献5記載事項を適用した際,引用発明は,引用文献5記載事項の「ボディ領域32は,深さ位置t_(1),t_(2)の間に,アクセプタの濃度ピークCPが存在する深さ位置t_(max)を有し,空乏層の延びを効果的に抑制するために,深さ位置t_(max)に不純物濃度の高いJFET部31bが位置する」ことと同様の構成を持つこととなるから,引用発明の「p^(+)型領域12」の間に,本願発明の「第5半導体領域」に相当する構成を備えることとなる。そして,引用発明の本願発明の「第5半導体領域」に相当する構成は,「p型ベース領域4」と「p^(+)型ベース領域3」の界面より「n^(+)型炭化珪素基板1」側の領域となる。
また,「p型ベース領域4」と「p^(+)型ベース領域3」の界面の「n^(+)型炭化珪素基板1」側の反対の領域は,引用文献5記載事項の「表層部31c」に相当する構成を有しているから,引用発明に引用文献5記載事項の公知技術を適用した際に,引用発明の本願発明の「第5半導体領域」に相当する構成より,その平均不純物濃度は低くなる。
してみると,引用発明に,引用文献5記載事項の公知技術を適用した際に,本願発明の「前記第5半導体領域は、深さ方向に、前記第2半導体領域と前記第1半導体領域との界面から前記第1半導体領域よりも浅い深さに達する」構成となることは,当業者にとって明らかである。

ウ [相違点2]についてのまとめ
してみると,引用発明に引用文献5記載事項の公知技術を適用し,[相違点2]に係る構成を備えるようにすることは,当業者が容易に為し得たものである。

(3)そして,これらの相違点を総合的に勘案しても,本願発明の奏する作用効果は,引用発明及び引用文献4及び5に記載された技術の奏する作用効果から予測される範囲内のものにすぎず,格別顕著なものということはできない。
なお,平成31年3月25日に提出された意見書「(2-3)拒絶理由について」において,請求人は,本願発明は「第1半導体領域と第5半導体領域との間のpn接合からベース領域(第1,2半導体領域)内に空乏層が広がらず、短チャネル化を抑制することができます。」という効果を主張しているが,炭化珪素半導体である本願発明において,「短チャネル化を抑制することができ」るという効果は,本願明細書に記載されておらず,その記載から当業者が推論できるものでもないから,請求人の上記主張は採用できない。

第6 むすび
以上のとおり,本願発明は,引用発明及び引用文献4,5に記載された技術に基づいて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許を受けることができない。
したがって,他の請求項に係る発明について検討するまでもなく,本願は拒絶されるべきものである。
よって,結論のとおり審決する。
 
審理終結日 2019-07-17 
結審通知日 2019-07-23 
審決日 2019-08-05 
出願番号 特願2014-185721(P2014-185721)
審決分類 P 1 8・ 121- WZ (H01L)
最終処分 不成立  
前審関与審査官 綿引 隆正山 旭鈴木 智之  
特許庁審判長 加藤 浩一
特許庁審判官 小田 浩
飯田 清司
発明の名称 半導体装置  
代理人 酒井 昭徳  
代理人 酒井 昭徳  
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