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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01S
管理番号 1355572
審判番号 不服2017-6091  
総通号数 239 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-11-29 
種別 拒絶査定不服の審決 
審判請求日 2017-04-27 
確定日 2019-10-02 
事件の表示 特願2014-534039「サブマウント上にVCSELチップを組立てる方法」拒絶査定不服審判事件〔平成25年 4月18日国際公開、WO2013/054249、平成26年10月30日国内公表、特表2014-529199〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、2012年10月8日(パリ条約による優先権主張外国庁受理2011年10月10日、米国)を国際出願日とする出願であって、以後の手続は、以下のとおりである。

平成27年 9月25日:出願審査請求書・手続補正書の提出
平成28年 5月16日:拒絶理由通知(5月19日発送)
同年 8月12日:手続補正書・意見書の提出
平成29年 2月 2日:拒絶査定(2月7日送達。以下「原査定」
という。)
同年 4月27日:審判請求書の提出
平成30年 5月25日:拒絶理由通知(5月29日発送)
同年 7月25日:手続補正書・意見書の提出
同年 9月 3日:拒絶理由通知(9月4日発送)
同年11月27日:期間延長請求書(3ヶ月)
平成31年 2月28日:手続補正書・意見書の提出
(以下、この手続補正書による手続補正を「本件補正」という。)

第2 本願発明
本願の請求項1ないし6に係る発明は、本件補正後の請求項1ないし6に記載された事項により特定されるものであり、そのうち請求項1に係る発明(以下「本願発明」という。)は、以下のとおりである。

「【請求項1】
サブマウント上に所望の整列精度でVCSELチップを組立てる、前記VCSELチップの製造方法において、
電気的p-接触をメサの上部に供給することによって、p型メサを形成するステップと、
電気的な分離層でメサを覆うことによって、n型メサを形成するステップと、
前記VCSELチップの接続サイド上にデウェッティング層を堆積させるステップと、
前記サブマウントの接続サイド上に更なるデウェッティング層を堆積させるステップであって、前記デウェッティング層及び前記更なるデウェッティング層が、前記サブマウント及び前記VCSELチップに対応する接続領域を規定するよう、パターン化された設計で堆積されるか、又は堆積後パターン化され、前記接続領域が、前記所望の整列精度に対応した、はんだに関するウェッティング表面を提供する、ステップと、
前記2つの接続サイドの少なくとも1つの接続領域に前記はんだを適用するステップと、
前記サブマウント上に前記VCSELチップを配置し、溶けたはんだの表面張力を通して前記サブマウント上で前記VCSELチップの運動を可能にするため、前記サブマウントに対して前記VCSELチップを固定することなしに前記サブマウントに前記VCSELチップをはんだ付けするステップとを有し、
前記VCSELチップが、前記サブマウントに対してそのメササイドではんだ付けされる底部エミッタVCSELアレイを有し、
前記VCSELチップの前記接続サイド上に前記デウェッティング層を堆積させる前に、前記VCSELチップのn-接触に電気的に接続するとともに前記n型メサに重複する第1の金属層が堆積され、前記n-接触が、前記VCSELチップを電気的に接続し、前記p型メサにわたり電流を等しく分散させるため、前記VCSELチップのp型メサの間の導電ネットワークを形成し、
第2の金属層が、前記p型メサ及びp-接触に重なり、前記第1の金属層と同時に堆積され、前記第1の金属層及び前記第2の金属層は、同じ高さとなって、前記VCSELチップを機械的に安定させる、VCSELチップの製造方法。」(なお、下線は、請求人が手続補正書において付したものである。)

第3 拒絶の理由
平成30年9月3日付け拒絶理由通知(以下「当審拒絶理由通知」という。)における【理由2】は、次のとおりのものである。

本願発明1ないし本願発明8は、その優先日前に日本国内または外国において頒布された下記の引用文献に記載された発明又は電気通信回線を通じて公衆に利用可能となっ発明に基いて、その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

引用文献:米国特許出願公開第2006/0109883号明細書

第4 引用文献の記載及び引用発明
1 当審拒絶理由通知で引用した米国特許出願公開第2006/0109883号明細書(以下「引用文献」という。)には、図とともに以下の記載がある(なお、下線は、当審で付したものである。以下同じ。)。

(1)「【0003】 FIG. 1 shows an array of surface emitting laser diodes, in this case emitting light through the substrate, built using a conventional surface emitting laser architecture. These devices may be standard vertical cavity surface emitting lasers, or devices like those described in U.S. Pat. Nos. 6,243,407, 6,404,797, 6,614,827, 6,778,582, and 6,898,225, the contents of each of which are hereby incorporated by reference.
【0004】 Arrays of surface emitting laser diodes are typically formed on a common n-type substrate and thus have a common n-contact. FIG. 1B illustrates an array of surface emitting laser diodes formed on an n-type substrate. Each laser diode is commonly patterned as a mesa and may have a total height of several microns or more depending upon the total thickness of distributed Bragg reflectors (DBRs) and quantum well gain regions. Each laser diode may, for example, have an individual contact to a p-type semiconductor region. A separate common contact to the n-type substrate is formed. The equivalent circuit of the laser diodes is shown in FIG. 1B . However, there are several drawbacks to the parallel electrical connection. 」
(訳
【0003】 図1は、従来の面発光レーザ構造を使用して形成された、この場合には基板を介して光を発光する、複数の面発光レーザダイオードのアレイを示す。これらのデバイスは、標準的な垂直キャビティ面発光レーザでも、それらのそれぞれの内容をここに参照により組み込む、米国特許第6243407号、第6404797号、第6614827号、第6778582号、および第6898225号に記載されたもののようなデバイスでもよい。
【0004】 面発光レーザダイオードのアレイは一般に、共通のn型基板上に形成され、したがって共通のnコンタクト(接点)を有する。図1Bは、n型基板上に形成された面発光レーザダイオードのアレイを示す。各レーザダイオードは、一般にメサとしてパターン形成され、分布ブラッグ反射器(DBR)と量子井戸利得領域との合計の厚さに応じて、数μm以上の合計の高さを有することがある。各レーザダイオードは、例えば、p型半導体領域への個別の接点を有することができる。n型基板への別々の共通接点が形成される。このレーザダイオードの等価回路が、図1Bに示してある。)

(2)「DETAILED DESCRIPTION OF THE INVENTION
【0029】 FIG. 2A illustrates an array of surface emitting laser diodes 201 , 202 , 203 , and 204 formed on a p-type substrate 205 of a common die 200 . Throughout the following discussion it will be understood that doping types are exemplary and that inverting the polarity of the doping types and corresponding operating voltages results in electrical devices having similar equivalent circuits and principles of operation.
【0030】 Each laser diode 201 , 202 , 203 , and 204 has a top p-type contact layer 220 , p-type laser diode region 225 (e.g., a p-type distributed Bragg reflector (DBR), active region 230 , n-type laser diode region 235 (e.g., a n-type DBR), and a bottom n-type contact layer 240 . The bottom n-type contact layer 240 has a doping-thickness product selected to provide a low-resistance connection to an individual laser diode. In one implementation the bottom n-type contact layer 240 is approximately five to ten microns thick and is a moderate-to heavily-doped n-type layer that is grown epitaxially on top of the p-substrate. The doping and thickness of the n-type contact layer 240 is selected to provide nearly uniform current injection to the gain region of each laser diode.
【0031】 Each laser diode 201 , 202 , 203 , and 204 is patterned as a mesa etched down to the bottom n-type contact layer 240 . In this embodiment, an electrical interconnect 245 is formed on the die that electrically couples the p-type contact layer 225 of one laser diode to the n-type contact layer 240 of a neighboring laser diode. The electrical interconnects 245 may be made via metal straps. For example, diode 201 is connected in series to diode 202 via an interconnect 245 ; diode 202 is connected in series to diode 203 via an interconnect 245 ; diode 204 is connected to diode 203 in series via an interconnect 245 . A patterned submount 250 , such a submount of BeO, is patterned to apply a voltage across the series-connected diodes 201 , 202 , 203 , and 204 (i.e., a ground voltage and a voltage +ve). Submount 250 may include additional mechanical supports to other diodes such as diodes 202 , 203 , and 204 .」
(訳
発明の詳細な説明
【0029】 図2Aは、共通のダイ200のp型基板205上に形成された面発光レーザダイオード201、202、203、および204のアレイを示す。以下の説明全体を通じて、ドーピングタイプは例示的なものであり、ドーピングタイプの極性および対応する動作電圧を逆にすることによって、類似する等価回路および動作原理を有する電気デバイスがもたらされることが理解されよう。
【0030】 各レーザダイオード201、202、203、および204は、上部p型コンタクト層220、p型レーザダイオード領域225(例えば、p型分布ブラッグ反射器(DBR))、活性領域230、n型レーザダイオード領域235(例えば、n型DBR)、および下部n型コンタクト層240を有する。下部n型コンタクト層240は、個々のレーザダイオードに低抵抗接続をもたらすものが選択されたドーピングと厚さの積を有する。一実装形態では、下部n型コンタクト層240は、約5?10μm厚さであり、p基板の上面上にエピタキシャルに成長した中?高濃度ドープn型層である。n型コンタクト層240のドーピングおよび厚さには、各レーザダイオードの利得領域にほぼ均一な電流注入をもたらすものが選択される。
【0031】 各レーザダイオード201、202、203、および204は、下方に下部n型コンタクト層204までエッチングされたメサとしてパターン形成される。この実施形態では、あるレーザダイオードのp型コンタクト層225を、隣接するレーザダイオードのn型コンタクト層240に電気的に結合させる電気相互接続245が、ダイ上に形成される。電気相互接続245は、金属ストラップを介して行うことができる。例えば、ダイオード201は、相互接続245を介してダイオード202に直列に接続され、ダイオード202は、相互接続245を介してダイオード203に直列に接続され、ダイオード204は、相互接続245を介してダイオード203に直列に接続される。BeOのサブマウントなど、パターン形成されたサブマウント250が、直列接続されたダイオード201、202、203、および204全体にわたって電圧(すなわち、グランド電圧および電圧+ve)を印加するようにパターン形成される。サブマウント250は、ダイオード202、203、および204など、他のダイオードに対する追加の機械的支持を含むことができる。)

(3)「【0033】 Additional electrical isolation of the laser diodes in the die is provided in the laser array by junction isolation. The polarity of the p-type substrate 205 is selected such that it has an opposite polarity to that of n-contact layer 240 . As a result, a reverse-biased p-n junction is formed between p-type substrate and the bottom n-type contact layer such that p-type substrate 205 forms an isolation layer. In one embodiment the reverse bias is applied by virtue of a connection between an n-type contact layer and p-contact made to dummy mesas 260 and 262 formed from the same layers as the laser diodes.
【0034】 The n-type contact layer 240 is, for electrical purposes, divided into n-type contact layer islands 211 , 212 , 213 , 214 , and 215 of n-type material. Under each n-type contact layer island 211 , 212 , 213 , 214 , and 215 is the p-type substrate 205 of opposite doping polarity. As a consequence p-n junctions are formed under each laser diode 201 , 202 , 203 , and 204 and also under dummy mesa 262 . By appropriately biasing the p-n junctions each laser diode 201 , 202 , 203 , and 204 will be electrically isolated from parasitic conduction in the die via paths in the substrate 205 or the surfaces of the trenches.
【0035】 FIG. 2B illustrates the equivalent circuit for the laser array of FIG. 2A . A voltage is applied to p-type substrate 205 by the p-n junction associated with n-type contact island 215 , which is forward biased junction by virtue of the negative voltage, -ve applied to n-type contact layer island 215 applied to top contact layer 225 of dummy mesa 262 . Reverse biased junctions are formed between the n-type contact layer islands 211 , 212 , 213 , and 214 of each laser diode and the p-type substrate 205 . This junction isolation prevents the parasitic flow of current through the substrate or along unpassivated edges of trenches between laser diodes. Diodes 201 , 202 , 203 , and 204 represent the active laser diodes. Each is forward biased and the four diodes 201 , 202 , 203 , and 204 are connected in series. So long as the p-substrate 205 is held at a potential more negative than the most negative laser diode electrode, all the isolation junctions 211 - 214 are reverse biased and provide the required electrical isolation between the laser diodes. 」
(訳
【0033】 ダイ中のレーザダイオードの追加の電気的分離は、レーザアレイ内に、接合部分離によって設けられる。p型基板205の極性が、nコンタクト層240の極性とは反対の極性を有するように選択される。その結果、p型基板と下部n型コンタクト層の間に、逆バイアスされたp-n接合部が形成され、したがってp型基板205が分離層を形成する。一実施形態では、逆バイアスが、n型コンタクト層と、レーザダイオードと同じ層から形成されたダミーメサ260および262に対して製作されたp接点との間の接続の効力によって印加される。
【0034】 n型コンタクト層240は、電気的な目的で、n型材料のn型コンタクト層アイランド211、212、213、214、および215に分割される。各n型コンタクト層アイランド211、212、213、214、および215の下が、反対のドーピング極性のp型基板205である。その結果、各レーザダイオード201、202、203、および204の下、またダミーメサ262の下に、p-n接合部が形成される。p-n接合部を適当にバイアスすることによって、各レーザダイオード201、202、203、および204は、ダイ中の基板205内の経路、またはトレンチ表面を介した寄生伝導から電気的に分離される。
【0035】 図2Bは、図2Aのレーザアレイに関する等価回路を示す。電圧が、n型コンタクトアイランド215に関連するp-n接合部によって、p型基板205に印加され、このp-n接合部は、ダミーメサ262の上部コンタクト層225に割り当てられたn型コンタクト層アイランド215に印加される負の電圧-veの効力によって順方向バイアスされた接合部である。逆バイアスされた接合部が、各レーザダイオードのn型コンタクト層アイランド211、212、213、および214と、p型基板205との間に形成される。この接合部分離により、基板を通る、またはレーザダイオード間のトレンチの不活性化されていない縁部に沿った、寄生の電流の流れが防止される。ダイオード201、202、203、および204は、活性レーザダイオードを表す。それぞれが順方向バイアスされ、4つのダイオード201、202、203、および204は、直列に接続される。p基板205が、最も負の状態のレーザダイオード電極よりも負の電位に保持されている限り、全ての分離接合部211?214は、逆バイアスされて、レーザダイオード間に、必要な電気的分離をもたらす。)

(4)「【0042】 In an exemplary fabrication process, the laser arrays are for use in extended cavity surface emitting lasers. The etched mesa structures are preferably flip chip bonded to enhance heat extraction and increase maximum power and efficiency. Referring back to FIGS. 2-4 , each unit cell contains one laser diode and several unit cells comprise an array. In an exemplary fabrication process for an extended cavity surface emitting laser the current aperture for each laser is defined in each unit cell by patterned, masked high-energy proton ion implantation. The protons cause crystalline defects in the implanted regions that greatly increase their resistivity. This, in turn, allows current to flow only through the unimplanted aperture of the laser. The aperture is at the center of the mesa and it is in this aperture that lasing occurs. A trench layer is etched around each unit cell in the array by masked reactive ion etching (RIE) in a chlorine-based plasma. The trench extends all of the way into the p-type substrate. This trench electrically isolates the laser diodes from each other and allows them to be run in series rather than in parallel. 」
(日本語訳
【0042】
製作プロセスの一例では、レーザアレイは、拡張キャビティ面発光レーザで使用するものである。エッチングされたメサ構造が、好ましくは、熱の取り出しを向上させ、最大のパワーおよび効率を増大させるために、フリップチップ接合される。図2?4を再度参照すると、各単位セルが1つのレーザダイオードを収容し、複数の単位セルが、アレイを構成している。拡張キャビティ面発光レーザのための製作プロセスの一例では、各レーザ用の電流開口が、パターン形成したマスクを設けた上での高エネルギー陽子イオン注入によって、各単位セル内に画定される。陽子は、注入領域内に結晶欠陥を引き起こし、それが注入領域の抵抗率を大幅に増大させる。このため、電流がレーザの非注入開口のみを通って流れることが可能になる。開口はメサの中心にあり、この開口内でレーザ発振が行われる。トレンチ層が、塩素ベースプラズマ中の、マスクした上での反応性イオンエッチング(RIE)によって、アレイ内の各単位セルの周囲にエッチングされる。トレンチは、p型基板の中にまでずっと広がる。このトレンチは、レーザダイオードを互いに電気的に分離し、それらを並列にではなく直列に動作させることを可能にする。)

(5)「【0046】 As previously described, in many applications surface emitting lasers emit light through the substrate. However, embodiments of the present invention also include surface emitting lasers in which light is emitted from the top of the mesas. FIG. 8A illustrates a top-emitting surface emitting laser array 800 built using similar junction isolation structures. Since the light is emitted from the top of the epitaxially grown layers a sub-mount cannot be used to complete the diode-to-diode series connections. Consequently on-wafer metal interconnects 810 are utilized to form the diode-to-diode series connections with wirebonds to the die surface providing the external connections. The submount may be used to form an electrical connection to the p-substrate 205 . FIG. 8B illustrates the corresponding equivalent circuit diagram for array 800 for laser diodes 801 and 802 and p-n junctions 811 and 812 formed between n-contact islands and the p-type substrate 205 . 」
(日本語訳
【0046】 前述のように、多くの適用分野では、面発光レーザが、基板を介して光を発光する。しかし、本発明の諸実施形態には、メサ上面から光が発光される面発光レーザも含まれる。図8Aは、同様の接合部分離構造を使用して形成された上面発光型面発光レーザアレイ800を示す。光がエピタキシャル成長した層の上面から発光されるので、サブマウントを使用してダイオード間の直列接続を完了することができない。したがって、ダイオード間の直列接続を形成するためにウエーハ上の金属相互接続810を利用し、ダイ表面へのワイヤボンドで外部接続を実現する。サブマウントを、p基板205への電気接続を形成するために使用することができる。図8Bは、レーザダイオード801および802、ならびにnコンタクトアイランドとp型基板205の間に形成されたp-n接合部811および812のアレイ800に関する、対応する等価回路図を示す。)

(6)図1A及び図1Bは、以下のものである(図面は上下を反転してある。)。

。)。
(7)図2A及び図2Bは、以下のものである(図面は上下を反転してある。)。



2 引用文献に記載された発明
(1)上記1(1)ないし(5)の記載からして、図1Aに示された「(従来の)垂直キャビティ面発光レーザダイオード」と図2Aに示された「垂直キャビティ面発光レーザダイオード」は、同様に、「サブマウント」に取り付けられ、基板を介して光を発光するものと解される。
よって、引用文献には、図1A及び図2Aに関する次の装置が記載されているものと認められる。

「基板を介して光を発光する垂直キャビティ面発光レーザダイオードアレイ。」

(2)また、上記1(2)及び(3)の記載を踏まえて、図2A及び図2Bを見ると、以下のことが理解できる。

ア 上記(1)の「基板を介して光を発光する垂直キャビティ面発光レーザダイオードアレイ」は、具体的には、下記のものであってもよいこと。

「共通のp型基板(205)上に形成された基板を介して光を発光する複数の垂直キャビティ面発光レーザダイオードと、サブマウント(250)と、を備えた垂直キャビティ面発光レーザダイオードアレイであって、
前記p型基板(205)上には、基板側から下部n型コンタクト層(240)、n型DBR(235)、活性領域(230)、p型DBR(225)及び上部p型コンタクト層(220)を有する、複数のメサが形成され、
前記複数のメサのうち、2つはダミーメサである、
垂直キャビティ面発光レーザダイオードアレイ。」

イ 上記アの「複数のメサ」は、その高さがほぼ同じであること。

(3)上記1(2)の「BeOのサブマウントなど、パターン形成されたサブマウント250が、直列接続されたダイオード201、202、203、および204全体にわたって電圧(すなわち、グランド電圧および電圧+ve)を印加するようにパターン形成される。」との記載を踏まえて、図2A及び図2Bを見ると、以下のことが理解できる。

ア 「複数のメサ」は、
電気的に直列接続された4つのメサ(以下、上記上下を反転した図面の左側から「第1メサ(201)」、「第2メサ(202)」、「第3メサ(203)」及び「第4メサ(204)」という。)と、2つのダミーメサ(以下、上記上下を反転した図面の左側から、「第1ダミーメサ(262)」及び「第2ダミーメサ(260)」という。)からなること(便宜的に、各レーザダイオードの符合201ないし204を用いる。)。

イ 「第1メサ(201)」の頂部は、サブマウント(250)の電極(電圧+ve)に電気的に接続されていること(以下「正電極」という。)。
ウ 「第2メサ(202)ないし第4メサ(204)」の頂部は、それぞれ、隣接する下部n型コンタクト層(240)から延びる金属ストラップ(245)により電気的に直列接続されるとともに、各レーザダイオードのp型コンタクト層(220)は、隣接するレーザダイオードのn型コンタクト層(240)に電気的に結合されていること。

エ 「第2メサ(202)ないし第4メサ(204)」の頂部は、サブマウント(250)に形成した「追加の機械的支持」により支持されていること。

オ 「第1ダミーメサ(262)」の頂部において、「第4メサ(204)」の下部n型コンタクト層240から延びる金属ストラップ(245)がサブマウント(250)の電極(グランド電圧)に電気的に接続されていること(以下「グランド電極」という。)。

カ 「第2ダミーメサ(260)」の頂部において、「第1ダミーメサ(262)」の下部n型コンタクト層(240)から延びる金属ストラップ(245)がサブマウント(250)の電極(電圧-ve)に電気的に接続されていること(以下「負電極」という。)。

(4)以上のことから、引用文献には、図2Aに示された、下記の「垂直キャビティ面発光レーザダイオードアレイ」が記載されているものと認められる。

「共通のp型基板(205)上に形成された基板を介して光を発光する複数の垂直キャビティ面発光レーザダイオードと、サブマウント(250)と、を備えた垂直キャビティ面発光レーザダイオードアレイであって、
前記p型基板(205)上には、基板側から下部n型コンタクト層(240)、n型DBR(235)、活性領域(230)、p型DBR(225)及び上部p型コンタクト層(220)を有する、高さがほぼ同じ複数のメサが形成され、
前記複数のメサは、電気的に直列接続された第1メサ(201)ないし第4メサ(204)と、第1ダミーメサ(262)及び第2ダミーメサ(260)からなり、
前記第1メサ(201)の頂部は、サブマウント(250)の正電極に電気的に接続され、
前記第1ダミーメサ(262)の頂部において、前記第4メサ(204)の下部n型コンタクト層240から延びる金属ストラップ(245)がサブマウント(250)のグランド電極に電気的に接続され、
前記第2メサ(202)ないし第4メサ(204)の頂部は、それぞれ、隣接する下部n型コンタクト層(240)から延びる金属ストラップ(245)により電気的に直列接続されるとともに、各レーザダイオードのp型コンタクト層(220)は、隣接するレーザダイオードのn型コンタクト層(240)に電気的に結合され、さらに、第2メサ(202)ないし第4メサ(204)の頂部は、サブマウント(250)サブマウント(250)に形成した追加の機械的支持により支持され、
前記第2ダミーメサ(260)の頂部において、前記第1ダミーメサ(262)の下部n型コンタクト層(240)から延びる金属ストラップ(245)がサブマウント(250)の負電極に電気的に接続されている、
垂直キャビティ面発光レーザダイオードアレイ。」

(5)また、引用文献には、上記「『垂直キャビティ面発光レーザダイオードアレイ』の製造方法」が記載されているものと認められるところ、該製造方法を実施するためには、各電気的な接続を確実に形成するために、「サブマウント(250)」上に一定程度以上の整列精度で、「共通のp型基板(205)上に形成された複数の垂直キャビティ面発光レーザダイオード」を固定する必要があり、少なくとも、下記アないしカの工程が含まれることは、当業者にとって明らかである。

ア サブマウント(250)に、正電極とグランド電極を含む電極パターン及び追加の機械的支持を形成する工程

イ p型基板(205)上に半導体層を形成する工程

ウ p型基板(205)上に、基板側から下部n型コンタクト層(240)、n型DBR(235)、活性領域(230)、p型DBR(225)及び上部p型コンタクト層(220)を有する、高さがほぼ同じ、第1メサ(201)ないし第4メサ(204)と、第1ダミーメサ(262)及び第2ダミーメサ(260)からなる複数のメサを形成する工程

エ 第1ダミーメサ(262)の頂部から第4メサ(204)の下部n型コンタクト層240との間に延びる金属ストラップ(245)を形成する工程(以下「第1の金属ストラップ」という。)

オ 第2メサ(202)ないし第4メサ(204)の頂部と、それぞれ、隣接する下部n型コンタクト層(240)との間に延びる金属ストラップ(245)を形成する工程(以下「第2の金属ストラップ」という。)

カ 第1メサ(201)の頂部をサブマウント(250)に形成した正電極に電気的に接続し、第1ダミーメサ(262)の頂部において、前記第1の金属ストラップ(245)を、サブマウント(250)に形成したグランド電極に電気的に接続するとともに、
第2メサ(202)ないし第4メサ(204)の頂部をサブマウント(250)に形成した機械的支持により支持する工程

(6)上記(1)から(5)までを総合すると、引用文献には、図2Aに示された面発光レーザダイオードのアレイに関して、次の発明(以下「引用発明」という。)が記載されているものと認められる。

「サブマウント(250)上に一定程度以上の整列精度で、共通のp型基板(205)上に形成された基板を介して光を発光する複数の垂直キャビティ面発光レーザダイオードを固定することによって垂直キャビティ面発光レーザダイオードアレイを製造する方法であって、
前記サブマウント(250)に、正電極とグランド電極を含む電極パターン及び追加の機械的支持を形成する工程と、
前記p型基板(205)上に半導体層を形成する工程と、
前記p型基板(205)上に、基板側から下部n型コンタクト層(240)、n型DBR(235)、活性領域(230)、p型DBR(225)及び上部p型コンタクト層(220)を有する、高さがほぼ同じ、第1メサ(201)ないし第4メサ(204)と、第1ダミーメサ(262)及び第2ダミーメサ(260)からなる複数のメサを形成する工程と、
前記第1ダミーメサ(262)の頂部から第4メサ(204)の下部n型コンタクト層(240)との間に延びる第1の金属ストラップ(245)を形成する工程と、
前記第2メサ(202)ないし第4メサ(204)の頂部と、それぞれ、隣接する下部n型コンタクト層(240)との間に延びるとともに、各レーザダイオードのp型コンタクト層(220)と隣接するレーザダイオードのn型コンタクト層(240)を電気的に結合する第2の金属ストラップ(245)を形成する工程と、
前記第1メサ(201)の頂部をサブマウント(250)に形成した正電極に電気的に接続し、第1ダミーメサ(262)の頂部において、前記第1の金属ストラップ(245)を、サブマウント(250)に形成したグランド電極に電気的に接続するとともに、第2メサ(202)ないし第4メサ(204)の頂部をサブマウント(250)に形成した機械的支持により支持する工程と、を含む、
垂直キャビティ面発光レーザダイオードアレイを製造する方法。」

第5 対比・判断
1 本願発明について
(1)対比
ア 本願発明と引用発明とを対比すると、次のことがいえる。
(ア)まず、本願発明の「VCSELチップ」及び「底部エミッタVCSELアレイ」について、本願明細書には、以下の記載がある。

「【0007】
この文脈における用語サブマウントは、VCSELチップが取り付けられ、オプションで電気的に接続される任意のベース要素に関する。典型的な例において、サブマウントは、VCSELチップにより生成された熱をヒートシンクに搬送するため、ヒートシンクに接触される熱伝導プレートである。特定のアレイにおいて、VCSELチップは、単一のVCSEL、VCSELの1次元アレイ、又は特に0.5×0.5mm2及び5×5mm2の間の寸法を持つアレイである、VCSELの小さな二次元アレイから構成されることができる。」

「【0012】
好ましい実施形態において、底部エミッタVCSELを持つVCSELチップは、VCSELの上部、即ちメサが形成されるサイドが、サブマウントに接続されるよう、はんだ付けされる。各チップは好ましくは、VCSELにより生成されるレーザ放射に関して透過的なn型基板を有する。」

上記記載からして、
「VCSELチップ」とは、「(複数の)VCSEL」が一次元に整列した「VCSELアレイ」であってもよいことが理解できる。

(イ)上記(ア)の理解を前提にすると、
a 引用発明の「サブマウント(250)」は、本願発明の「サブマウント」に相当する。
以下、同様に、
「基板を介して光を発光する複数の垂直キャビティ面発光レーザダイオード」は、「底部エミッタVCSELアレイ」に、
「垂直キャビティ面発光レーザダイオードアレイ」は、「VCSELチップ」に、
「第1メサ(201)ないし第4メサ(204)」は、電気p-接触を持つメサであるから、「p型メサ」に、
「第1ダミーメサ(262)」は、その表面が電気的な分離層で覆われていることは明らかであるから、「n型メサ」に、それぞれ、相当する。

b 引用発明における「垂直キャビティ面発光レーザダイオードアレイ」は、「サブマウント(250)」上に一定程度以上の整列精度で、「共通のp型基板(205)上に形成された複数の垂直キャビティ面発光レーザダイオード」を固定することにより製造されるものであり、本願発明の「サブマウント上に所望の整列精度でVCSELチップを組立てる」における「所望の整列精度」とは、一定程度以上の整列精度であると解される。
よって、本願発明と引用発明とは、「サブマウント上に所望の整列精度でVCSELチップを組立てる、前記VCSELチップの製造方法」である点で一致する。

c 上記a及びbを整理すると、本願発明と引用発明とは、
「サブマウント上に所望の整列精度でVCSELチップを組立てる、前記VCSELチップの製造方法において、
p型メサを形成するステップと、
電気的な分離層でメサを覆うことにって、n型メサを形成するステップと、」を有する点で一致する。

(ウ)a 引用発明の「第1ダミーメサ(262)の頂部から第4メサ(204)の下部n型コンタクト層240との間に延びる第1の金属ストラップ(245)」は、「(n型メサである)第1ダミーメサ(262)の頂部」と「(n-接触である)下部n型コンタクト層240」との間に延びる金属層であるから、本願発明と引用発明とは、「VCSELチップのn型接点に電気的に接続するとともにn型メサに重複する第1の金属層が堆積される」点で一致する。

b また、引用発明の「下部n型コンタクト層240」は、「(p型メサである)第1メサ(201)ないし第4メサ(204)」にわたり電流を等しく分散させ、p型メサの間の導電ネットワークを形成するものであることは明らかである。

c 引用発明の「『第2メサ(202)ないし第4メサ(204)の頂部と、それぞれ、隣接する下部n型コンタクト層(240)との間に延びる』『第2の金属ストラップ(245)』」は、「(p型メサである)第2メサ(202)ないし第4メサ(204)の頂部」と「(n-接触である)下部n型コンタクト層240」との間に延びる金属層であるから、本願発明の「第2の金属層」に相当する。

d 引用発明の「第1の金属ストラップ(245)」と「第2の金属ストラップ(245)」とは、「(高さがほぼ同じ)複数のメサ」の頂部と重複するように形成されたものであるから、「所望の高さとなって、垂直キャビティ面発光レーザダイオードアレイを機械的に安定させる」ものであるといえる。

イ したがって、本願発明と引用発明は、次の点で一致する。
<一致点>
「サブマウント上に所望の整列精度でVCSELチップを組立てる、前記VCSELチップの製造方法において、
p型メサを形成するステップと、
電気的な分離層でメサを覆うことにって、n型メサを形成するステップと、
前記VCSELチップが、前記サブマウントに対してそのメササイドで固定される底部エミッタVCSELアレイを有し、
前記VCSELチップのn型接点に電気的に接続するとともに前記n型メサに重複する第1の金属層が堆積され、
前記n型接点が、前記VCSELチップを電気的に接続し、前記p型メサにわたり電流を等しく分散させるため、前記VCSELチップのp型メサの間の導電ネットワークを形成し、
第2の金属層が、p型メサに重なり、第前記第1の金属層及び前記第2の金属層は、所望の高さとなって、前記VCSELチップを機械的に安定させる、VCSELチップの製造方法。」

ウ 一方、両者は、以下の点で相違する。
<相違点1>
p型メサを形成するステップに関して、
本願発明は、「電気的p-接触をメサの上部に供給することによって、p型メサを形成するステップ」であるのに対して、
引用発明は、「電気的p-接触」を供給しているか否か不明である点。

<相違点2>
第2の金属層に関して、
本願発明は、「p型メサ及びp-接触に重な」るとともに、「第1の金属層と同時に堆積され」のに対して、
引用発明は、「p-接触」に重なるのか否か不明であり、第1の金属層と同時に堆積されるか否かも不明である点。

<相違点3>
n型接点に関して、
本願発明は、「n-接触」であるのに対して、
引用発明は、「n-接触」であるか否か不明である点。

<相違点4>
第1の金属層に関して、
本願発明は、「VCSELチップの接続サイド上にデウェッティング層を堆積させる前に」、「堆積され」るのに対して、
引用発明は、そのようなものではない点。

<相違点5>
底部エミッタVCSELアレイに関して、
本願発明は、「はんだ付けされる」ものであるのに対して、
引用発明は、「はんだ付けされる」ものであるか否か不明である点。

<相違点6>
サブマウントとVCSELチップの接続に関して、
本願発明は、
(ア)「VCSELチップの接続サイド上にデウェッティング層を堆積させるステップと、サブマウントの接続サイド上に更なるデウェッティング層を堆積させるステップであって、前記デウェッティング層及び前記更なるデウェッティング層が、前記サブマウント及び前記VCSELチップに対応する接続領域を規定するよう、パターン化された設計で堆積されるか、又は堆積後パターン化され、前記接続領域が、所望の整列精度に対応した、はんだに関するウェッティング表面を提供する、ステップと」、
(イ)「2つの接続サイドの少なくとも1つの接続領域にはんだを適用するステップと」、
(ウ)「サブマウント上に前記VCSELチップを配置し、溶けたはんだの表面張力を通して前記サブマウント上で前記VCSELチップの運動を可能にするため、前記サブマウントに対して前記VCSELチップを固定することなしに前記サブマウントに前記VCSELチップをはんだ付けするステップとを有し」ているのに対して、
引用発明は、そのようなステップを備えていない点。

<相違点7>
第1の金属層及び第2の金属層の所望の高さに関して、
本願発明は、「同じ高さ」であるのに対して、
引用発明は、「同じ高さ」であるか否か不明である点。

(2)相違点についての判断
ア まず、上記<相違点1>ないし<相違点3> について検討する。
(ア)本願発明の「電気的p-接触」及び「n-接触」について、本願明細書には、以下の記載がある。

「【0012】
…本明細書において、用語p型メサは、メサがn型材料を含む場合であっても、電気p-接触を持つメサに関して用いられる。デウェッティング層の堆積の前に金属層を堆積させることにより(この金属層は、VCSELのn-接触を形成する)、すべてのp-メサにわたり等しく電流を分散させるため、VCSELのp型メサの間に導電ネットワークが形成されることができる。」

「【0020】
p-接触は、VCSELメサ4上でp-接触7(金属パッド)により実現される。」、
「【0026】
…p型メサ4において、TiW-デウェッティング層18が、p-接触パッド7上に示される。」

上記記載からして、
本願発明の「電気的p-接触」とは金属パッドを含むものであり、「n-接触」とは金属層を含むものであると解される。

(イ)ところで、半導体層と電気配線とを電気的に接続する際に、金属パットや金属層等を介在させることは、例示するまでもなく、当該技術分野において周知の事項である(必要ならば、原査定の拒絶の理由で引用された米国特許出願公開第2010/0303113号明細書の図2等を参照。「符合120」はp型金属コンタクト層であり、「符合122」はn-金属層である。)ことから、引用発明において、「第1メサ(201)ないし第4メサ(204)」の頂部に「金属パッド」を設けるとともに、「下部n型コンタクト層240」の表面に「n-金属層」を設けることは、当業者が容易になし得たことである(<相違点1>及び<相違点3>を充足する。)。

(ウ)上記(イ)のようにした引用発明の「第2の金属ストラップ(245)」は、「2メサ(202)ないし第4メサ(204)の頂部」において、「p型メサ及びp-接触(金属パッド)に重な」ることになる。
また、引用発明において、「第2の金属ストラップ(245)」と「第1の金属ストラップ(245)」を同時に形成(堆積)することに何ら困難性は認められない(<相違点2>を充足する。)。

(エ)以上の検討によれば、引用発明において、上記<相違点1>ないし<相違点3>に係る本願発明の構成を採用することは、当業者が容易になし得たことである。

イ 次に、上記<相違点4>ないし<相違点6>について検討する。
(ア)まず、引用発明において、「複数のメサ」を「サブマウント(250)」に対して電気的に接続する際に、「はんだ」を用いて接続することは、当業者が適宜なし得た設計事項であるから、引用発明の「複数の垂直キャビティ面発光レーザダイオード」を「サブマウントに対してそのメササイドではんだ付けされる底部エミッタVCSELアレイ」とすることに何ら困難性は認められない。

(イ)次に、引用発明において、「複数のメサ」を「サブマウント(250)」に対して「はんだ」を用いて電気的に接続することを考えると、その工程は、下記の「aないしcの工程」の終了後になることは明らかである。

a 「サブマウント(250)に、正電極とグランド電極を含む電極パターン及び追加の機械的支持を形成する工程」
b 「第1ダミーメサ(262)の頂部から第4メサ(204)の下部n型コンタクト層240との間に延びる第1の金属ストラップ(245)を形成する工程」
c 「第2メサ(202)ないし第4メサ(204)の頂部と、それぞれ、隣接する下部n型コンタクト層(240)との間に延びるとともに、各レーザダイオードのp型コンタクト層(220)と隣接するレーザダイオードのn型コンタクト層(240)を電気的に結合する第2の金属ストラップ(245)を形成する工程」

(ウ)上記(イ)のことを前提に検討する。
a 当審拒絶理由通知で指摘したように、「はんだ」を用いて半導体素子をフリップチップ実装する際に、素子側及び基板側に、「はんだの流れを規制する膜」を設けることは、本願の優先日時点で周知である(以下「周知技術」という。)。
上記「はんだの流れを規制する膜」は、本願発明の「デウェッティング層」及び「更なるデウェッティング層」に相当する。

必要ならば、下記の文献を参照。
特開2010-283050号公報(図10)
特開2006-237280号公報(図9)
特開2006-32632号公報(図7)
特開2004-241594号公報(図16)

ちなみに、特開2006-237280号公報の図9(バンプ54を加熱溶融して接続)は、以下のものである。


b そして、上記「はんだの流れを規制する膜」を採用した際に、その膜を形成する工程は、上記「aないしcの工程」の終了後から「はんだを適用する工程」までの間になることは明らかである。

(エ)以上の検討によれば、引用発明において、上記<相違点4>ないし<相違点6>に係る本願発明の構成を採用することは、当業者が上記周知技術に基いて容易になし得たことである。

ウ 最後に、上記<相違点7>について検討する。
(ア)引用発明においては、「第1の金属ストラップ(245)」と「第2の金属ストラップ(245)」は、「『高さがほぼ同じ』『複数のメサ』」の頂部に形成される。

(イ)そして、「第1の金属ストラップ(245)」と「第2の金属ストラップ(245)」の(サブマウント(250)からの)高さが異なると、「垂直キャビティ面発光レーザダイオードアレイ」からレーザ光の光軸が「サブマウント(250)」に対して傾いたり、各電気的な接続が確実に形成されないおそれが生じることになる。

(ウ)してみると、「第1の金属ストラップ(245)」と「第2の金属ストラップ(245)」の高さを同じにすることにより、上記事態を避けることは、当業者が容易に想到し得ることである。

(エ)以上の検討によれば、引用発明において、上記<相違点7>に係る本願発明の構成を採用することは、当業者が容易になし得たことである。

エ 効果
本願発明の奏する効果は、引用発明の奏する効果及び周知技術の奏する効果から予測し得る範囲内のものである。

2 平成31年2月28日提出の意見書について
(1)請求人は、意見書において、以下のように主張するので、この点について検討する。

「次に、周知技術2の特開2006-32632号公報についてであるが、当該公報には、……少しだけ硬化させるのは、実装前の電気接合層6の広がりを抑制するためである。半硬化状態になった後で、半導体装置100が搭載されている(段落0024を参照)。つまり、『溶けたはんだの表面張力を通して前記サブマウント上で前記VCSELチップの運動を可能に』した状態で、半導体装置100を搭載しているわけではない。よって、特開2006-32632号公報は本願発明の上記特徴を開示していない。」(第3頁上段)

ア まず、本願発明の「前記サブマウント上に…前記サブマウントに対して前記VCSELチップを固定することなしに前記サブマウントに前記VCSELチップをはんだ付けする」における「固定することなしに」とは、
本願明細書の【0006】における「…ハンダ付けの間、溶けたはんだの表面緊張力を通してサブマウント上でのVCSELチップの運動を可能にするため、サブマウント及びVCSELチップは、互いに対して機械的に固定されない。」(原文:During soldering the sub-mount and the VCSEL chips are not mechanically fixed to one another in order to allow a movement of the VCSEL chips on the sub-mount through surface tension forces of the melted solder. )との記載からして、サブマウントに対してVCSELチップを機械的に固定しないこと、つまり、「『両者を機械的手段により位置決め固定すること』はしない」ことを意味するものと解される。

イ ところで、特開2006-32632号公報には、その請求項5に「前記電気接合層は半田または導電性接着剤である」と記載され、請求項13に「前記電気接合層は熱硬化性の導電性接着剤であり、前記剥離シートを前記樹脂シートから剥離させる前工程として、前記回路基板を加熱することで前記電気接合層を半硬化状態にする」と記載されているように、「電気接合層」の材料として「半田または導電性接着剤」が開示され、「熱硬化性の導電性接着剤」を採用した際は、半硬化状態にする旨記載されている。
また、当該公報には、半田を採用した際に半硬化状態にすること及び機械的手段により位置決め固定することは記載されていない。

ウ そうすると、当該公報の記載に接した当業者は、半田を採用した際には、溶けたはんだの表面張力を通して回路基板に半導体装置の運動を可能にした状態で、半導体装置を搭載することが記載されていると理解するのが自然である。

(2)よって、請求人の上記主張は、上記「1(2)」の判断を左右するものではない。

3 まとめ
本願発明は、当業者が引用発明及び周知技術に基づいて容易に発明をすることができたものである。

第6 むすび
以上のとおり、本願発明は、当業者が引用文献に記載された発明及び周知技術に基づいて容易に発明をすることができたものであるから、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
よって、結論のとおり審決する。
 
別掲
 
審理終結日 2019-04-03 
結審通知日 2019-04-09 
審決日 2019-05-16 
出願番号 特願2014-534039(P2014-534039)
審決分類 P 1 8・ 121- WZ (H01S)
最終処分 不成立  
前審関与審査官 吉野 三寛  
特許庁審判長 恩田 春香
特許庁審判官 星野 浩一
近藤 幸浩
発明の名称 サブマウント上にVCSELチップを組立てる方法  
代理人 五十嵐 貴裕  
代理人 特許業務法人M&Sパートナーズ  
代理人 笛田 秀仙  
代理人 浅村 敬一  
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